FinFET及其製造方法
2023-09-22 21:44:35 1
FinFET及其製造方法
【專利摘要】公開了一種FinFET及其製造方法。FinFET包括：半導體襯底；位於半導體襯底上的第一摻雜類型的穿通阻止層；位於穿通阻止層上的半導體鰭片；與半導體鰭片相交的柵疊層，柵疊層包括柵極導體和柵極電介質，柵極電介質位於柵極導體和半導體鰭片之間；在半導體鰭片與柵疊層相鄰的部分中形成的第二摻雜類型的源區和漏區，第二摻雜類型與第一摻雜類型相反，源區和漏區分別包括頂部和側面；分別與源區和漏區相接觸的源接觸和漏接觸，其中，源接觸與源區的頂部表面接觸以及源區的側面的至少一部分隔開，漏接觸與漏區的頂部表面接觸以及漏區的側面的至少一部分隔開。FinFET避免源/漏區和穿通阻止層之間的短接，提高FinFET的可靠性。
【專利說明】FinFET及其製造方法
【技術領域】
[0001]本發明屬於半導體器件領域，更具體地涉及FinFET及其製造方法。
【背景技術】
[0002]隨著半導體器件的尺寸越來越小，短溝道效應愈加明顯。為了抑制短溝道效應，提出了在SOI晶片或塊狀半導體襯底上形成的FinFET。FinFET包括在半導體材料的鰭片(Fin)的中間形成的溝道區，以及在鰭片兩端形成的源/漏區。柵電極在溝道區的至少兩個側面包圍溝道區(即雙柵結構或三柵結構)，從而在溝道各側上形成反型層。由於整個溝道區都能受到柵極的控制，因此能夠起到抑制短溝道效應的作用。
[0003]在批量生產中，與使用SOI晶片相比，使用塊狀的半導體襯底製造的FinFET成本效率更高，從而廣泛採用。然而，在使用半導體襯底的FinFET中難以控制半導體鰭片的高度，並且在源區和漏區之間可能形成經由半導體襯底的導電路徑，從而產生漏電流的問題。
[0004]圖1示出常規的FinFETlOO的分解透視圖。FinFETlOO包括在半導體襯底101中形成的穿通阻止層(punch-through-stopper layer) 102,以及位於穿通阻止層102上的至少一個半導體鰭片103。半導體鰭片103與柵極電介質110和柵極導體111組成的柵疊層相交。在半導體鰭片103的一部分長度上，柵極導體111覆蓋半導體鰭片103的頂部表面和兩個側面的至少一部分。柵極電介質110將柵極導體111和半導體鰭片103隔開。
[0005]在半導體鰭片103的兩端摻雜形成源/漏區104。源/漏接觸106分別與源/漏區104接觸。源/漏接觸106例如與柵極導體111平行延伸。與柵極導體111類似，源/漏接觸106覆蓋源/漏區104的頂部表面和兩個側面的至少一部分。源/漏接觸106與穿通阻止層102之間由第一絕緣層105隔開。源/漏接觸106例如可以是填充第二絕緣層120的開口的導電材料。柵極導體111例如沿著與半導體鰭片103的長度方向大致垂直的方向延伸。在柵極導體111的側面可以形成柵極側牆112，用於將柵極導體111與FinFET200的其他部分電隔離。
[0006]源/漏區104與下方的穿通阻止層102摻雜類型相反，在穿通阻止層102和源/漏區104之間形成PN結，以阻斷源區和漏區之間的漏電流路徑。然而，如果PN結的位置位於柵極導體111的底部表面(即柵極導體111與第一絕緣層105接觸的表面)的上方(此時稱為淺PN結)，則源/漏接觸106可能使得源/漏區104與穿通阻止層102之間短接，仍然可能形成漏電流路徑。因此，在常規的FinFETlOO中，應當形成深PN結，即PN結的位置位於柵極導體111的底部表面(即柵極導體111與第一絕緣層105接觸的表面)的下方(此時稱為深PN結)。
[0007]然而，深PN結產生新的問題。如果穿通阻止層102的摻雜濃度過低，由於FinFET的柵長較短，可能出現源區和漏區之間的擊穿。反之，如果穿通阻止層102的摻雜濃度過高，貝1J可能出現帶間隧穿(band-to-band tunneling),導致PN結自身的漏電流較大。
[0008]因此，期望在抑制FinFET的漏電流的同時可以改善工藝裕度和提高可靠性。
【發明內容】
[0009]本發明的目的是提供一種改善電性能的FinFET及其製造方法。
[0010]根據本發明的一方面，提供一種FinFET，包括:半導體襯底；位於半導體襯底上的第一摻雜類型的穿通阻止層；位於穿通阻止層上的半導體鰭片；與半導體鰭片相交的柵疊層，所述柵疊層包括柵極導體和柵極電介質，柵極電介質位於柵極導體和半導體鰭片之間；在半導體鰭片與柵疊層相鄰的部分中形成的第二摻雜類型的源區和漏區，第二摻雜類型與第一摻雜類型相反，所述源區和漏區分別包括頂部和側面；以及分別與源區和漏區相接觸的源接觸和漏接觸，其中，所述源接觸與所述源區的頂部表面接觸以及與所述源區的側面的至少一部分隔開，以及，所述漏接觸與所述漏區的頂部表面接觸以及與所述漏區的側面的至少一部分隔開。
[0011]優選地，所述FinFET還包括位於半導體鰭片的兩側的第一絕緣層，所述第一絕緣層的頂部表面低於所述半導體鰭片的頂部表面，並且所述第一絕緣層將柵疊層與穿通阻止層隔開。
[0012]優選地，所述FinFET還包括位於所述源區的側面的所述至少一部分上的源側牆，以及，位於所述漏區的側面的所述至少一部分上的漏側牆。
[0013]優選地，所述FinFET為N型FinFET。
[0014]優選地，所述FinFET還包括位於第一絕緣層上的第二絕緣層，其中，所述源接觸和所述漏接觸分別形成在第二絕緣層的開口中，並且第二絕緣層與所述源區的側面的所述至少一部分以及所述漏區的側面的所述至少一部分接觸。
[0015]優選地，所述FinFET還包括從半導體鰭片的頂部表面和側面生長的外延半導體層，所述外延半導體層橫向擴展，並且所述源接觸和所述漏接觸分別與外延半導體層接觸。
[0016]優選地，在所述FinFET中，所述外延半導體層具有近似菱形的截面形狀，並且，所述外延半導體層的頂部表面是外延生長的自由表面。
[0017]優選地，所述FinFET為P型FinFET。
[0018]優選地，在所述FinFET中，所述源區和所述漏區由矽組成，以及所述外延半導體層由矽鍺組成。
[0019]優選地，在所述FinFET中，選擇所述源接觸和所述漏接觸的材料，在溝道區中產生應力以提聞載流子的遷移率。
[0020]優選地，在所述FinFET中，選擇所述源側牆和所述漏側牆的材料，在溝道區中產生應力以提聞載流子的遷移率。
[0021]優選地，在所述FinFET中，選擇所述源接觸和所述漏接觸的材料，在溝道區中產生應力以提聞載流子的遷移率。
[0022]優選地，在所述FinFET中，選擇所述外延半導體層的材料和/或摻雜劑，在溝道區中產生應力以提高載流子的遷移率。
[0023]優選地，在所述FinFET中，所述源區和所述漏區分別與所述穿通阻止層形成PN結的位置高於所述柵極導體的底部表面。
[0024]優選地，在所述FinFET中，所述柵極導體沿著與所述半導體鰭片的長度方向大致垂直的方向延伸。
[0025]優選地，所述FinFET還包括位於所述柵極導體的側面上的柵極側牆。
[0026]根據本發明的另一方面，提供一種製造FinFET的方法，包括:通過第一離子注入，在半導體襯底中形成第一摻雜類型的穿通阻止層和位於穿通阻止層上方的上部半導體層；將上部半導體層圖案化成半導體鰭片；形成與半導體鰭片相交的柵疊層，所述柵疊層包括柵極導體和柵極電介質，柵極電介質位於柵極導體和半導體鰭片之間；在半導體鰭片與柵疊層相鄰的部分中，形成第二摻雜類型的源區和漏區，第二摻雜類型與第一摻雜類型相反，所述源區和漏區分別包括頂部和側面；以及形成分別與源區和漏區相接觸的源接觸和漏接觸，其中，所述源接觸與所述源區的頂部表面接觸以及與所述源區的側面的至少一部分隔開，以及，所述漏接觸與所述漏區的頂部表面接觸以及與所述漏區的側面的至少一部分隔開。
[0027]優選地，在所述方法中，在形成半導體鰭片和形成柵疊層的步驟之間，還包括:在半導體鰭片的兩側形成第一絕緣層，所述第一絕緣層的頂部表面低於所述半導體鰭片的頂部表面，並且所述第一絕緣層將柵疊層與穿通阻止層隔開。
[0028]優選地，在所述方法中，在形成源區和漏區的步驟與形成源接觸和漏接觸的步驟之間，還包括:在所述源區的側面的所述至少一部分上形成源側牆；以及，在所述漏區的側面的所述至少一部分上形成漏側牆。
[0029]優選地，在所述方法中，在形成源區和漏區的步驟與形成源接觸和漏接觸的步驟之間，還包括:在第一絕緣層上形成第二絕緣層，其中，所述源接觸和所述漏接觸分別形成在第二絕緣層的開口中，並且第二絕緣層與所述源區的側面的所述至少一部分以及所述漏區的側面的所述至少一部分接觸。
[0030]優選地，在所述方法中，在形成源區和漏區的步驟與形成源接觸和漏接觸的步驟之間，還包括:從半導體鰭片的頂部表面和側面生長外延半導體層，其中，所述外延半導體層橫向擴展，並且所述源接觸和所述漏接觸分別與外延半導體層接觸。
[0031]優選地，在所述方法中，其中所述外延半導體層具有近似菱形的截面形狀，並且，所述外延半導體層的頂部表面是外延生長的自由表面。
[0032]根據本發明的FinFET及其製造方法，在FinFET中，源/漏接觸僅僅接觸源/漏區的頂部表面，以及可選地還接觸源/漏區的側面上部。例如，在優選的實施例中，在源/漏區的側面形成源/漏側牆，使得源/漏接觸與源/漏區的側面隔開，從而使得源/漏接觸與源/漏區和穿通阻止層之間的界面隔開。
[0033]在FinFET形成淺PN結的情形下，由於穿通阻止層的摻雜濃度可以較低，因此可以減小PN結的漏電流。然而，淺PN結可能暴露於源/漏接觸。在FinFET形成深PN結的情形下，由於工藝誤差(例如蝕刻)，深PN結也可能暴露於源/漏接觸。不論淺PN結還是深PN結，源/漏接觸均可能成為源/漏區和穿通阻止層之間的短接路徑。根據本發明的FinFET避免源/漏區和穿通阻止層之間的短接，從而提高了 FinFET的可靠性。此外，該FinFET不需要苛刻地控制穿通阻止層和源/漏區之間的界面，以及穿通阻止層自身的摻雜濃度，從而改善了工藝裕度。
【專利附圖】
【附圖說明】
[0034]圖1示出常規的FinFET的分解透視圖；
[0035]圖2示出根據本發明的第一實施例的FinFET的分解透視圖；
[0036]圖3示出根據本發明的第二實施例的FinFET的分解透視圖；
[0037]圖4示出根據本發明的第三實施例的FinFET的分解透視圖；
[0038]圖5示出根據本發明的第四實施例的製造FinFET的方法的流程圖；以及
[0039]圖6至13分別示出根據本發明的第四實施例的製造FinFET的方法中不同階段的半導體結構的截面圖。
【具體實施方式】
[0040]以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件採用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪製。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟後獲得的半導體結構。
[0041]應當理解，在描述器件的結構時，當將一層、一個區域稱為位於另一層、另一個區域「上面」或「上方」時，可以指直接位於另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。並且，如果將器件翻轉，該一層、一個區域將位於另一層、另一個區域「下面」或「下方」。
[0042]如果為了描述直接位於另一層、另一個區域上面的情形，本文將採用「直接在……上面」或「在……上面並與之鄰接」的表述方式。
[0043]在本申請中，術語「半導體結構」指在製造半導體器件的各個步驟中形成的整個半導體結構的統稱，包括已經形成的所有層或區域。在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。
[0044]除非在下文中特別指出，半導體器件的各個部分可以由本領域的技術人員公知的材料構成。半導體材料例如包括II1-V族半導體，如GaAs、InP、GaN、SiC，以及IV族半導體，如S1、Ge。柵極導體可以由能夠導電的各種材料形成，例如金屬層、摻雜多晶矽層、或包括金屬層和摻雜多晶矽層的疊層柵極導體或者是其他導電材料，例如為TaC、TiN, TaSiN,HfSiN, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3S1、Pt、Ru、W、和所述各種導電材料的組合。柵極電介質可以由S12或介電常數大於S12的材料構成，例如包括氧化物、氮化物、氧氮化物、矽酸鹽、鋁酸鹽、鈦酸鹽。並且，柵極電介質不僅可以由本領域的技術人員公知的材料形成，也可以採用將來開發的用於柵極電介質的材料。
[0045]本發明可以各種形式呈現，以下將描述其中一些示例。
[0046]圖2示出根據本發明的第一實施例的FinFET200的分解透視圖。FinFET200包括在半導體襯底201中形成的穿通阻止層202，以及位於穿通阻止層202上的至少一個半導體鰭片203。半導體鰭片203與柵極電介質210和柵極導體211組成的柵疊層相交。在半導體鰭片203的一部分長度上，柵極導體211覆蓋半導體鰭片203的頂部表面和兩個側面的至少一部分。柵極電介質210將柵極導體211和半導體鰭片203隔開。柵極導體211例如沿著與半導體鰭片203的長度方向大致垂直的方向延伸。在柵極導體211的側面可以形成柵極側牆212，用於將柵極導體211與FinFET200的其他部分電隔離。
[0047]在半導體鰭片203的兩端摻雜形成源/漏區204。源/漏區204與下方的穿通阻止層202摻雜類型相反，在穿通阻止層202和源/漏區204之間形成PN結，以阻斷源區和漏區之間的漏電流路徑。
[0048]源/漏接觸206分別與源/漏區204接觸。源/漏接觸206例如與柵極導體211平行延伸。源/漏接觸206與穿通阻止層202之間由第一絕緣層205隔開。源/漏接觸206可以形成第二絕緣層220中，例如是填充第二絕緣層220中的開口的導電材料。
[0049]與圖1所示的根據現有技術的FinFETlOO不同，根據本實施例的FinFET200還包括在源/漏區204的側面形成的源/漏側牆207。源/漏側牆207位於源/漏接觸206和源/漏區204之間，使得源/漏接觸206僅僅接觸源/漏區204的頂部表面，以及可選地，還可以接觸源/漏區204的側面上部。由於源/漏側牆207的存在，源/漏接觸206不會將源/漏區204與穿通阻止層202之間短接。因此，在本發明的FinFET200中，可以形成淺PN結，即PN結的位置位於柵極導體211的底部表面(即柵極導體211與第一絕緣層205接觸的表面)的上方。
[0050]在上述的實施例中，源/漏側牆207可以由與柵極側牆212相同或不同的任何絕緣材料組成。
[0051]在優選的實施例中，可以針對不同導電類型的FinFET選擇不同的源/漏接觸206和源/漏側牆207的材料，在源/漏區204中產生合適的應力，以進一步改善FinFET的電性能。
[0052]根據優選的實施例，當形成的器件是N型FinFET時，源/漏接觸206和源/漏側牆207可以沿著溝道區的縱向方向對溝道區施加拉應力，並且沿著溝道區的橫向方向對溝道區施加壓應力，以提高作為載流子的電子的遷移率。替代地，當電晶體是P型FinFET時，源/漏接觸206和源/漏側牆207可以沿著溝道區的縱向方向對溝道區施加壓應力，並且沿著溝道區的橫向方向對溝道區施加拉應力，以提高作為載流子的空穴的遷移率。
[0053]圖3示出根據本發明的第二實施例的FinFET300的分解透視圖。FinFET300包括在半導體襯底301中形成的穿通阻止層302，以及位於穿通阻止層302上的至少一個半導體鰭片303。半導體鰭片303與柵極電介質310和柵極導體311組成的柵疊層相交。在半導體鰭片303的一部分長度上，柵極導體311覆蓋半導體鰭片303的頂部表面和兩個側面的至少一部分。柵極電介質310將柵極導體311和半導體鰭片303隔開。柵極導體311例如沿著與半導體鰭片303的長度方向大致垂直的方向延伸。在柵極導體311的側面可以形成柵極側牆313，用於將柵極導體311與FinFET300的其他部分電隔離。
[0054]在半導體鰭片303的兩端摻雜形成源/漏區304。源/漏區304與下方的穿通阻止層302摻雜類型相反，在穿通阻止層302和源/漏區304之間形成PN結，以阻斷源區和漏區之間的漏電流路徑。
[0055]源/漏接觸306分別與源/漏區304接觸。源/漏接觸306例如與柵極導體311平行延伸。源/漏接觸306與穿通阻止層302之間由第一絕緣層305隔開。源/漏接觸306可以形成第二絕緣層320中，例如是填充第二絕緣層320中的開口的導電材料。
[0056]與圖1所示的根據現有技術的FinFETlOO不同，在根據本實施例的FinFET300中，源/漏接觸306僅僅接觸源/漏區304的頂部表面，以及可選地，還可以接觸源/漏區304的側面上部。例如，在第二絕緣層320中通過蝕刻形成開口，該開口暴露源/漏區304的頂部表面。然後沉積導電材料填充第二絕緣層320中的開口，以形成僅僅接觸源/漏區304的頂部表面的源/漏接觸306。在蝕刻中可以控制得開口的深度，使其位於PN結的上方，從而源/漏接觸306不會將源/漏區304與穿通阻止層302之間短接。因此，在本發明的FinFET300中，可以形成淺PN結，即PN結的位置位於柵極導體311的底部表面(即柵極導體311與第一絕緣層305接觸的表面)的上方。
[0057]圖4示出根據本發明的第三實施例的FinFET400的分解透視圖。FinFET400包括在半導體襯底401中形成的穿通阻止層402，以及位於穿通阻止層402上的至少一個半導體鰭片403。半導體鰭片403與柵極電介質410和柵極導體411組成的柵疊層相交。在半導體鰭片403的一部分長度上，柵極導體411覆蓋半導體鰭片403的頂部表面和兩個側面的至少一部分。柵極電介質410將柵極導體411和半導體鰭片403隔開。柵極導體411例如沿著與半導體鰭片403的長度方向大致垂直的方向延伸。在柵極導體411的側面可以形成柵極側牆414，用於將柵極導體411與FinFET400的其他部分電隔離。
[0058]在半導體鰭片403的兩端摻雜形成源/漏區404。源/漏區404與下方的穿通阻止層402摻雜類型相反，在穿通阻止層402和源/漏區404之間形成PN結，以阻斷源區和漏區之間的漏電流路徑。
[0059]與圖1所示的根據現有技術的FinFETlOO相似，在根據本實施例的FinFET400中，在形成第二絕緣層420之後，形成用於源/漏接觸406的開口。該開口暴露源/漏區404的頂部表面和側面。
[0060]然而，與圖1所示的根據現有技術的FinFETlOO相似，在根據本實施例的FinFET400中，在形成源/漏接觸406之前，在開口中形成外延半導體層408。外延半導體層408在源/漏區404的頂部表面和側面上外延生長。在半導體鰭片403由Si組成的情形下，外延半導體層408的自由表面是外延生長形成的晶面，從而具有近似菱形的截面形狀，如圖4所示。外延半導體層408使得半導體鰭片403的源/漏區404橫向擴展，甚至相鄰的半導體鰭片403的外延半導體層408最終彼此接觸。外延半導體層408和半導體鰭片403的源/漏區404 —起，形成FinFET的源/漏區。此外，外延半導體層408可以增加與源/漏接觸406的接觸面積，從而降低接觸電阻。
[0061]在隨後的步驟中形成源/漏接觸406，源/漏接觸406例如是填充第二絕緣層420中的開口的導電材料。源/漏接觸406分別與源/漏區404的外延半導體層408接觸。源/漏接觸406例如與柵極導體411平行延伸。
[0062]在根據本實施例的FinFET400中，源/漏接觸406僅僅接觸外延半導體層408的上部表面。由於外延半導體層408的遮擋，源/漏接觸406未接觸外延半導體層408的下部表面，並且未直接接觸源/漏區404，從而源/漏接觸406不會將源/漏區404與穿通阻止層402之間短接。因此，在本發明的FinFET400中，可以形成淺PN結，即PN結的位置位於柵極導體411的底部表面(即柵極導體411與第一絕緣層405接觸的表面)的上方。
[0063]在上述的實施例中，外延半導體層408可以由與半導體鰭片403相同或不同的半導體材料組成，並且摻雜成導電性的。
[0064]在優選的實施例中，可以針對不同導電類型的FinFET選擇不同的半導體材料和/或摻雜劑，和/或選擇源/漏接觸406的材料，在源/漏區404中產生合適的應力，以進一步改善FinFET的電性能。
[0065]根據優選的實施例，當電晶體是P型FinFET時，外延半導體層408可以減小由源/漏接觸406產生的沿著溝道區的縱向方向的拉應力。根據進一步優選的實施例，源/漏區404由矽組成，外延半導體層408由矽鍺組成。此時，外延半導體層408不僅可以抵消源/漏接觸406的拉應力作用，甚至可以將沿著溝道區的縱向方向的拉應力轉變成壓應力，從而提聞作為載流子的空穴的遷移率。
[0066]此外，在外延生長之前，可以通過離子注入和蝕刻去除源/漏區的一部分，減小源漏區的厚度和高度，然後才始外延生長。該外延生長可以獲得高質量的外延層，並且增強應力作用。
[0067]圖5示出根據本發明的第四實施例的製造FinFET的方法的流程圖，圖6至13分別示出根據本發明的第四實施例的製造FinFET的方法不同階段的半導體結構的截面圖。該方法用於製造圖2所示的根據本發明的第一實施例的FinFET200。在圖2中示出了截面圖的截取位置，其中，在圖6至8和9a至13a中示出沿線AA截取的半導體結構的截面圖，圖9b至13b示出沿線BB截取的半導體結構的截面圖，圖9c至13c示出沿線CC截取的半導體結構的截面圖。
[0068]該方法開始於步驟SOl，其中，提供半導體襯底201。
[0069]在步驟S02中，在半導體襯底201中進行離子注入。在半導體襯底201中形成的摻雜區將提供穿通阻止層202，半導體襯底201位於穿通阻止層202的部分形成上部半導體層201』，如圖6所示。例如，離子注入垂直於半導體結構的表面。控制離子注入的參數，使得摻雜區位於半導體襯底201的預定深度並且具有期望的摻雜濃度。
[0070]在離子注入中，針對不同類型的FinFET可以採用不同的摻雜劑。在N型FinFET中可以使用P型摻雜劑，例如B、In，在P型FinFET中可以使用N型摻雜劑，例如P、As。將要形成的穿通阻止層的摻雜類型與源區和漏區的摻雜類型相反，從而可以斷開源區和漏區之間的漏電流路徑。
[0071]在步驟S03中，通過旋塗在上部半導體層201』上形成光致抗蝕劑層，並通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層形成用於限定半導體鰭片的形狀(例如，條帶)的圖案。
[0072]採用光致抗蝕劑層作為掩模，通過幹法蝕刻，如離子銑蝕刻、等離子蝕刻、反應離子蝕刻、雷射燒蝕，或者通過使用蝕刻劑溶液的溼法蝕刻，去除上部半導體層201』的暴露部分，從而將上部半導體層201』蝕刻成半導體鰭片203，如圖7所示。半導體鰭片203的高度決定於初始的上部半導體層201』的厚度，相鄰的半導體鰭片203由蝕刻形成的開口隔開。
[0073]通過控制蝕刻的時間，或者使用選擇性的蝕刻劑，可以控制蝕刻的深度，使得可以完全去除上部半導體層201』的暴露部分。該蝕刻可以去除穿通阻止層202的一部分，甚至完全去除穿通阻止層202的暴露部分。進一步地，在完全去除上部半導體層201』和穿通阻止層202的暴露部分之後，該蝕刻還可以去除半導體襯底201的一部分。在蝕刻之後，通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0074]隨後，例如通過高密度等離子體沉積(HDP)工藝，在半導體結構的表面上形成第一絕緣層205(例如，氧化矽)，以填充半導體鰭片之間的開口。通過選擇性的蝕刻工藝(例如，反應離子蝕刻)，回蝕刻第一絕緣層205,如圖8所示。該蝕刻不僅去除第一絕緣層205位於半導體鰭片203的頂部表面上的部分，而且減小第一絕緣層205位於開口內的部分的厚度。第一絕緣層205限定開口的深度。控制蝕刻的時間，使得開口的深度大於半導體鰭片203的高度。也即，開口的底部位於穿通阻止層202的頂部下方。
[0075]在步驟S04中，通過已知的沉積工藝，如電子束蒸發(EBM)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺射等，在半導體結構的表面上形成柵極電介質210(例如，氧化矽或氮化娃)。在一個不例中，該柵極電介質210為約0.8-1.5nm厚的氧化娃層。柵極電介質210覆蓋半導體鰭片203的頂部表面和側面。
[0076]通過上述已知的沉積工藝，在半導體結構的表面上形成導體層(例如，摻雜多晶矽)。如果需要，可以對導體層進行化學機械拋光(CMP)，以獲得平整的表面。
[0077]採用光致抗蝕劑掩模，將該導體層圖案化為與半導體鰭片203相交的柵極導體211，並且進一步去除柵極電介質210的暴露部分。柵極導體211和柵極電介質210 —起形成柵堆疊。例如，柵極導體211的形狀為條帶，並且沿著與半導體鰭片203的長度大致垂直的方向延伸。
[0078]然後，通過上述已知的沉積工藝，在半導體結構的表面上形成氮化物層。在一個示例中，該氮化物層為厚度約5-20nm的氮化矽層。通過各向異性的蝕刻工藝(例如，反應離子蝕刻)，去除氮化物層的橫向延伸的部分，使得氮化物層位於柵極導體211的側面上的垂直部分保留，從而形成柵極側牆107，如圖9a、9b和9c所示。通常，由於形狀因子，半導體鰭片203側面上的氮化物層厚度比柵極導體211的側面上的氮化物層厚度小，從而在該蝕刻步驟中可以完全去除半導體鰭片203側面上的氮化物層。
[0079]該蝕刻暴露半導體鰭片203位於柵極導體211兩側的部分的頂部表面和側面。
[0080]在步驟S05中，按照常規的離子注入工藝在半導體鰭片203兩端的暴露部分中形成源/漏區204，如圖10a、10b和1c所示。在離子注入中，針對不同類型的FinFET可以採用不同的摻雜劑。在N型FinFET中可以使用N型摻雜劑，例如P、As，在P型FinFET中可以使用P型摻雜劑，例如B、In。
[0081]由於穿通阻止層202的摻雜類型與源/漏區204的摻雜類型相反，因此在穿通阻止層202和源/漏區204之間的界面形成PN結，以斷開源/漏區204之間的漏電流路徑。
[0082]在步驟S06中，例如通過高密度等離子體沉積(HDP)工藝，在半導體結構的表面上形成第二絕緣層220 (例如，氧化矽)，以覆蓋柵極導體211和源/漏區204。如果需要，可以對第二絕緣層220進行化學機械拋光(CMP)，以獲得平整的表面。
[0083]通過旋塗在第二絕緣層220上形成光致抗蝕劑層，並通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層形成用於限定源/漏接觸的形狀(例如，條帶)的圖案。
[0084]採用光致抗蝕劑層作為掩模，通過上述的幹法蝕刻或溼法蝕刻，去除第二絕緣層220的暴露部分，從而在第二絕緣層220蝕刻形成接觸開口，如圖11a、lib、Ilc所示。
[0085]通過控制蝕刻的時間，或者使用選擇性的蝕刻劑，可以控制蝕刻的深度，使得可以完全去除第二絕緣層220的暴露部分。進一步地，該蝕刻可以去除第一絕緣層205的一部分，但未完全去除第一絕緣層205的暴露部分。在蝕刻之後，通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0086]應當注意，接觸開口不僅暴露源/漏區204的頂部表面和側面，而且進一步暴露了穿通阻止層202和源/漏區204之間的界面。
[0087]在步驟S07中，通過上述已知的沉積工藝，在半導體結構的表面上形成氮化物層。在一個示例中，該氮化物層為厚度約5-20nm的氮化矽層。通過各向異性的蝕刻工藝(例如，反應離子蝕刻)，去除氮化物層的橫向延伸的部分，使得氮化物層位於源/漏區204的側面上的垂直部分保留，從而形成源/漏側牆207，如圖12a、12b和12c所示。
[0088]該蝕刻暴露源/漏區204的頂部表面和側面。可選地，該蝕刻還可以暴露源/漏區204的側面上部。
[0089]在步驟S08中，通過上述已知的沉積工藝，在半導體結構的表面上形成導體層。該導體層的厚度應該足以填充接觸開口。然後，以第二絕緣層作為停止層，對導體層進行化學機械拋光(CMP)，以獲得平整的表面，並且去除導體層位於接觸開口外部的部分。該導體層填充接觸開口的部分保留並且形成源/漏接觸206，如圖13a、13b和13c所示。
[0090]根據上述的各個實施例，在形成源/漏接觸之後，可以在所得到的半導體結構上形成層間絕緣層、位於層間絕緣層中的通孔、位於層間絕緣層上表面的布線或電極，從而完成FinFET的其他部分。
[0091]在以上的描述中，對於各層的構圖、蝕刻等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外，儘管在以上分別描述了各實施例，但是這並不意味著各個實施例中的措施不能有利地結合使用。
[0092]以上對本發明的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附權利要求及其等價物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本發明的範圍之內。
【權利要求】
1.一種 FinFET，包括: 半導體襯底； 位於半導體襯底上的第一摻雜類型的穿通阻止層； 位於穿通阻止層上的半導體鰭片； 與半導體鰭片相交的柵疊層，所述柵疊層包括柵極導體和柵極電介質，柵極電介質位於柵極導體和半導體鰭片之間； 在半導體鰭片與柵疊層相鄰的部分中形成的第二摻雜類型的源區和漏區，第二摻雜類型與第一摻雜類型相反，所述源區和漏區分別包括頂部和側面；以及分別與源區和漏區相接觸的源接觸和漏接觸， 其中，所述源接觸與所述源區的頂部表面接觸以及與所述源區的側面的至少一部分隔開，以及，所述漏接觸與所述漏區的頂部表面接觸以及與所述漏區的側面的至少一部分隔開。
2.根據權利要求1所述的FinFET，還包括位於半導體鰭片的兩側的第一絕緣層，所述第一絕緣層的頂部表面低於所述半導體鰭片的頂部表面，並且所述第一絕緣層將柵疊層與穿通阻止層隔開。
3.根據權利要求2所述的FinFET，還包括位於所述源區的側面的所述至少一部分上的源側牆，以及，位於所述漏區的側面的所述至少一部分上的漏側牆。
4.根據權利要求2所述的FinFET，還包括位於第一絕緣層上的第二絕緣層，其中，所述源接觸和所述漏接觸分別形成在第二絕緣層的開口中，並且第二絕緣層與所述源區的側面的所述至少一部分以及所述漏區的側面的所述至少一部分接觸。
5.根據權利要求2所述的FinFET，還包括從半導體鰭片的頂部表面和側面生長的外延半導體層，所述外延半導體層橫向擴展，並且所述源接觸和所述漏接觸分別與外延半導體層接觸。
6.一種製造FinFET的方法，包括: 通過第一離子注入，在半導體襯底中形成第一摻雜類型的穿通阻止層和位於穿通阻止層上方的上部半導體層； 將上部半導體層圖案化成半導體鰭片； 形成與半導體鰭片相交的柵疊層，所述柵疊層包括柵極導體和柵極電介質，柵極電介質位於柵極導體和半導體鰭片之間； 在半導體鰭片與柵疊層相鄰的部分中，形成第二摻雜類型的源區和漏區，第二摻雜類型與第一摻雜類型相反，所述源區和漏區分別包括頂部和側面；以及形成分別與源區和漏區相接觸的源接觸和漏接觸， 其中，所述源接觸與所述源區的頂部表面接觸以及與所述源區的側面的至少一部分隔開，以及，所述漏接觸與所述漏區的頂部表面接觸以及與所述漏區的側面的至少一部分隔開。
7.根據權利要求6所述的方法，在形成半導體鰭片和形成柵疊層的步驟之間，還包括: 在半導體鰭片的兩側形成第一絕緣層，所述第一絕緣層的頂部表面低於所述半導體鰭片的頂部表面，並且所述第一絕緣層將柵疊層與穿通阻止層隔開。
8.根據權利要求7所述的方法，在形成源區和漏區的步驟與形成源接觸和漏接觸的步驟之間，還包括: 在所述源區的側面的所述至少一部分上形成源側牆；以及， 在所述漏區的側面的所述至少一部分上形成漏側牆。
9.根據權利要求7所述的方法，在形成源區和漏區的步驟與形成源接觸和漏接觸的步驟之間，還包括: 在第一絕緣層上形成第二絕緣層， 其中，所述源接觸和所述漏接觸分別形成在第二絕緣層的開口中，並且第二絕緣層與所述源區的側面的所述至少一部分以及所述漏區的側面的所述至少一部分接觸。
10.根據權利要求7所述的方法，在形成源區和漏區的步驟與形成源接觸和漏接觸的步驟之間，還包括: 從半導體鰭片的頂部表面和側面生長外延半導體層， 其中，所述外延半導體層橫向擴展，並且所述源接觸和所述漏接觸分別與外延半導體層接觸。
【文檔編號】H01L29/06GK104134698SQ201410403240
【公開日】2014年11月5日 申請日期:2014年8月15日 優先權日:2014年8月15日
【發明者】李迪 申請人:唐棕