具有分區掃描鏈的集成電路的掃描測試中的增強控制的製作方法

2023-09-22 17:19:15

專利名稱：具有分區掃描鏈的集成電路的掃描測試中的增強控制的製作方法
技術領域：
本公開的實施例通常涉及集成電路的測試，並且更具體地涉及在具有分區的掃描鏈的集成電路的掃描測試中提供增強控制。
背景技術：
基於掃描的測試(掃描測試)通常被執行以測試集成電路(IC)。掃描測試通常涉及測試方法，其中IC中的存儲元件(例如，觸發器(flip-flop))被連接為掃描鏈，測試向量經由在IC上提供的輸入測試管腳移位到掃描鏈中，所述IC被置為評估模式(捕獲相位)，使得所述輸入被評估，並且捕獲周期中所獲得的相應的響應向量經由輸出測試管腳移出。響應向量中的比特值與期望的輸出相比較，從而確定IC中的任何故障狀態。IC通常設計有分區的掃描鏈，意味著每個分區的掃描鏈包含相應的存儲元件組， 其可操作為掃描鏈從而接收相應的測試向量。如相關領域中公知的，為了一些原因使用分區的掃描鏈，例如為了期望的隔離的分區組的可測試性、不同頻率中的不同分區的可操作性、電源管理等等。通常期望在這些環境中提供更多控制，以便可以採用適於相應的環境的測試。

發明內容
具有分區的掃描鏈的集成電路(IC)中實現的測試控制器提供執行掃描測試中的增強控制。根據一方面，測試控制器可以選擇性地將用於IC的不同的掃描鏈的掃描持續時間控制為獨立的。獨立性顯示在為分區選擇掃描持續時間(持續時間的開始和長度)而不考慮用於相同測試的另一個分區的掃描持續時間的能力。這意味著任何兩個掃描持續時間能夠適合具體情況地被重疊或不重疊。將測試控制器與外部測試器接合所需要的管腳的數目小於測試控制器能夠支持的分區的數目。根據另一個方面，IC包括具有相應於每個分區的比特的寄存器，從而當能夠獨立地掃描每個掃描鏈時，支持跳變故障(或者L0S)測試。寄存器用於將被掃描的第一向量的最後的比特存儲到第一掃描鏈，並且與被掃描的第二向量的最後的比特一起提供到第二掃描鏈。在(進入各自的鏈的)兩個最後的比特中進行掃描之後即評估該電路，從而執行LOS 測試。所述寄存器可以包含多個比特，從而存儲多個掃描鏈的最後的比特，以便LOS測試能夠關於多個掃描鏈被支持。根據另一個方面，具有分區的掃描鏈的IC包括串並(SPC)和並串(PSC)轉換器， 從而最小化支持掃描測試所要求的外部管腳。在一個實施例中，在較高頻率下提供更小的數據單元到SPC，其連接多個更小的數據單元，從而形成更大的單元，然後該單元的比特被掃描到相應的掃描鏈中。因此減少了在IC上從外部測試器接收比特的管腳的數目。逆向邏輯可以用於PSC中，從而同樣減少發送被掃描出的數據的管腳的數目。下面參考用於說明的示例描述本發明的一些方面。應該理解，闡述多個具體細節、關係和方法從而提供對本發明的充分理解。然而，相關領域的技術人員會容易認識到，本發明能夠在不具有一個或更多個具體細節的情況下被實踐或者以其他方法實踐，等等。在其他的情況下，公知的結構或者操作未被詳細示出， 從而避免了混淆本發明的特徵。


圖1是其中能夠實現本發明的一些特徵的示例環境的框圖。圖2是示出了在本發明的實施例中的具有多個掃描分區的IC的框圖。圖3是在本發明的實施例中在具有分區的掃描鏈的IC中實現的分區選擇器電路的框圖。圖4A和4B是示出了在本發明的實施例中在IC中的掃描測試期間的波形的時序圖。圖5是本發明的實施例中的測試控制器的框圖。圖6是描述了在本發明的實施例中提供作為到ATPG工具的輸入的IC的設計信息的圖示。圖7是示出了在實施例中由ATPG工具生成的示例性測試向量/比特的圖示。圖8A和8B是示出了在實施例中可以執行啟動捕獲(LOC)測試的方式的示例性時序圖。圖9是在本發明的實施例中支持跳變故障測試的IC的框圖。圖IOA是示出了用於啟動移位(LOS)測試的示例性測試方案的簡化的框圖。圖IOB是在實施例中指定啟動和捕獲脈衝將應用的分區的示例性表格的圖示。圖10C-10G是相應於在圖IOB的表格中列出的測試方案的時序圖。圖11是在實施例中具有用於掃描測試的減少數目的測試管腳的IC的框圖。圖12是示出了在本發明的實施例中實現串並轉換器的方式的框圖。圖13是示出了在本發明的實施例中實現並串轉換器的方式的框圖。
具體實施例方式下面用一些用於說明的示例描述各種實施例。1.示例性環境圖1是示例性環境的框圖，其中能夠實現本發明的一些特徵。所述框圖示出了包括測試器110和集成電路(IC) 120。示出IC 120(可以是片上系統/SoC)包括解壓縮器130、 掃描鏈140和壓實器150。為了簡明，圖中只示出了單個IC。然而，能夠使用測試器110對多個IC同時測試。測試器110在到IC 120中的解壓縮器130的路徑112(SI)上提供壓縮形式的測試向量，並且在自壓實器150的路徑121 (SO)上接收表示壓縮形式的測試的捕獲的結果的響應向量。測試器110可以比較響應向量中的比特值與期望值，從而確定IC 120中的故障。 測試器110在路徑170上提供了掃描使能信號(SE)，並且經由路徑160 (CLK)提供一個或更多個時鐘到IC 120，其中所述時鐘在掃描測試期間配合IC 120的操作。測試器110也可以提供配置數據，以便經由路徑181指定時鐘的配置並在IC 120中產生控制信號，以用於指定IC 120中的分區的數目等等。
解壓縮器130解壓縮在路徑112(SI)上接收的測試向量，並且經由路徑134將測試向量以未壓縮的形式提供到掃描鏈140。壓實器130壓縮在路徑145上接收的響應向量， 並且經由路徑121 (SO)提供相應的壓縮響應向量到測試器110。如相關領域中公知的，能夠使用各種方法基於組合和/或時序電路實現解壓縮器和壓實器模塊。掃描鏈140包括IC 120的觸發器元件，其設法使用基於掃描的方法被測試。貯存元件可以被設計為操作為一個或更多個掃描鏈(例如，其可以實現為分區的掃描鏈)，每個貯存元件均包括存儲元件，該存儲元件在測試向量的移入和響應向量的移出期間連接作為移位寄存器。響應向量包含(在捕獲循環期間的)組合邏輯的評估的結果(響應比特)，該組合邏輯在測試向量的移入完成時進行測試。儘管為了簡明沒有示出，但是IC 120包含各種其他元件，例如設計出組合邏輯元件，其與掃描鏈140中的貯存元件結合操作以提供實用的IC 120。此外，IC 120可以包含相應的電路(例如，測試控制器)，從而在內部產生各種時鐘和控制信號，該時鐘和控制信號用於協調掃描測試操作並且被提供到掃描鏈140中的存儲元件。基於自測試器110接收的時鐘160 (CLK)可以產生時鐘。應當注意，路徑SI和SO可以包含/表示多個信號線路(每個線路在給定時間傳送單個比特)，並且因此，IC 120可以包含相應數目的管腳，從而連接到信號線路，並且被顯示標記為SI和SO。本發明的一些特徵使在具有分區的掃描鏈的集成電路的掃描測試中的增強控制成為可能。因此，下面描述包含掃描鏈的示例性集成電路的細節。2.集成電路圖2是示出了一個實施例中的IC的細節的框圖。可以用於代替圖1中的IC 120 的IC 200被顯示為包括解壓縮器210A-210N、分區220A-220N、壓實器230A-230N、多路復用器(MUX) 250和測試控制器270。解壓縮器210A-210N中的每一個解壓縮經由信號線路112(SI)接收的壓縮的測試向量，並且將解壓縮的向量提供到在相應分區中的掃描鏈。路徑112(SI)表示多個掃入路徑(scan-in path)(信號線路/數據路徑)，所述掃入路徑中的一些或者全部可以基於例如每個分區220A-220N中的掃描鏈的數目而被提供到解壓縮器210A-210N中的每個。因此，例如，當路徑112(SI)可以包含十六個分離的信號線路/數據路徑時，解壓縮器 210A-210N可以每個都連接到全部十六個掃入路徑或者少於十六個掃入路徑，即每個掃入路徑201A-201N(連接到各自的解壓縮器210A-210N)可以是16比特寬或者更少。進一步， 連接到一個解壓縮器的掃入路徑的數目可以不同於連接到另一個解壓縮器的掃入路徑的數目，並且因此由一個解壓縮器接收的(同時)輸入向量的數目可以不同於由另一個解壓縮器接收的輸入向量的數目。分區220A-220N可以每個都包含由存儲元件形成的一個或更多個掃描鏈，其中在每個分區中的掃描鏈通常可由相應的時鐘操作。所述時鐘可以全部關於彼此同步，或者具有關於彼此的不同的相位/頻率關係。因此，在分區220A-220N中的掃描鏈元件被顯示為由各自的時鐘22IA (CLKA)-22IN (CLKN)計時。在一個實施例中，時鐘221A-22IN彼此同步。 通常，每個分區(其可以包含多個掃描鏈)可以被視為單個掃描鏈。每個分區可以從其他分區經由「分區間路徑(inter-partition path) 」接收數據輸入。每個分區間路徑將數據值從一個分區中的貯存元件(寄存器、觸發器等)傳送到其他分區中的貯存元件，其間具有任意的組合邏輯。該組合邏輯可以被視為包含在圖2中所示的邏輯路徑/箭頭內。例如，分區220A可以從分區220B經由路徑222B接收一個或更多個數據輸入，並且在路徑222A上將一個或更多個數據輸入提供到分區220B。儘管未示出， 但是這些分區間數據路徑也可以存在於其他對分區之間。同樣，在路徑222B上提供的數據輸入可以進一步由分區220A中的貯存元件評估/處理，其依次在路徑222k上提供數據輸入。在基於掃描的測試期間，在每個分區中，可以使用貯存/存儲元件(例如，觸發器)形成一個或更多個掃描鏈。為了便於說明，圖2中只示出了每個分區中的一個掃描鏈 (分區220A中的掃描鏈220A-1，分區220B中的掃描鏈220B-1，以及分區220N中的掃描鏈 220N-1)。然而，每個分區可以包含多個掃描鏈。通常，分區指提供限定/特定功能的IC的一部分(例如，ALU、USB控制器，可以提供作為各自的功能塊)。掃描鏈220A-1在路徑212A上接收解壓縮的測試向量，並且在路徑223A上提供響應向量。類似地，掃描鏈220B-1在路徑212B上接收解壓縮的測試向量，並且在路徑22 上提供響應向量。分區220A以及分區220B-220N中的其他掃描鏈以相應的類似方式操作。壓實器230A-230N從各自的分區220A-220N(中的掃描鏈)接收響應向量，壓縮所述響應向量，並且經由各自的「掃出(scan-out) 」路徑235A-235N提供被壓實/壓縮的響應向量。路徑235A-235N中的每個可以包含多個路徑，並且在一個實施例中，分別包含與掃入路徑201A-201N中的路徑數目相同的路徑數目。MUX 250在測試輸出端121 (SO)上基於選擇信號251的值提供輸入235A-235N中的一個。因此，路徑121(S0)可以表示多個輸出信號線路。可以使用任意一些公知的技術執行在解壓縮器中的解壓縮和在壓實器中的壓實。 在一個實施例中，使用組合元件實現解壓縮器210A-210N和壓實器230A-230N。然而，在其他實施例中，解壓縮器和壓實器能夠使用時序(時鐘)元件實現，或者使用組合元件和時序元件的結合實現。還應注意，雖然IC 200在以上說明為包括解壓縮器和壓實器，但是可以僅為了一些原因而要求實施解壓縮器和壓實器，所述原因例如為減少提供測試向量的外部裝置(例如測試器)的存儲需求、減少測試應用時間並因此減少測試成本、減少測試器管腳的數目、等等。在不具有解壓縮器和壓實器的IC中同樣能夠實現本發明的一些特徵。測試控制器270從測試器(例如，測試器110)接收主時鐘160 (CLK)和主掃描使能(scan enable)SE(170)，並且為分區220A-220N中的每個分區生成時鐘和掃描使能信號。如下面詳細說明的，測試控制器270提供生成時鐘信號(221A-221N)和掃描使能信號 (222A-222N)中的增強控制，所述信號被認為包含在路徑278中。測試控制器270生成提供到MUX 250的選擇信號251。測試控制器270可以接收由測試器在路徑181上提供的配置數據。測試控制器270提供增強的控制，同時在分區的掃描鏈(S卩，在不同的分區 220A-220N中的掃描鏈)中執行基於掃描的測試。這種增強的控制包括將測試向量掃入一些分區，而不將測試向量掃入其他一些分區，將測試向量並行掃入全部分區或者僅掃入一些分區，等等。根據本發明的一個方面，測試控制器270提供這種增強的控制，同時包括與測試器(例如，測試器110)接合的較少的控制管腳，所述控制管腳指定將被使能/禁用的具體分區，該具體分區能夠是(小於)其控制的分區總數的任何子集。結合一個實施例中的這種電路的圖示繼續說明。4.分區選擇器圖3是在本發明的一個實施例中在具有分區的掃描鏈的IC(的測試控制器270) 中實現的分區選擇器電路的框圖。儘管圖中僅示出了相應於兩個分區的組件/塊，但是圖 3的分區選擇器300被假設實現為用以生成用於四個分區P1-P4的分區選擇(分區使能/ 禁用)信號。進一步地，如相關領域技術人員在閱讀本公開後顯而易見的，通過圖3中所示的塊/組件的適當的配置和/或複製，能夠支持比四個分區更多或更少的分區。塊395和396分別為分區Pl和P2生成相應的選擇信號381 (Pl_s)和382 (P2_s)。 未示出類似於或者等同於塊396的兩個額外的塊，其中每個塊用於為分區P3和P4生成選擇信號，但假設所述兩個額外的塊存在，並且為分區P3和P4生成各自的選擇信號383 (P3_ s)和384(P4_s)。例如395,396的塊以及相應於分區P3和P4的塊被稱為級。延遲寄存器309和312、計數寄存器311和313、以及旁路寄存器318根據IEEE 1149. 1標準JTAG技術規範形成IC 200的邊界掃描寄存器(303)的一部分。邊界掃描寄存器303被配置為包含用於四個分區中的每個分區的延遲寄存器和計數寄存器(例如用於第二分區的延遲寄存器312和計數寄存器313)，並且包含旁路寄存器以用於除了分區Pl以外的全部分區。如以下部分中所述，計數寄存器指定掃描持續時間的長度，並且延遲寄存器指定相對於起始信號的延遲。用於第一級的起始信號自測試器110(作為信號305)接收，而對於隨後的級，起始信號由相應的旁路寄存器中的值確定。由旁路寄存器提供的值指定用於級的起始信號是由前一級的輸出提供，還是由直接來自測試器110的信號305提供。在這些寄存器中設定的值的作用是使得每個分區的掃描起始和掃描持續時間能夠由邊界掃描寄存器303中的每個寄存器的(由測試器110進行的)適當編程而獨立控制。邊界掃描寄存器303經由IC 200的管腳TDI (301)從外部測試器串行地接收數字值。在計數寄存器、延遲寄存器和旁路寄存器中保存的數據值可以被看作指示相應的具體持續時間的數字數據，其中在相關聯的分區中的掃描鏈被置為掃描模式。雖然根據圖3的方法的配置不需要使用輸出管腳TD0(3(^)，但是管腳TD0(3(^)可以(選擇性地)用於各種數據的可觀察性。例如，編程到邊界掃描寄存器303的部分中的數據值(通過TDI完成) 能夠在TDO (30 上被校驗。邊界掃描寄存器303中的寄存器被顯示為串聯連接，以便單個管腳(在測試器上) 能夠可行地用於提供數據比特，該數據比特控制在每個時間實例(或者相應時鐘周期)中掃描的具體分區。然而，能夠採用替換方法而使用來自測試器110的更多管腳/路徑，但是這些管腳/路徑的數目比試圖控制的分區的數目更少。相關領域技術人員通過閱讀本文提供的公開將顯而易見一些這樣的方法，而不脫離本發明的一些方面的範圍和精神。塊395包含延遲寄存器309、計數寄存器311、計數器310、比較器320、延遲元件 360、反相器375和與(AND)門370。塊396類似地包含延遲寄存器312、計數寄存器313、計數器330、比較器340、MUX ；355、延遲元件；350、反相器385和與門380。信號305 (全局起始 (Global Mart))也由外部測試器提供。為了簡明，只提供關於塊396的描述，儘管該描述同樣適用於類似塊395的元件。多路復用器355基於旁路寄存器318的值而選擇全局起始信號305或者前一個塊395的掃描結束信號3 作為本地起始信號。因此，用於每個非第一分區的掃描的起始能夠關於前一個分區的掃描結束或者全局起始305而被控制。延遲元件350延遲本地起始信號一定的持續時間，該持續時間由延遲寄存器312指定，並且將延遲信號傳送到與門380和計數器330兩者。計數器330從接收到延遲信號353的上升沿開始啟動計數(從0)，並且當計數寄存器313和計數器330中的數值相等時，比較器340指示掃描循環的結束。反相器385翻轉信號348的邏輯電平。與門380接收反相器385的輸出和信號353，並且通過信號353和翻轉的信號348的與操作而為第二分區生成掃描使能信號P2_s。參考下面圖4A和4B的時序圖進一步詳細說明圖3的電路的操作。4.用於分區掃描使能的時序4A是示出了能夠為四個分區P1-P4執行的測試向量的順序(不相重疊的)掃入的方式的波形。延遲寄存器309假設加載有零延遲值。計數寄存器311和313以及延遲寄存器312(以及用於相應分區P3和P4的延遲寄存器和計數寄存器)假設加載有期望的計數值。全部旁路寄存器(例如，318)加載有邏輯高值，其意味著掃描操作將隨前一分區的掃描結束而開始。信號305(全局起始)被置為邏輯高，並且由延遲元件360以零延遲傳送。由此， 在時間實例t411，信號361轉向邏輯高，並且使得計數器310開始計數。比較器320比較在路徑312和321上的計數值。在時間實例t412，計數器310的計數值312等於計數寄存器 311中初始化的計數值，並且比較器320在路徑3 上提供邏輯高。與門370接收信號361 以及信號3 (通過反相器375)的邏輯翻轉，並且在間隔t411-t412中在輸出端381 (Pl_s) 上生成邏輯高。因此，間隔t 411-t 412表示期間測試向量被掃入分區Pl中的間隔，並且該間隔由計數寄存器311中的計數值確定(相等)。路徑3 上的邏輯高轉換由MUX 355在路徑365上傳送(由於來自旁路寄存器 318的選擇信號是邏輯高)，並且依次由延遲元件350在時間實例t 413處作為邏輯高轉換而傳送(在路徑353上)。延遲元件350基於在路徑352上自延遲寄存器312接收的延時計數而生成延遲t413-t 412。在時間實例t 413被置為邏輯高的信號353使計數器330開始計數。比較器340 比較路徑334和341上的計數值。在時間實例t 414，計數器330的計數值334等於計數寄存器313中初始化的計數值(路徑341)，並且比較器340在路徑348上提供邏輯高。與門 380接收信號353以及信號348(通過反相器38 的邏輯翻轉，並且在間隔t 413-t 414中在輸出端382(P2_s)上生成邏輯高。因此，間隔t 413-t 414表示期間測試向量被掃入分區P2中的間隔，並且該間隔由計數寄存器313中的計數值確定(相等)。路徑348上的邏輯高轉換被傳送到下一級，並且在相應於P3和P4的級中的操作類似於上面關於級/塊395和396所述的操作。圖4A的信號401和403表示分別相應於信號361和353的信號，而不是分別用於分區P3和P4。類似地，信號402和404表示分別相應於信號3 和348的信號，而不是分別用於分區P3和P4。如圖4A所示，信號383 (P3_ s)和384(P4_s)表示為分區P3和P4生成的選擇信號。圖4B是示出了用於分區Pl和P2的測試向量的掃入相位在時間上重疊的方式的波形，而分區P3和P4的掃入相位是順序的(不相重疊的)。延遲寄存器309和312假設加載有零延遲值。計數寄存器311和313以及延遲寄存器312(以及相應於分區P3和P4的延遲寄存器和計數寄存器)假設加載有期望的計數值。MUX 355的選擇輸入由旁路寄存器 318提供為邏輯低(而不是相應於圖4A的波形的邏輯高)。然而，相應於分區P3和多路復用器的選擇輸入被提供為邏輯高。由於延遲寄存器309和312具有零延遲計數，所以如由在圖4Β中的時間實例t 421處被置為邏輯高的信號361和353兩者所指示的，計數器310和330同時開始計數。比較器320比較路徑312和321上的計數值。在時間間隔t 422處，計數寄存器 310的計數值312等於計數寄存器311中初始化的計數值，並且比較器320在路徑3 上提供邏輯高。與門370在間隔t 421-t 422中在輸出端381(Pl_s)上生成邏輯高。因此，間隔t 421-t 422表示期間測試向量被掃入分區Pl中的間隔，並且該間隔由計數寄存器311 中的計數值確定(相等)。比較器；340比較在路徑3；34和341上的計數值。在時間間隔t 423處，計數器330 的計數值334等於計數寄存器313中初始化的計數值(在路徑341上)，並且比較器340在路徑348上提供邏輯高。與門380在間隔t 421-t 423中在輸出端382 (P2_s)上生成邏輯高。因此，間隔t 421-t423表示期間測試向量被掃入分區P2中的間隔，並且該間隔由計數寄存器313中的計數值確定(相等)。如圖4B所示，路徑348上的邏輯高轉換被傳送到下一級，並且信號401-404和選擇信號383 (P3_s)和384(P4_s)以順序且不相重疊的方式生成，這是因為在相應於分區P3的級中的計數起始由級/塊396的輸出348觸發，並且在相應於分區P4的級中的計數起始由相應於分區P3的級的相應輸出觸發。從上面的描述中，可以意識到，根據本發明的一個方面提供了掃描測試中的增強的控制。例如，當圖4B的示例中的分區一和二中的測試向量的掃入相位基本重疊時，在圖 4A的示例中，用於分區一和二的掃入相位不重疊。也可以理解，通過對計數寄存器、延遲計數寄存器和MUX選擇(旁路寄存器)的相應於每個分區的適當值的選擇和供給，能夠獲得用於每個分區的順序和重疊相位的全部可能的組合。通常，由於上面提供的控制，每個分區能夠在具體期望的持續時間中被獨立地(即，獨立於另一分區的掃描持續時間)掃描。例如，通過在延遲寄存器309中編程較大的值，並選擇MUX 355提供邏輯低，能夠將P2_s(38》生成為比Pl_s(381)起始得更早。進一步，適當選擇計數寄存器311和313 中的值，P2_s(382)的邏輯高持續時間能夠被設計為在Pl_s (381)的邏輯高持續時間之前發生，並且不與Pl_s(381)的邏輯高持續時間重疊(或者與其部分重疊)。此外，類似的增強的控制可以獨立提供用於每個分區的捕獲和掃出相位。這種增強的控制能夠被用於最小化功率耗散/消耗。例如，可以完成計算，從而在掃描測試期間估計功率消耗，並且如果確定功率消耗超過期望的限度，那麼掃入、捕獲和/或掃出可以被順序執行，而不是並行執行。也可以理解，圖3的方法需要比可以控制的分區數目更少的與外部測試器接合的管腳(在圖3的示例實施例中是三個)。注意，圖3的方法能夠支持更多的分區，而不會關聯地增加與外部測試器接合所需要的管腳的數目。注意到可以複製與圖3中的電路類似的電路，從而獨立於用於移入相位的上述選擇信號而生成用於使能針對每個分區P1-P4的掃描測試的捕獲和移出相位的選擇信號。為了便於描述，下面參考圖4A和4B的時序圖描述僅用於測試向量的移入(或者掃入)相位的圖3中的電路的操作。然而，如相關領域技術人員在閱讀本公開後顯而易見的，類似的控制同樣能夠獨立提供以用於捕獲和移出(掃出)相位。假設圖3的電路的寄存器和計數器在操作之前以適當的期望值初始化。如下所述，由分區選擇器300生成的分區選擇信號通過外部測試器(測試器110) 提供的主時鐘和主掃描使能信號進行門控制，從而生成提供到每個分區的相應時鐘和掃描使能信號。5.測試控制器圖5是本發明的一個實施例中測試控制器的框圖。測試控制器270(也在圖2中示出)被顯示為包含分區選擇器300、與門520A-520D和530A-530D和寄存器M0A-540D。 雖然這是用於控制分區的一個可行的實施例，但其他實施例也可以包括直接從裝置管腳提供信息(而不是使用測試控制器)，或者在裝置管腳和測試控制器之間分配控制。進一步地，雖然測試控制器270被顯示出實施為支持四個分區，但類似的技術也能夠用於更多或更少數目的分區。雖然未示出，但是測試控制器270也可以設計為包含類似於分區選擇器300的電路塊，以便用於掃描測試的其他相位(例如捕獲、掃出相位)的分區時鐘和掃描使能信號的獨立控制。路徑501被認為包含圖3的路徑301、302和305，並且被認為包括在圖1的路徑 181中。主時鐘160 (CLK)與使能信號381、382、383和384(由分區選擇器300生成)邏輯與，從而生成用於四個分區中相應的分區的分區時鐘521A、521B、521C和521D。主掃描使能170 (SE)與使能信號381、382、383和384邏輯與，從而生成用於四個分區中相應的分區的掃描使能信號531A、531B、531C和531D。如下面詳細所述，移位(經由管腳M0)到寄存器M0A-540D的邏輯比特作為選擇信號提供給在圖9的電路中使用的多路復用器(用於跳變故障測試)。下面描述生成測試向量的方式，該測試向量用於根據本發明的方面實施的IC(例如，用於圖2的電路)中。6.測試向量生成圖6是描述了 IC 200的設計信息的圖示，該信息被提供作為ATPG(自動測試向量生成)工具的輸入。儘管示為圖6中的電路圖，但是提供到ATPG工具的設計信息是相應於圖6中的結構的網表(netlist)(指定組件、相互連接、和組件/相互連接的性質)。再次， 為了便於描述，假設IC 200隻包含兩個分區220A和220B，每個分區示出為分別包含「N」個鏈(220A-1 到 220A-N，和 220B-1 到 220B-N)。每個鏈被示出為包含四個觸發器，其中在鏈220A-1中的觸發器示出標記為 (Fll-FH)0然而，通常所述網表將包含與IC 200(圖2)的實際結構一樣多的分區和組件的細節。與分區220A和220B的電路結構有關的全部信息與圖5中所示的控制結構(測試控制器500) —起被提供到ATPG工具。基於因此提供的信息，ATPG工具生成用於測試每個分區的測試向量，然後其能夠在測試運行期間以期望的方式被提供(如參考圖4A和4B所述，重疊或者不重疊)。圖7中示出了一個實施例中生成的測試向量/比特。在圖7中，測試比特(700)示出為包含比特 P11-P14、P21-P24、P31-P34、P41-P44、P51-P54、P61-P64、P71-P74 和 P81-P84。然後，如下面簡要提到的，測試器110能夠被編程以測試IC 200。測試器110的一些示例是來自LTX公司的FUSI0N[TM]測試器、來自Texas Instruments的VLCT[TM]測試器和來自Verigy的 OCELOT [TM]測試器，等等。假設期望將測試向量時序移入到兩個分區220A和220B (例如，移位到分區220A 中，隨後移位到分區220B中)中，則比特P14、P24、P34和P44在一個時鐘周期中被移入分區220A中，在隨後的連續時鐘周期中跟隨有比特(P13、P23、P33和P43)、(P12、P22、P32和 P42)和(P11、P21、P31 和 P41)。比特(P54、P64、P74 和 P84)、(P53、P63、P73 和 P83)、(P52、 P62、P72和P82)和(P51、P61、P71和P81)之後在相應的連續時鐘周期中被移入分區220B 中。一旦如上所述完成移入，則產生捕獲周期(同樣是同時地或者以不重疊的方式， 基於用於捕獲相位的相應的分區使能信號)，捕獲組合邏輯的響應比特，並且移出。再一次， 能夠並行或者以不重疊的方式執行移出。下面說明在一個實施例中基於生成的測試向量執行啟動捕獲測試的方式。7.啟動捕獲測試的時序8A和8B是示出了示例波形的圖示，該波形表示用如上所述生成的測試向量執行的LOC(啟動捕獲，也稱為固定故障測試(stuck-at fault tests))掃描測試。參考圖 8A，間隔811和812分別表示測試和響應向量的掃入和掃出持續時間，其每個都包含四個時鐘周期，該四個時鐘周期相應於在分區220A和220B的掃描鏈中串聯連接的四個存儲元件。間隔偽-tSl表示捕獲相位，並且包含啟動脈衝813(用於分區220A)和815(用於分區 220B)，以及捕獲脈衝814(用於分區220A)和816(用於分區220B)。在圖8A的示例中，用於兩個分區中的每一個的掃入、捕獲和掃出相位被顯示為重疊。參考圖8B，間隔817和819分別表示用於分區220A和220B的測試向量的掃入間隔，而間隔818表示用於兩個分區的響應向量的掃出間隔。再一次，掃入和掃出相位中的每一個被顯示為關於四個時鐘周期執行，依次相應於在分區220A和220B的掃描鏈中的四個串聯連接的存儲元件。間隔t 82-t 83表示捕獲相位，並且包含啟動脈衝820(用於分區 220A)和822(用於分區220B)，和捕獲脈衝821(用於分區220A)和823 (用於分區220B)。在圖8B的示例中，用於兩個分區中的每個分區的捕獲和掃出相位重疊，而用於兩個分區的掃入相位是順序的。如上所述，也能夠使用掃入、捕獲和掃出相位的其他組合。 在任何分區中還能夠存在變化數目的捕獲脈衝(0、1或更多)，從而支持不同形式的順序 ATPG，同時提供在多個分區之間存在的邏輯的覆蓋。進一步地，在圖8A和8B中，僅為了說明而將時鐘221A和221B的頻率顯示為相同。然而，通常，頻率能夠是不同的，伴隨在圖8A 和8B的圖示中的掃入、掃出和捕獲相位中的相應的改變。如上關於LOC測試所述的方法可能不能支持啟動移位(L0Q測試，通常被設計用於捕獲跳變故障的另一種類型的掃描測試，也稱為延遲測試。同樣在LOS測試中，提供從掃描鏈到組合電路的輸入，以便在隨後的捕獲周期之前在組合電路的節點/網路中引起跳變的發生。然而，與LOC測試方法相反，從用於啟動所述跳變的最後一個移位時鐘周期中的掃描鏈直接提供啟動值。在等於功能時鐘的一個時鐘周期的持續時間之後產生捕獲周期。捕獲、移出輸出值，並且在測試器110中針對潛在故障進行分析。因此，在LOS測試中，需要移入掃描鏈中的最後一個比特引起被測試的組合邏輯中的跳變。然而，從圖8B可以觀察到，在分區220A中的掃描鏈中的啟動脈衝(最後一個測試比特移入)的發生和捕獲脈衝821的發生之間可能存在不可接受的大時間間隔「td」。這種延遲「td」可能過大以至於不能捕獲任何關於信號跳變的故障。應當注意，對於有效的跳變故障測試，在相應的組合電路/元件或者互連網路中生成數據值跳變的時間實例和捕獲時間實例之間的延遲通常必須不超過一個功能時鐘周期(與掃描測試期間相比，通常為在實際操作中使用的時鐘周期)。本發明的一個實施例解決了上面提到的要求，並且在下面描述。7.用於LOS測試的增強圖9是在本發明的另一個實施例中的IC的框圖，該IC支持LOS (啟動移位)跳變故障測試，同時仍提供增強控制的益處，例如降低功率消耗，減少或者不影響測試覆蓋或者測試應用時間。IC 900被顯示為包含寄存器(或者通常為存儲元件)910A和910B、MUX 920A和920B、解壓縮器930A和930B、分區940A和940B、壓實器950A和950B和MUX 960。 為了簡明並易於描述，在圖9中僅示出了兩個分區和相應電路(解壓縮器、壓實器等等)。然而，能夠以多於兩個分區實施可替換的實施例(連同相應的解壓縮器、壓實器和寄存器)， 而不偏離本發明的一些方面的範圍和精神。類似於如上參考圖2所述的相應組件實現(以及操作)解壓縮器930A和930B、 分區940A和940B、壓實器950A和950B和MUX 960，並且為了簡明在此處不再重複所述說明。掃描使能信號980A和980B被提供到各自的分區940A和940B。各自的時鐘CLK9A和 CLK9B分別經由路徑941和942提供到所述分區。MUX 960基於控制輸入961在掃瞄輸出信號線路/管腳999 (SO)上提供輸入951A 和951B中的一個。路徑901可以表示多個掃入(Si輸入)信號線路，期望數目的信號線路被提供到寄存器9IOA (以及MUX 920A)和寄存器9IOB (以及MUX 920B)。路徑901 (Si)中相應於分區940A的比特被提供到寄存器910A以及MUX 920A兩者。同樣地，路徑901 (Si)中相應於分區940B的比特被提供到寄存器910B以及MUX 920B 兩者。寄存器91(^和91( 由各自的時鐘941(0^ 9A)和942 (CLK 9B)計時。如相關領域技術人員通過閱讀本公開而顯而易見的，雖然MUX 920A和920B被顯示為分別位於解壓縮器930A和930B之前(在信號路徑上)(從而減少寄存器所要求的比特寬度)，但可替換的實施例可以被實施為將寄存器置於解壓縮器之後(或者其他位置)，而不偏離本發明的一些方面的範圍和精神。放置在解壓縮器之後的寄存器也能夠提供獨立的掃描鏈的混合控制， 其中在一些掃描鏈中，使用掃描移位路逕啟動跳變，而在一些掃描鏈中，使用啟動捕獲時鐘啟動跳變。寄存器910A在時鐘CLK9A的激活沿(或者激活電平)上存儲輸入信號901 (Si)的相應比特(在路徑901 (Si)中的信號線路上，其被期望提供到分區940A)。寄存器910B在時鐘CLK9B的激活沿(或者激活電平)上存儲輸入信號901 (Si)中相應的輸入信號。時鐘 941 (CLK9A)、942 (CLK9B)、掃描使能信號980A和980B和MUX選擇信號961可以由類似於測試控制器270的控制器提供，或者直接來自測試器(例如測試器110)。可以期望進行測試的一些方案，並且因此，圖IOA說明了一些示例性方案。在該圖中，為了方便起見，已經省略了圖9中的相應的解壓縮器和壓實器。標記為A、B、C、D和E的橢圓形塊中的每個表示要求進行跳變故障的測試的一個或更多個組合邏輯塊。區塊A接收 「啟動」輸入(在路徑1001和1002上的數據，其在塊A的組合邏輯中引起邏輯跳變)，並且將相應的組合輸出提供回分區940A。塊B從分區940A和940B中的每個接收「啟動」輸入，並且將相應的組合輸出提供回分區940A。塊C從分區940A接收「啟動」輸入，並且將相應的組合輸出提供到分區940B。 塊D從分區940A和940B中的每個接收「啟動」輸入，並且將相應的組合輸出提供回分區 940A和940B中的每個。塊E從分區940A接收「啟動」輸入，並且將相應的組合輸出提供回分區940A和940B中的每個。在圖IOB的表格中提供了包含關於圖IOA的結構執行的掃描測試(掃入、捕獲或者掃出)的期望相位的示例表格。表格的列1070列出將被測試的塊。列1071列出相應的測試相位，其中「L」表示啟動，「C」表示捕獲，並且Pl和P2分別表示分區1和分區2。可以注意，圖IOB的表格中的「測試實例」相應於圖IOA中的方案。圖10C、10D、10E、10F和IOG的時鐘波形分別相應於圖IOB的行1080、1081、1082、 1083和1084中的五種測試實例。在附圖中，標記為「S」的時鐘脈衝表示移入脈衝(不包括最後一個移入脈衝，其被標記為「L」，即啟動脈衝)。捕獲脈衝在波形中被標記為「C」。為簡單起見，波形中的移入相位被認為僅需要三個時鐘周期。因此，在圖IOC的波形中，從分區1生成(提供)移入、啟動(1100)和捕獲脈衝， 並且在分區I(Pl)中也執行相應的捕獲。如平整線所示分區2 (P2)未被測試。在圖IOE的波形中，從Pl生成(提供)移位脈衝(包括啟動脈衝1104)，而在P2中執行相應的捕獲。在圖IOG的波形中，從Pl生成(提供)移位脈衝(包括啟動脈衝1108)，並且在Pl 和P2中執行相應的捕獲。用於圖10CU0E和IOG的波形中的掃入相位的數據比特直接從路徑901 (Si)提供到各自的解壓縮器930A和930B,即選擇信號541A和541B在路徑901 (Si) 上將輸入提供到各自的解壓縮器。參考圖10D，首先執行移入P2中，隨後是移入Pl中。由於期望被測試的跳變將從 Pl和P2啟動，所以可以注意到，由於測試比特的順序移入，來自P2的移入脈衝1101(相應於最後的比特移入)比Pl中的捕獲脈衝更早地發生(比正常操作期間的時鐘周期早至少一個時鐘周期)。因此，可能不能準確測試塊B的延時(跳變故障)。因此，緊接在Pl中的捕獲脈衝之前，來自P2的啟動脈衝1102與來自Pl的啟動脈衝1103被同步(從寄存器910B)提供。在時間實例tlOl處(或者之前)，提供選擇信號 M1B，從而使得寄存器910B的數據輸出被傳送作為MUX 920B的輸出。可以從寄存器910A 或者直接從SI (901)提供相應於啟動脈衝1103的數據(來自P1)。參考圖10F，首先執行移入P2，隨後是移入P1。再一次，由於期望測試的跳變將從 Pl和P2啟動，所以可以注意到，由於測試比特的順序移入，來自P2的移入脈衝1105(相應於最後的比特移入)比Pl中的捕獲脈衝更早發生。因此，可能不能準確測試塊B的延時 (跳變故障)。因此，緊接在Pl和P2兩者中的捕獲脈衝之前，來自P2的啟動脈衝1106與來自Pl 的啟動脈衝1107被同步(從寄存器910B)提供。在時間實例t 102處(或者之前)，提供選擇信號^lB,從而使得寄存器910B的數據輸出被傳送以作為MUX 920B的輸出。可以從寄存器910A或者直接從SI (901)提供相應於啟動脈衝1107的數據(來自P1)。因此，當執行跳變故障測試時對提供最後的(啟動)比特的寄存器910A和910B 的使用使這些測試能被準確地執行。通常，寄存器(例如910A或者910B)可以被提供以用於IC中的每個分區。如下面參考實施例所述的，本發明的另一個方面減少了需要在IC上提供的SI和 SO管腳的數目，而未不利地影響可獲得的壓縮水平和測試質量/測試覆蓋。5.減少測試管腳的數目圖11是在實施例中具有減少數目的用於掃描測試的測試管腳的IC的框圖。IC 1100被顯示為包含串並轉換器1110、並串轉換器1120、時鐘分頻器1130、計數器1150和標記為200/900的部分。部分200/900類似於或者等同於圖2的IC 200或者圖9的IC 900 的結構，並且為了簡明，這裡不再描述內部細節。同樣，類似於控制器270的測試控制器可以在IC 1100內實現，但在圖11中未示出。為了簡潔，未示出各種信號(例如到圖11的塊的復位信號)。時鐘1140控制/協調串並轉換器1110和並串轉換器1120的操作。時鐘分頻器 1130使時鐘1140除以因子(通常是整數)，並且將路徑1113上被分頻的時鐘提供到部分 200/900。通常，分頻因子取決於路徑1101上的數據的寬度與路徑1111上的數據的寬度的比率。例如，如果在路徑1101上每時鐘1140的時鐘周期接收4比特，並且串並轉換器1110 合併兩個這種4比特數據輸入以形成單個8比特數據輸出，則分頻比率將是2。串並轉換器1110在路徑1101上每時鐘1140的時鐘周期接收N比特寬的測試數據。串並轉換器1110結合在相應數目的多個時鐘周期上接收的多組N比特數據，從而形成 M比特寬數據(M大於N)，並且在路徑1111上將M比特數據傳送到部分200/900，其包含多個(M)線路。作為一個示例，假設部分200/900被設計為在時鐘1113的每個時鐘周期中接收8比特寬的輸入，路徑1111包含/表示8個路徑。例如，路徑1101可以是4比特寬。因此，串並轉換器1110將實施為4-8轉換器，並且在路徑1101上結合兩個4比特輸入，從而在路徑1111上提供一個8比特數據值。並串轉換器1120在路徑1112上每時鐘1140的時鐘周期接收P比特寬數據(響應在掃描測試中捕獲的比特)。時鐘1113的時鐘頻率等於響應比特的掃出頻率，並且掃出周期等於時鐘1113的一個時鐘周期。並串轉換器1120將P比特數據分開從而形成多個Q 比特數據(P大於Q)，並且在相應數目的多個時鐘周期上在路徑1199上傳送Q比特數據。 作為一個示例，假設部分200/900被設計為在時鐘1113的每個時鐘周期中提供8比特寬的輸出(響應比特)，則路徑1112將包含/表示8個路徑。例如，路徑1199可以是4比特寬。 因此，並串轉換器1120將實施為8-4轉換器，並且在路徑1112上接收的每8比特數據分開為路徑1199上傳送的兩個4比特數據。關於串並轉換器1110的操作，應當注意到，由輸入數據形成的輸出數據被簡單地連接。因此，在輸出數據的比特(路徑1111)之間不存在關聯。此處注意到這種操作清楚地區別於解壓縮器(例如，圖2和9的解壓縮器)的操作，所述解壓縮器可以在多個輸出線路上提供相同的輸入比特。因此，由解壓縮器提供的輸出比特關於彼此相關。壓實器和並串轉換器1120以類似方式區別。如以下參考圖12和13的示例圖示所述，計數器1150控制串並轉換器1110的操作以及並串轉換器1120的操作。計數器1150被設計為以循環方式計數，從而兩倍表示時鐘1140的時鐘頻率與時鐘1113的比率的因子，即計數器是取[2*因子]的模數的計數器。可以理解，串並轉換器1110和並串轉換器1120的提供使將實現的IC 1100能具有較少的用於測試目的的外部管腳(1101和1199)，而在內部提供較寬的(和非關聯的)測試比特到掃描鏈。這種方法使能具有高測試覆蓋，同時仍需要相對較少的外部管腳。應當注意，使用用於解壓縮器的較少輸入管腳和用於壓實器的較少輸出管腳的可替換的方法可以導致不良的測試覆蓋。另一個可替換的方法可以在測試向量本身中實現較高的壓縮。然而，較高壓縮通常不利地影響測試覆蓋。用圖11的方法，IC可以實現為具有減少的測試/掃描管腳(Si和so)，而不面臨減少的測試覆蓋。來自測試器的外部測試數據的擴展和來自IC的內部測試數據的壓實能夠是可縮放的，從而得到針對給定測試覆蓋的測試時間中(由於掃描壓縮)的恰當的折衷，並且在時鐘分頻器(圖11中的時鐘分頻器 1130)中驅動分頻值的選擇。圖12是說明了實施串並轉換器1110的方式的框圖，並且該串並轉換器1110在自計數器1150的控制下操作。在示例中，假設串並轉換器1110在路徑1101上接收4比特輸入，並且在路徑1111上提供8比特輸出。計數器1150實施為由時鐘1040計時的2比特二進位計數器，並且在路徑1151上提供2比特輸出。為了方便起見，下面將2比特輸出稱為[1:0]。塊1210、1220、1230和 1240的每個都表示4比特寄存器，並且由時鐘1040計時。多路復用器(MUX) 1051、1052、1053和IOM的選擇輸入(輸入多路復用器)如下
限定si 表示的狀態「00」s2 表示 Sel[l:0]的狀態「01」s3 表示 Sel[l:0]的狀態「10」s4 表示的狀態「11」因此，當si等於「00」時，MUX 1051選擇輸入1101作為其輸出，並且選擇其他輸入作為其另外的輸出。MUX 1052、1053和10 相應地操作。Sel[l:0]的更高階輸出比特作為選擇信號提供到MUX 1055和1056(輸出多路復用器)。在操作中，當計數器輸出是「00」時，路徑1101上的4比特數據(即，具有4個線路)保存在寄存器1210中。在時鐘1040的下一個時鐘周期中，計數器輸出是「01」，並且路徑1101上的(下一個)4比特數據被保存在寄存器1220中。在時鐘1040的下一個時鐘周期中，計數器輸出是「10」，並且路徑1101上的(下一個)4比特數據被保存在寄存器1230 中。同樣，計數器輸出「10」提供了寄存器1210和1220中存儲的數據以作為輸出端1111 上的8比特數據。在時鐘1040的下一個時鐘周期中，計數器輸出是「11」，並且路徑1101上的(下一個)4比特數據被保存在寄存器1240中。先前提供在路徑1111上的8比特數據繼續存在於所述路徑上。在時鐘1040的下一個時鐘周期中，當計數器輸出再次是「00」時，路徑1101上的下一個4比特數據被保存在寄存器1210中。同樣，計數器輸出「00」將寄存器1230和1240 中存儲的數據提供為輸出端1111上的8比特數據。在時鐘1040的下一個時鐘周期中，計數器輸出是「01」，並且路徑1101上的(下一個)4比特數據被保存在寄存器1220中。上述時鐘周期的8比特輸出繼續在路徑1111上提供。重複上述循環，並且串並轉換器1110繼續提供由兩個4比特輸入形成的8比特輸
出ο
雖然以上的說明關於因子(頻率比率)2提供以便描述，但應該理解，這些特徵向更大因子的擴展對本領域技術人員將是顯然的。根據一個方法，對於因子N，將存在(或類似於)MUX 1051和寄存器1210的QXN)個單元/組合，其中所述單元被組織為2行和N 列。如上所述，在路徑1101上接收的數據單元可以以逐行的方式保存，同時在行的全部單元中保存之後移動到連續的列。N輸出多路復用器(例如1051)將用於在每個輸出時鐘周期中選擇在寄存器的一行中保存的數據。圖13是說明了實施並串轉換器1120的實施例的方式的框圖，並且該並串轉換器 1120在自計數器1150的控制下操作。在示例中，假設並串轉換器1120在路徑1112上接收8比特輸入，並且在路徑1199上提供4比特輸出。計數器1150的2比特輸出的較低階 (零位置)比特(SeUO])提供作為到MUX 1320的選擇輸入。寄存器1310是4比特寄存器。在路徑1322上提供路徑1112的8比特的上部4比特，而在路徑1321上提供路徑1112 的8比特的下部4比特。在操作中，當Sel
等於0時，路徑1321上的輸入被保存在寄存器1310中，並且被提供作為輸出1199。當％1
等於1時，路徑1322上的輸入被保存在寄存器1310中，並且被提供作為輸出1199。本領域技術人員將理解，多個其他實施例和變型在本發明要求保護的範圍內同樣可行。因此，本發明同樣意圖覆蓋在具有全部或者僅一些所述特徵或者步驟的示例性實施例的上下文中說明的具有一個或更多個特徵或者步驟的不同組合的多個實施例。
權利要求
1.一種集成電路，包括多個貯存元件，其可操作為多個掃描鏈；和測試控制器，其被設計為接收指示相應的具體持續時間的數字數據，其中所述多個掃描鏈中的每個掃描鏈被置於掃描模式，所述測試控制器在由所述數字數據指示的相應的所述持續時間中掃描所述多個掃描鏈中的每個掃描鏈中的數據，所述數字數據具有獨立地指示每個所述具體持續時間的能力，並且所述數字數據自連接到外部測試器的管腳組接收， 其中所述管腳組中的管腳數目小於所述多個掃描鏈的數目。
2.根據權利要求1所述的集成電路，其中所述多個掃描鏈中的每一個包括在多個分區中相應的一個分區中；並且其中所述多個分區的數目大於2，以便所述測試控制器在彼此獨立的各自的持續時間中掃描相應分區中的所述掃描鏈的掃描數據。
3.根據權利要求2所述的集成電路，其中所述管腳組中的管腳的所述數目等於1。
4.根據權利要求1所述的集成電路，其中所述測試控制器包括用於所述多個掃描鏈中的每個的延遲寄存器和計數寄存器，所述延遲寄存器和所述計數寄存器耦合為鏈，從而經由所述管腳組接收相應的值；並且其中在所述計數寄存器中加載的值指示所述相應掃描鏈的掃描的相應持續時間的長度，並且所述延遲寄存器指示所述掃描持續時間開始的起始信號之後的延遲。
5.根據權利要求4所述的集成電路，其中所述測試控制器進一步包括多個級，每個級接收在相應的所述延遲寄存器和所述計數寄存器中存儲的值，並且生成多個分區選擇信號中相應的一個分區選擇信號；所述分區選擇信號指示執行所述相應掃描鏈的掃描的所述具體持續時間。
6.根據權利要求5所述的集成電路，其中所述多個級中的每個級包括延遲元件，其延遲所述起始信號並且提供延遲信號作為輸出；計數器，其在接收所述延遲信號的跳變後開始計數；比較器，其比較所述計數器中的值和相應於相同級的所述計數寄存器中的值；和一組組合門，其基於所述比較器的輸出和所述延遲信號生成所述分區選擇信號。
7.根據權利要求6所述的集成電路，其中所述測試控制器進一步包括用於除了初始級以外的所述多個級中的每個級的旁路寄存器；其中所述起始信號是用於除了所述初始級以外的所述多個級中的每個級的本地起始信號，所述起始信號是自用於所述初始級的所述外部測試器接收的全局起始信號；並且其中除了所述初始級以外的所述多個級中的每個級包括多路復用器，從而基於從相應的所述旁路寄存器接收的選擇值而選擇所述全局起始信號或者來自先前級的結束信號以作為所述本地起始信號，其中所述結束信號指示用於先前級的掃描持續時間的結束。
8.根據權利要求5所述的集成電路，其中所述測試控制器進一步包括第一邏輯門，其相應於所述多個級中的每個級，其中所述第一邏輯門以相應的所述分區選擇信號門控自所述外部測試器接收的全局主時鐘，從而生成分區時鐘信號，該分區時鐘信號對相應的掃描鏈中的每個貯存元件計時；和第二邏輯門，其相應於所述多個級中的每個級，其中所述第二邏輯門以相應的所述分區選擇信號門控自所述外部測試器接收的主掃描使能，從而生成用於所述相應的掃描鏈的分區掃描使能信號。
9.根據權利要求8所述的集成電路，其中根據相應的所述分區掃描使能信號和所述分區時鐘信號，多個測試向量中相應的一個測試向量被掃描到所述多個掃描鏈中各自的一個掃描鏈中；並且其中所述多個測試向量被設計為在所述集成電路中執行固定故障測試。
10.根據權利要求9所述的集成電路，其中所述多個掃描鏈包括第一掃描鏈和第二掃描鏈；所述第一掃描鏈在第一時鐘周期序列中掃入除第一向量的最後一比特以外的第一比特序列中的每個比特；所述第二掃描鏈在第二時鐘周期序列中掃入第二向量的第二比特序列中的每個比特， 所述第二時鐘周期序列的至少一些接著所述第一時鐘周期序列中的最後一個時鐘周期；和寄存器，其在所述第二時鐘周期序列的最後的時鐘周期之前存儲所述最後一比特；其中所述寄存器中存儲的比特隨著所述第二時鐘周期序列的所述最後的時鐘周期被掃入，並且所述第一掃描鏈和所述第二掃描鏈中的至少一個在所述最後的時鐘周期之後被置於捕獲相位，從而執行跳變故障測試。
11.根據權利要求10所述的集成電路，進一步包括多路復用器，其在第一路徑上接收所述第一比特序列中的每個比特並且在第二路徑上接收所述寄存器中的值，並且基於選擇的值選擇所述兩個輸入中的一個；其中所述測試控制器在所述第一時鐘周期序列中的每個時鐘周期中為所述選擇的值提供一個值，而在所述第二時鐘周期序列中的所述最後的時鐘周期中為所述選擇的值提供另一個值。
12.根據權利要求11所述的集成電路，進一步包括串並轉換器，其在第一路徑上以第一頻率接收數據單元序列，所述串並轉換器通過連接包括在所述數據單元序列中的多個數據單元而形成更大的數據單元序列，所述串並轉換器在包括第二組線路的第二路徑上以比所述第一頻率更低的頻率提供所述更大的數據單元序列，所述第二組線路中的每個線路以所述更低的頻率在每個掃描時鐘周期中承載所述更大的數據單元序列中的一個比特；和其中所述多個掃描鏈中的每個掃描鏈在所述第二組線路中相應的一個線路上接收相應的比特序列中連續的比特；其中所述第一路徑包括第一組線路，該第一組線路連接到所述外部測試器的相應管腳，其中所述第一路徑中的線路的數目小於所述第二路徑中的線路的數目；和由此所述集成電路以比所述多個掃描鏈中的掃描鏈的數目更少的接合所述外部測試器的管腳操作。
13.根據權利要求12所述的集成電路，進一步包括並串轉換器，其在第三路徑上以掃出頻率從所述多個掃描連結收評估輸出，所述第三路徑包括第三組線路，每個線路用於在一個掃出周期中傳送相應掃描鏈的所述掃描輸出的比特，在每個掃出周期中從全部所述多個掃描連結收的比特形成輸出單元，使得在連續掃出周期中接收輸出單元的序列，所述並串轉換器通過將每個輸出單元分為多個更小的單元而將每個輸出單元轉換為多個更小的單元；其中所述更小的單元以比所述掃出頻率更高的頻率傳送；和其中更小的單元中的每個比特在第四組管腳中相應的一個管腳上傳送到所述外部測試器，使得接合所述外部測試器需要的管腳的數目也被減少。
14.一種集成電路，包括可操作為第一掃描鏈的多個第一貯存元件；和可操作為第二掃描鏈的多個第二貯存元件；所述第一掃描鏈在第一時鐘周期序列中掃入第一向量的除最後的比特以外的第一比特序列中的每個比特；並且所述第二掃描鏈在第二時鐘周期序列中掃入第二向量的第二比特序列中的每個比特，所述第二時鐘周期序列中的至少一些在所述第一時鐘周期序列的最後一個時鐘周期之後；和寄存器，其在所述第二時鐘周期序列的最後的時鐘周期之前存儲所述最後的比特； 其中所述寄存器中存儲的比特隨著所述第二時鐘周期序列的所述最後的時鐘周期而掃入，並且所述第一掃描鏈和所述第二掃描鏈中的至少一個在所述最後的時鐘周期之後被置為捕獲相位，從而執行跳變故障測試。
15.根據權利要求14所述的集成電路，其中所述第一掃描鏈和所述第二掃描鏈具有在獨立的持續時間中掃描的能力。
16.根據權利要求14所述的集成電路，進一步包括多路復用器，其在第一路徑上接收所述第一比特序列中的每個比特並且在第二路徑上接收所述寄存器中的值，並且基於選擇的值選擇兩個輸入中的一個；和測試控制器，其生成所述選擇的值，其中在所述第一時鐘周期序列中的每個時鐘周期中是一個值，而在所述第二時鐘周期序列的所述最後的時鐘周期中是另一個值。
17.一種集成電路，包括串並轉換器，其在第一路徑上以第一頻率接收數據單元序列，所述串並轉換器通過連接包括在所述數據單元序列中的多個數據單元而形成更大的數據單元序列，所述串並轉換器在包括第二組線路的第二路徑上以比所述第一頻率更低的頻率提供所述更大的數據單元序列，所述第二組線路中的每個線路以所述更低的頻率在每個掃描時鐘周期中承載所述更大的數據單元序列中的一個比特；和多個貯存元件，其可操作為多個掃描鏈，每個掃描鏈被設計為在所述第二組線路中相應的一個線路上接收相應的比特序列中的連續的比特以作為掃描鏈；其中所述第一路徑包括連接到測試器的相應管腳的第一組線路，其中所述第一路徑中的線路的數目小於所述第二路徑中的線路的數目；和由此所述集成電路以比所述掃描鏈的數目更少的接合所述測試器的管腳操作。
18.根據權利要求17所述的集成電路，其中所述第一頻率是所述更低的頻率的整數倍，所述串並轉換器包括兩倍於所述整數數目的單元，該單元組織為兩行和整數數目列的形式，每個單元包括寄存器和輸入多路復用器，所述輸入多路復用器被設計為以逐行的方式然後以逐列的方式存儲所述數據單元序列；和多個輸出多路復用器，每個與一列相關聯並且在所述更低的頻率的時鐘周期中的每個時鐘周期中選擇所述相關聯的列中的多個寄存器中的一個寄存器的輸出；全部所述多個輸出多路復用器的所述輸出在每個更低的頻率的時鐘周期中被連接，從而形成所述更大的數據單元中的一個。
19.根據權利要求17所述的集成電路，進一步包括並串轉換器，其在第三路徑上以掃出頻率從所述多個掃描連結收評估輸出，所述第三路徑包括第三組線路，每個線路用於在一個掃出周期中傳送相應掃描鏈的所述掃描輸出的比特，在每個掃出周期中從全部所述多個掃描連結收的比特形成輸出單元，使得在連續掃出周期中接收輸出單元的序列，所述並串轉換器通過將每個輸出單元分為多個更小的單元而將每個輸出單元轉換為多個更小的單元；其中所述更小的單元以比所述掃出頻率更高的頻率傳送；和其中更小的單元中的每個比特在第四組管腳中相應的一個管腳上傳送到所述測試器， 使得接合所述測試器需要的管腳的數目也被減少。
20.根據權利要求19所述的集成電路，其中所述第一頻率是所述更低的頻率的整數倍，其中所述並串轉換器包括多路復用器，該多路復用器以所述掃出頻率接收所述評估輸出，並且在所述更高的頻率的時鐘周期中的每個時鐘周期中選擇接收到的評估輸出的連續的1/整數部分以作為所述更小的單元。
全文摘要
本發明涉及在具有分區的掃描鏈的集成電路(IC)中實施的測試控制器，其提供了執行掃描測試中的增強的控制。根據一個方面，測試控制器能夠選擇性地控制用於獨立的IC的不同掃描鏈的掃描測試的掃入、掃出和捕獲相位。測試控制器與外部測試器接合所需要的管腳的數目小於測試控制器能夠支持的分區的數目。根據另一個方面，IC包括相應於每個分區的寄存器，從而支持跳變故障(或者LOS)測試。根據另一個方面，具有分區的掃描鏈的IC包括串並轉換器和並串轉換器，由此最小化支持掃描測試所需要的外部管腳。
文檔編號G01R31/317GK102576050SQ201080047768
公開日2012年7月11日 申請日期2010年10月22日 優先權日2009年10月23日
發明者A·D·黑爾斯, R·A·帕雷克吉, R·K·蒂瓦裡, S·K·納基蒂, S·拉維 申請人:德克薩斯儀器股份有限公司