除錯系統及集成電路的掃描式除錯方法
2023-09-22 17:19:40
專利名稱：除錯系統及集成電路的掃描式除錯方法
技術領域：
本發明有關於掃描式除錯技術，且特別利用內嵌的電路內部仿真器進行掃描式除錯的集成電路，具體的講是一種除錯系統及集成電路的掃描式除錯方法。
背景技術：
在現行的集成電路(integrated circuit)的診斷方法中，常被使用的有利用電子束探測(electron beam probing)進行目視檢測、利用探針進行直接的實體接觸檢測以及利用專用的除錯緩存器(debug register)來顯示除錯時的信號狀態，而共用除錯埠(debug port)與正常功能腳位(normal functional pin)並使用邏輯分析儀來分析內部電路狀態的方法也很常見。
圖1為美國專利第6,687,865號所揭露的傳統集成電路的除錯方法，一服務處理單元(service processor unit)101被建置於集成電路100中，並與一系統總線105與測試總線104耦接，測試包(test wrapper)102連接至測試總線104，以提供對於選定區塊106的測試通訊管道，服務處理單元101提供對於外部診斷主機103的連接(connection)，以觀察並測試集成電路的內部運作。
所需的指令儲存於一系統靜態隨機存取存儲器(system SRAM)，服務處理單元101聽從系統靜態隨機存取存儲器裡的指令，並將存於系統靜態隨機存取存儲器裡的測試樣本(test pattern)傳送至使用者所定義的特定邏輯，因此，測試結果會依序從特定邏輯傳送至服務處理單元101，並被其進一步分析，換句話說，服務處理單元101會提供特定的測試樣本到特定的邏輯，並分析其結果，此與自動測試樣本測試產生器(automatic test pattern generator；ATPG)類似，服務處理單元101所有的動作都透過集成電路100的掃描鏈進行。
美國專利第6,687,865號揭露一內置的邏輯分析儀，擷取內部信號狀態，擷取到的數據會被儲存於系統靜態隨機存取存儲器裡，且可被外部診斷主機103透過既存的測試埠(test port)進行存取。
服務處理單元提供測試樣本並分析測試結果，然而，服務處理單元只與使用者定義的特定邏輯有互動，而且，診斷主機透過既存的測試接口進行存取的數據由內置的邏輯分析儀所探知。
發明內容
本發明的目的在於提供一種除錯系統及集成電路的掃描式除錯方法。
為實現上述發明目的，本發明提供了一種具有掃描式除錯的集成電路，其包括一測試接口、一內嵌的電路內部仿真器(in-circuit emulator)、一待除錯的電路以及一存儲器。內嵌的電路內部仿真器用於透過測試接口進行軟體除錯，待除錯的電路包括一掃描鏈(scan chain)將每一延遲觸發器(delayed flip-flop)的狀態丟出，存儲器儲存掃描鏈丟出的狀態並將其透過測試接口傳輸到一計算機。
本發明還提供了一種集成電路的掃描式除錯方法，其包括將在正常操作模式下的集成電路的操作予以凍結，將待除錯的電路內的多個節點的狀態透過掃描鏈丟出，將節點的狀態儲存於一存儲器中，並將節點的狀態透過一測試接口傳送至一計算機。
依據本發明的實施例，不管是在相同或相異的時鐘脈衝或電壓區域內，集成電路的內部觸發器的狀態皆可由一外部計算機透過一內嵌的電路內部仿真器進行存取，而諸如既存的掃描鏈、測試接口、或內置存儲器的類的硬體可再度被使用來將集成電路內觸發器的狀態丟出，使得對原始設計的設計時間或面積的影響甚小，此外，利用計算機上的軟體與使用者接口對丟出的狀態進行預處理(pre-processing)可使除錯的方便度提升。
為讓本發明的上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下
圖1為一現有技術揭示傳統集成電路的除錯方法。
圖2為本發明一實施例的一種具有掃描式除錯裝置的集成電路的示意圖。
圖3為圖2的掃描式除錯裝置內的掃描鏈的示意圖。
圖4為一集成電路的掃描式除錯方法的實施例。
主要元件符號說明服務處理單元101 測試包102 外部診斷主機103測試總線104 系統總線105選定區塊106集成電路200掃描式除錯裝置201處理單元202內嵌的電路內部仿真器203掃描式除錯控制器206 時鐘脈衝產生器208 組態緩存器210存儲器接口212存儲器214 待除錯的電路216、218、220電路內部仿真器224主動控制器225 計算機226 測試接口230電路300 路徑302、304 觸發器305a～305c路徑306、308將在正常操作模式下的集成電路的操作予以凍結401將待除錯的電路內的多個節點的狀態透過掃描鏈丟出403將節點的狀態儲存於一存儲器中405將節點的狀態透過一測試接口傳送至一計算機40具體實施方式
圖2所示為依照本發明一實施例的一種具有電路內部仿真器的集成電路的示意圖，集成電路200包括測試接口230、內嵌的電路內部仿真器(in-circuitemulator)203、待除錯的電路216、218、220以及存儲器214，在其它實施例中，存儲器可以是外接的存儲器(在集成電路200之外)，內嵌的電路內部仿真器203用於透過測試接口230進行軟體除錯，待除錯的電路216、218、220包括一掃描鏈(scan chain)將每一延遲觸發器(delayed flip-flop)的狀態丟出，存儲器214儲存掃描鏈丟出的狀態並將其透過測試接口230傳輸到一計算機226，舉例來說，測試接口為一JTAG接口或者一RS-232接口。
此實施例中的集成電路200可更包括一掃描式除錯(scan-based debugging)裝置201耦接至待除錯的電路216、218、220與存儲器214，掃描式除錯裝置201包括掃描式除錯控制器206。
當符合一既定的條件時，掃描式除錯控制器206進入一掃描模式(亦即除錯模式或者電路內部仿真模式)，既定的條件的符合可為硬體式觸發或者是軟體式觸發，亦即，掃描模式可以為硬體(如掃描式除錯控制器206)或一外部裝置(如個人計算機226)的指令所激活。
舉例而言，於一實施例(硬體式觸發)中，既定的條件為當待除錯的電路216、218、220發出錯誤的信號時，任何可能的錯誤條件可以透過編程寫入掃描式除錯控制器206，當掃描式除錯控制器206激活時，掃描式除錯控制器206可以檢查是否有符合既定的錯誤條件，一旦符合既定的條件，掃描式除錯控制器206便將待除錯的電路216、218、220予以凍結並進入一掃描模式。
於另一實施例(軟體式觸發)中，設計者可直接由一外部裝置(在集成電路200外面)命令掃描式除錯控制器206進入掃描模式，外部裝置為一主動控制器(hostcontroller)225，例如一個人計算機226與一電路內部仿真器(in circuit emulator；ICE)224，個人計算機226可與電路內部仿真器224協調，並與集成電路200進行溝通，於另一實施例中，主動控制器225可以是一分析儀。
再者，掃描式除錯裝置201可更包括組態緩存器210，組態緩存器210由一處理單元202(如一中央處理器或一數位訊號處理器)所組配而成，且掃描式除錯控制器206依據組態設定進行狀態機運算，此外，掃描式除錯裝置201包括一時鐘脈衝產生器208，時鐘脈衝產生器208依據其模式(正常模式或掃描模式)提供一時鐘脈衝給待除錯的電路216、218、220，於正常模式中，待除錯的電路216～220接收一正常時鐘脈衝，而於掃描模式中，待除錯的電路216、218、220接收一掃描時鐘脈衝，於一實施例中，時鐘脈衝1、時鐘脈衝2與時鐘脈衝3可以有不同的頻率，亦即，A、B與C區塊可以在不同時鐘脈衝區域下操作，再者，掃描式除錯裝置201包括一存儲器接口212耦接於存儲器214與掃描鏈之間，每一待除錯的電路216、218、220的輸入scan_in與輸出scan_out暗示了掃描鏈，舉例而言，存儲器214為一靜態隨機存取存儲器，而存儲器接口212為一靜態隨機存取存儲器接口。
於一實施例中，若符合特定的條件，一中斷(interrupt)信號會傳到處理單元202，且處理單元202會切換到電路內部仿真(ICE)模式(除錯模式)，同時中斷信號亦傳送到掃描式除錯裝置204使得掃描式除錯裝置204將待除錯的電路216、218、220予以凍結，亦即停止所有待除錯的電路216、218、220接收的時鐘脈衝(時鐘脈衝1、時鐘脈衝2與時鐘脈衝3)，舉例而言，待除錯的電路216、218、220原本操作於三個不同的時鐘脈衝(時鐘脈衝1、時鐘脈衝2與時鐘脈衝3)或三個不同的電壓區域，處理單元202觸發掃描式除錯控制器206進行狀態機運算，然後，掃描式除錯控制器206將待除錯的電路216～220切換至掃描模式，舉例而言，於掃描模式中，待除錯的電路216的掃描鏈輸出scan_out連接至下一待除錯的電路218的掃描鏈輸入scan_in，且時鐘脈衝1、時鐘脈衝2與時鐘脈衝3也改變，舉例來說，當電路內部仿真模式開始時，處理單元202將組態設定寫入組態緩存器210，且儲存在組態緩存器210的組態設定會觸發掃描式除錯控制器206進行狀態機運算，需注意的是緩存器的編程只是一種觸發存儲器接口212準備接收前一待除錯的電路220的輸出scan_out的數據並將接收的數據寫入存儲器214的方法，時鐘脈衝產生器208選擇一掃描時鐘脈衝並將其輸出到區塊A、B與C，其後，所有待除錯的電路216、218、220操作在選定的時鐘脈衝，且每一區塊的輸入scan_in與輸出scan_out相連接，以將順序元件(sequential element)的狀態依序移出，舉例而言，順序元件為觸發器或栓鎖器(latch)，為了描述上的方便，後續的實施例將以觸發器為例，依不同的狀況，會有單一或多個掃描鏈將觸發器的數據傳送到存儲器接口212，從觸發器移出的數據因此被存儲器接口(或者存儲器控制器)212接收，存儲器接口212再將移出的數據寫入存儲器214，其後，計算機226可透過電路內部仿真器224與內置的電路內部仿真器203對所有儲存於存儲器214的數據進行存取，然後，電路內部仿真器224與內置的電路內部仿真器203可進行數據分析並除錯。
於另一實施例中，主動控制器225並不對存儲器214的數字數據進行後處理(post-processing)，數字數據被傳送到另一裝置(例如另一個人計算機)進行後處理，因此，數字數據最後會被裝置(而非主動控制器225)進行處理與診斷。
以前述的方法而言，設計者無法監測觸發器在數個連續或非連續時鐘脈衝周期中的狀態，舉例而言，在時鐘脈衝1區域的第N個時鐘脈衝周期，區塊A、B與C被凍結，且觸發器的狀態被移出，然後，相同的步驟又再進行一次，但這次區塊A、B與C是在第N+1個時鐘脈衝周期被凍結並將狀態移出，相似地，區塊A、B與C可在第N+2個時鐘脈衝周期再度被凍結並將狀態移出，因此，設計者可得到連續三個周期的觸發器狀態，通過適當的編程，設計者可以監測任意時鐘脈衝周期的所有必須的觸發器狀態。
於此實施例中，如圖3所示，在一正常操作模式中，電路300正常來說是透過路徑306與308進行操作，在除錯模式(或掃描模式)中，每一觸發器305a、305b、305e輸出端的數字數據(1或0)透過路徑302與304進行傳輸，每一觸發器的數字數據依序被移出電路300，然後數字數據被輸入一存儲器(如靜態隨機存取存儲器)，儲存在內置存儲器的數字數據然後透過一測試接口(如JTAG接口)被傳送到電路內部仿真器進行除錯或分析，內置存儲器可分配出一對應於數字數據量的適度空間，於一實施例中，非常少的空間(如1或2個字節)可被分配來儲存數字數據，於另一實施例中，可分配一足以儲存集成電路內所有必須的觸發器的數據的空間。
圖4為一集成電路的掃描式除錯方法的實施例，方法包括將在正常操作模式下的集成電路的操作予以凍結(如步驟401所示)，將待除錯的電路內的多個節點的狀態透過掃描鏈丟出(如步驟403所示)，將多個節點的狀態儲存於一存儲器中(如步驟405所示)，以及將多個節點的狀態透過一測試接口傳送至一計算機(如4步驟07所示)，舉例而言，測試接口為一JTAG接口或者一RS-232接口，存儲器214為一靜態隨機存取存儲器，而存儲器接口212為一靜態隨機存取存儲器接口。
更明確地說，節點的狀態在被丟出待除錯的電路之前先被觸發器所擷取，此外在集成電路凍結時，電路的運作依據掃描式除錯控制器的狀態機運算而凍結，甚至，掃描式除錯控制器的狀態機運算依據組態緩存器中的組態設定而進行。
不管是在相同或相異的時鐘脈衝或電壓區域內，集成電路的內部觸發器的狀態都可由一外部計算機透過一內嵌的電路內部仿真器進行存取，而諸如既存的掃描鏈、測試接口、或內嵌存儲器之類的硬體可再度被使用來將集成電路內觸發器的狀態丟出，使得對原始設計的設計時間或面積的影響甚小，此外，利用計算機上的軟體與使用者接口對丟出的狀態進行預處理(pre-processing)可使除錯的方便度提升。
以上實施例僅用於說明本發明的較佳實施過程，並非用於限定本發明的保護範圍。
權利要求
1.一種除錯系統，其特徵在於，所述除錯系統包括一測試接口；一待除錯的電路，包括一掃描鏈跟多個觸發器，掃描鏈可將待除錯的電路的每一順序元件的狀態移出；一存儲器收並儲存狀態；以及一內嵌的電路內部仿真器可將除錯系統的狀態透過測試接口丟出，其中，待除錯的電路與內嵌的電路內部仿真器位於一集成電路內。
2.如權利要求1所述的除錯系統，其特徵在於，還包括一掃描式除錯裝置耦接至待除錯的電路與存儲器。
3.如權利要求2所述的除錯系統，其特徵在於，掃描式除錯裝置包括一掃描式除錯控制器，且當符合一既定的條件時，掃描式除錯控制器會進入一掃描模式。
4.如權利要求3所述的除錯系統，其特徵在於，掃描式除錯控制器為一種主動控制器的信號觸發而進入掃描模式，且主動控制器位於集成電路之外。
5.如權利要求4所述的除錯系統，其特徵在於，主動控制器為一個人計算機。
6.如權利要求3所述的除錯系統，其特徵在於，當符合編程於掃描式除錯控制器內的既定條件時，掃描式除錯控制器會被觸發進入掃描模式。
7.如權利要求2所述的除錯系統，其特徵在於，掃描式除錯裝置包括一時鐘脈衝產生器，其依據待除錯的電路所處模式提供一時鐘脈衝。
8.如權利要求7所述的除錯系統，其特徵在於，在一正常模式下，時鐘脈衝為一正常時鐘脈衝。
9.如權利要求7所述的除錯系統，其特徵在於，在一掃描模式下，時鐘脈衝為一掃描時鐘脈衝。
10.如權利要求7所述的除錯系統，其特徵在於，時鐘脈衝產生器可通過停止一正常模式下的至少一正常時鐘脈衝來凍結待除錯的電路。
11.如權利要求2所述的除錯系統，其特徵在於，掃描式除錯裝置包括一存儲器接口耦接於存儲器與掃描鏈之間。
12.如權利要求1所述的除錯系統，其特徵在於，測試接口為一JTAG接口。
13.如權利要求1所述的除錯系統，其特徵在於，測試接口為一RS232接口。
14.如權利要求1所述的除錯系統，其特徵在於，存儲器為一靜態隨機存取存儲器。
15.如權利要求1所述的除錯系統，其特徵在於，順序元件為一觸發器。
16.如權利要求1所述的除錯系統，其特徵在於，順序元件為一栓鎖器。
17.如權利要求1所述的除錯系統，其特徵在於，存儲器位於集成電路內。
18.如權利要求1所述的除錯系統，其特徵在於，存儲器位於集成電路外。
19.一種集成電路的掃描式除錯方法，其特徵在於，所述方法包括將在正常操作模式下的集成電路的操作予以凍結；將待除錯的電路內的多個節點的狀態透過掃描鏈移出，其中，待除錯的電路位於一集成電路內；將節點的狀態儲存於一存儲器中；以及以一電路內部仿真器將節點的狀態透過一測試接口傳送至一主動控制器，其中，內嵌的電路內部仿真器位於集成電路內。
20.如權利要求19所述的集成電路的掃描式除錯方法，其特徵在於，節點的狀態在被丟出待除錯的電路之前先被順序元件所擷取。
21.如權利要求20所述的集成電路的掃描式除錯方法，其特徵在於，順序元件為觸發器。
22.如權利要求20所述的集成電路的掃描式除錯方法，其特徵在於，順序元件為栓鎖器。
23.如權利要求19所述的集成電路的掃描式除錯方法，其特徵在於，還包括當符合一既定的條件時，使集成電路內的一掃描式除錯控制器進入一掃描模式。
24.如權利要求23所述的集成電路的掃描式除錯方法，其特徵在於，進入掃描模式為主動控制器的一信號所觸發，且主動控制器位於集成電路外。
25.如權利要求23所述的集成電路的掃描式除錯方法，其特徵在於，進入掃描模式為符合編程於掃描式除錯控制器內的既定條件所觸發。
26.如權利要求19所述的集成電路的掃描式除錯方法，其特徵在於，測試接口為一JTAG接口。
27.如權利要求19所述的集成電路的掃描式除錯方法，其特徵在於，測試接口為一RS232接口。
28.如權利要求19所述的集成電路的掃描式除錯方法，其特徵在於，存儲器為一靜態隨機存取存儲器。
29.如權利要求19所述的集成電路的掃描式除錯方法，其特徵在於，存儲器位於集成電路內。
30.如權利要求19所述的集成電路的掃描式除錯方法，其特徵在於，存儲器位於集成電路外。
全文摘要
除錯系統及集成電路的掃描式除錯方法，一種除錯系統包括一測試接口、一內嵌的電路內部仿真器(in－circuit emulator)、一待除錯的電路以及一存儲器。內嵌的電路內部仿真器用於透過測試接口進行軟體除錯，待除錯的電路包括一掃描鏈(scan chain)將每一延遲觸發器(delayed flip－flop)的狀態丟出，存儲器儲存掃描鏈丟出的狀態並將其透過測試接口傳輸到一計算機。本發明利用計算機上的軟體與使用者接口對丟出的狀態進行預處理(pre－processing)可使除錯的方便度提升。
文檔編號G01R31/28GK101034135SQ20071007879
公開日2007年9月12日 申請日期2007年2月27日 優先權日2006年3月6日
發明者韓宜傑, 璩又明 申請人:聯發科技股份有限公司