一種利用上掩膜實現高性能銅互連的方法

2023-09-22 22:53:45

專利名稱：一種利用上掩膜實現高性能銅互連的方法
技術領域：
本發明涉及半導體製造領域，尤其是一種利用上掩膜實現高性能銅互連的方法。在半導體集成電路工業中，高性能的集成電路晶片需要高性能的後段電學連接。 金屬銅由於它的低電阻率特性，在先進集成電路晶片中得到了越來越廣泛的應用。從鋁線到銅線，材料的改變帶來了電阻率的巨大降低。隨著集成電路技術的進步，晶片複雜程度的增加，這意味著晶片內的後段互連線的電阻成為性能的瓶頸之一。如何有效地降低電阻，成為後段互連的一個重要研究課題。從電阻公式，我們可以得到一些啟發
(上述公式中，R代表電阻，P代表材料的電阻率，L代表導線長度，W代表互連線寬度， H代表互連線的厚度。)隨著晶片尺寸的縮小，密度的提高和晶片複雜度的提高，互連線的寬度不斷減小，互連線的總長度L也無可避免的增大的。可以減少電阻的因素只剩下電阻率和厚度了。而從鋁互連切換到銅互連，就是降低互連線的電阻率從而實現總體電阻的降低的。而對於同種材料而言，其電阻率基本是一定的。因此，可以用於降低高端銅互連線的電阻的唯一因素就只有提高互連線的厚度H了。為了更準確的表徵厚度對電阻的影響，半導體技術中採用方塊電阻(sheet resistance，也叫薄層電阻，計算公式為Rs= P/H，R=Rs*L/ W)來表徵。這樣對於相同工藝的不同形狀的互連線，方塊電阻能精確的表徵出厚度對電阻的影響，而不受導線長度和寬度的影響。事實上，由於金屬填充工藝和刻蝕工藝的限制，嵌入式的銅互連結構要成功實現，其基本工藝條件要求高寬比不能過大，即對於某一寬度的銅互連線，其厚度不能太厚。 因為厚度太厚，意味著溝槽結構深度很大，將不利於刻蝕工藝控制蝕刻的形貌和尺寸，而金屬填充工藝也比較難完成完全填充，這樣反而會增大電阻，降低互連的可靠性，帶來非常不利的影響。因此不可能無限制的增大互連線的整體厚度來降低電阻。

發明內容
針對現有的後段電學連接結構存在的上述問題，本發明提供一種利用上掩膜實現高性能銅互連的方法。本發明解決技術問題所採用的技術手段為
一種利用上掩膜實現高性能銅互連的方法，包括一存在金屬互連層的半導體基底，其中，包括如下具體步驟
步驟a、於所述半導體基底的金屬互連層上形成一複合結構，所述複合結構由下到上依次是刻蝕停止層、介質層、上覆層、刻蝕調整層和掩膜層，所述刻蝕調整層為低介電常數材料薄膜；
背景技術：
4步驟b、對所述複合結構進行刻蝕，於所述掩膜層形成金屬互聯結構的圖案並使刻蝕停止於所述刻蝕調整層；
步驟C、於所述金屬互聯結構圖案中，將預定需要加深的區域的所述刻蝕調整層去除； 步驟d、於所述金屬互連結構圖案中預定形成通孔的位置進行光刻和部分刻蝕，使所述複合結構上形成預定深度的通孔圖案；
步驟e、對所述複合結構進行刻蝕，以形成所述金屬互聯結構圖案勾勒的溝槽與通孔； 步驟f、於所述溝槽和通孔內鑲嵌金屬，使所述金屬充滿所述溝槽和通孔； 步驟g、平整所述複合結構表面。上述利用上掩膜實現高性能銅互連的方法，其中，所述刻蝕停止層為摻氮碳化矽層。上述利用上掩膜實現高性能銅互連的方法，其中，所述介質層的相對介電常數為2 -4. 2。上述利用上掩膜實現高性能銅互連的方法，其中，所述上覆層為氧化矽層。上述利用上掩膜實現高性能銅互連的方法，其中，所述低介電常數材料薄膜為氟摻雜氧化矽玻璃薄膜，或者摻碳氧化矽薄膜，或者多孔低介電常數材料薄膜。上述利用上掩膜實現高性能銅互連的方法，其中，所述掩膜層為氮化鈦金屬層。上述利用上掩膜實現高性能銅互連的方法，其中，所述步驟b中刻蝕所述複合結構地方法為利用光刻將所述金屬互聯結構圖案轉移至所述掩膜層，刻蝕去除所述金屬互聯結構圖案內的掩膜層。上述利用上掩膜實現高性能銅互連的方法，其中，所述步驟c中去除所述刻蝕調整層的方法為利用一預定義光罩，刻蝕所述預訂需要加深的區域的所述刻蝕調整層，刻蝕方式為等離子體幹法刻蝕，所述刻蝕停止於所述上覆層。上述利用上掩膜實現高性能銅互連的方法，其中，所述步驟f中，鑲嵌的金屬為銅。上述利用上掩膜實現高性能銅互連的方法，其中，所述步驟g中平整所述複合結構表面的方法為化學機械研磨。上述利用上掩膜實現高性能銅互連的方法，其中，所述摻氮碳化矽層的形成方法為化學汽相沉積。上述利用上掩膜實現高性能銅互連的方法，其中，所述介質層的形成方法為化學汽相沉積。上述利用上掩膜實現高性能銅互連的方法，其中，所述氧化矽層的形成方法為化學汽相沉積。上述利用上掩膜實現高性能銅互連的方法，其中，所述低介電常數材料薄膜的形成方法為化學汽相沉積。上述利用上掩膜實現高性能銅互連的方法，其中，所述氮化鈦金屬層的形成方法為物理汽相沉積。上述利用上掩膜實現高性能銅互連的方法，其中，所述金屬銅與所述複合結構上的溝槽及通孔之間存在阻擋層。上述利用上掩膜實現高性能銅互連的方法，其中，所述金屬銅的鑲嵌方法為電鍍。
上述利用上掩膜實現高性能銅互連的方法，其中，所述阻擋層為鉭或氮化鉭。上述利用上掩膜實現高性能銅互連的方法，其中，所述鉭或淡化鉭阻擋層的形成方法為物理汽相沉積。本發明的有益效果是
通過本發明的工藝流程和方法，利用添加的低介電常數材料刻蝕深度調整層，對銅互連線溝槽的深度進行選擇性改變，從而使符合條件的特定區域的銅互連線方塊電阻降低， 從而實現選擇性降低晶片互連電阻的目的。經過本發明的運用，可以在不改變整體銅互連深度，不增大工藝難度，不縮小工藝窗口的前提下，最大程度的降低互聯電阻，從而降低晶片的信號延遲，降低損耗，提高晶片整體性能。


圖1是本發明一種利用上掩膜實現高性能銅互連的方法的流程圖2是本發明一種利用上掩膜實現高性能銅互連的方法的步驟a完成後的剖面狀態結構圖3是本發明一種利用上掩膜實現高性能銅互連的方法的步驟b完成後的剖面狀態結構圖4是本發明一種利用上掩膜實現高性能銅互連的方法的步驟c完成後的剖面狀態結構圖5是本發明一種利用上掩膜實現高性能銅互連的方法的步驟d完成後的剖面狀態結構圖6是本發明一種利用上掩膜實現高性能銅互連的方法的步驟e完成後的剖面狀態結構圖7是本發明一種利用上掩膜實現高性能銅互連的方法的步驟f完成後的剖面狀態結構圖8是本發明一種利用上掩膜實現高性能銅互連的方法的步驟g完成後的剖面狀態結構圖。
具體實施例方式下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。如圖1所示，本發明一種利用上掩膜實現高性能銅互連的方法，包括一存在金屬互連層110的半導體基底100，其中，包括如下具體步驟
如圖2所示，步驟a、於半導體基底100的金屬互連層110上形成一複合結構200，複合結構200由下到上依次是刻蝕停止層210、介質層220、上覆層230、刻蝕調整層240和掩膜層 250。其中所述刻蝕停止層210為摻氮碳化矽層，其形成方法可以是化學汽相沉積；介質層220可以是氟摻雜氧化矽玻璃，摻碳氧化矽，多孔低介電常數材料，實際應用中也可以是傳統的介質材料如氧化矽，硼磷氧化矽玻璃等相對介電常數為2 - 4. 2的介電材質，其形成方法可以是化學汽相沉積；上覆層230為氧化矽層，其形成方法可以是化學汽相沉積；刻蝕調整層240為低介電常數材料薄膜，一般採用k值<4的低介電常數材料薄膜，其厚度範圍為5、00納米，其厚度選擇根據所需調整深度的大小及調整層薄膜與銅互連介質薄膜的不同材料刻蝕選擇比共同決定，其形成方法可以是化學汽相沉積，其材質可以選擇氟摻雜氧化矽玻璃薄膜、摻碳氧化矽薄膜或者多孔低介電常數材料薄膜；掩膜層250為氮化鈦金屬層，其形成方法可以是物理氣相沉積。如圖3所示，步驟b、對複合結構200進行刻蝕，於掩膜層250形成金屬互聯結構的圖案300並使刻蝕停止於刻蝕調整層210 ；其中刻蝕複合結構200的方法為形成光阻400 並利用光刻將金屬互聯結構圖案300轉移至掩膜層250，刻蝕去除金屬互聯結構圖案300內的掩膜層250。如圖4所示，步驟C、於金屬互聯結構圖案300中，將預定需要加深的區域310的刻蝕調整層240去除；去除刻蝕調整層MO的方法為利用一預定義光罩410覆蓋不需要加深的區域，刻蝕預訂需要加深的區域310的刻蝕調整層M0，刻蝕方式為等離子體幹法刻蝕，刻蝕停止於上覆層230。如圖5所示，步驟d、於金屬互連結構圖案300中預定形成通孔340的位置進行光刻和部分刻蝕，使複合結構200上形成預定深度的通孔330的圖案；通孔340的圖案經過部分刻蝕的方法後使通孔340結構暫時停留在介質層220中間，這樣有利於減少最終通孔340 結構在去除光阻的過程中的損傷，在此步驟中通過調節部分刻蝕的深度來控制最終形態中溝槽與通孔的深度比例。如圖6所示，步驟e、對複合結構200進行刻蝕，以形成金屬互聯結構圖案300勾勒的溝槽330與通孔340 ；去除光阻後，基底100表面只保留了具有金屬互聯結構圖案300特徵的掩模層250。利用掩模層250的阻擋，對基底100上的複合結構200進行等離子體幹法刻蝕，形成溝槽330，同時使通孔340刻蝕到介質層220底部，並打開刻蝕阻擋層210以便於原基底100上的金屬互連層110的連通。由於刻蝕調整層240的作用使預定需要加深區域 310的溝槽330比其他區域的溝槽330更深。如圖7所示，步驟f、於溝槽330和通孔340內鑲嵌金屬350，使金屬350充滿溝槽340和通孔350 ；其中，鑲嵌的金屬350為銅，金屬350與複合結構200上的溝槽330及通孔340之間存在阻擋層(未在圖中標出)，阻擋層為鉭或氮化鉭，其形成方法為物理汽相沉積。於阻擋層上形成一銅的籽晶層，採用電鍍的方法於銅的籽晶層上繼續填充使銅充滿溝槽330和通孔340，其中此銅填充步驟須有一定量冗餘以彌補後續表面平整步驟中可能造成的金屬銅的損失。如圖8所示，步驟g、平整複合結構200表面，去除鑲嵌步驟產生的銅冗餘以及掩膜層、刻蝕調整層和上覆層，平整複合結構200表面的方法為化學機械研磨。從圖8中可以看出溝槽加深區域310的銅互連線有較大的厚度，即該區域的銅有較大的導電截面，因此具有較低的方塊電阻Rs。又由於該區域的銅深度小於通孔340中銅的深度，可以保證加深的銅互連線能夠順利實現良好的填充，工藝能力上不受限制。實際上，本發明也可以用於單層嵌入式(單大馬士革)工藝中。只要銅的填充工藝能保證銅能順利填充到結構中，並且所選溝槽加深區域下方的結構不受到不利影響。以上所述僅為本發明較佳的實施例，並非因此限制本發明的申請專利範圍，所以凡運用本發明說明書及圖示內容所作出的等效結構變化、利用公知的與本發明中提到具等同作用的物質進行代替，利用公知的與本發明中提到的手段方法具等同作用的手段方法進行替換，所得到的實施方式或者實施結果均包含在本發明的保護範圍內。
權利要求
1.一種利用上掩膜實現高性能銅互連的方法，包括一存在金屬互連層的半導體基底， 其特徵在於，包括如下具體步驟步驟a、於所述半導體基底的金屬互連層上形成一複合結構，所述複合結構由下到上依次是刻蝕停止層、介質層、上覆層、刻蝕調整層和掩膜層，所述刻蝕調整層為低介電常數材料薄膜；步驟b、對所述複合結構進行刻蝕，於所述掩膜層形成金屬互聯結構的圖案並使刻蝕停止於所述刻蝕調整層；步驟C、於所述金屬互聯結構圖案中，將預定需要加深的區域的所述刻蝕調整層去除； 步驟d、於所述金屬互連結構圖案中預定形成通孔的位置進行光刻和部分刻蝕，使所述複合結構上形成預定深度的通孔圖案；步驟e、對所述複合結構進行刻蝕，以形成所述金屬互聯結構圖案勾勒的溝槽與通孔； 步驟f、於所述溝槽和通孔內鑲嵌金屬，使所述金屬充滿所述溝槽和通孔； 步驟g、平整所述複合結構表面。
2.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述刻蝕停止層為摻氮碳化矽層。
3.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述介質層的相對介電常數為2 - 4.2。
4.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述上覆層為氧化矽層。
5.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述低介電常數材料薄膜為氟摻雜氧化矽玻璃薄膜，或者摻碳氧化矽薄膜，或者多孔低介電常數材料薄膜。
6.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述掩膜層為氮化鈦金屬層。
7.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述步驟b中刻蝕所述複合結構地方法為利用光刻將所述金屬互聯結構圖案轉移至所述掩膜層，刻蝕去除所述金屬互聯結構圖案內的掩膜層。
8.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述步驟c中去除所述刻蝕調整層的方法為利用一預定義光罩，刻蝕所述預訂需要加深的區域的所述刻蝕調整層，刻蝕方式為等離子體幹法刻蝕，所述刻蝕停止於所述上覆層。
9.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述步驟f 中，鑲嵌的金屬為銅。
10.如權利要求1所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述步驟g 中平整所述複合結構表面的方法為化學機械研磨。
11.如權利要求2所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述摻氮碳化矽層的形成方法為化學汽相沉積。
12.如權利要求3所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述介質層的形成方法為化學汽相沉積。
13.如權利要求4所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述氧化矽層的形成方法為化學汽相沉積。
14.如權利要求5所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述低介電常數材料薄膜的形成方法為化學汽相沉積。
15.如權利要求6所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述氮化鈦金屬層的形成方法為物理汽相沉積。
16.如權利要求9所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述金屬銅與所述複合結構上的溝槽及通孔之間存在阻擋層。
17.如權利要求9所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述金屬銅的鑲嵌方法為電鍍。
18.如權利要求16所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述阻擋層為鉭或氮化鉭。
19.如權利要求18所述利用上掩膜實現高性能銅互連的方法，其特徵在於，所述鉭或淡化鉭阻擋層的形成方法為物理汽相沉積。
全文摘要
本發明公開了一種利用上掩膜實現高性能銅互連的方法，包括一存在金屬互連層的半導體基底，其中，於半導體基底的金屬互連層上形成一複合結構，由下到上依次是刻蝕停止層、介質層、上覆層、刻蝕調整層和掩膜層，刻蝕調整層為低介電常數材料薄膜。本發明的有益效果是通過本發明的工藝流程和方法，利用添加的低介電常數材料刻蝕深度調整層，對銅互連線溝槽的深度進行選擇性改變，從而使符合條件的特定區域的銅互連線方塊電阻降低，從而實現選擇性降低晶片互連電阻的目的。經過本發明的運用，可以在不改變整體銅互連深度，不增大工藝難度，不縮小工藝窗口的前提下，最大程度的降低互聯電阻，從而降低晶片的信號延遲，降低損耗，提高晶片整體性能。
文檔編號H01L21/768GK102446843SQ201110359760
公開日2012年5月9日 申請日期2011年11月15日 優先權日2011年11月15日
發明者姬峰, 張亮, 李磊, 胡友存, 陳玉文 申請人:上海華力微電子有限公司