應用於高壓輸入墊的靜電放電保護元件的製作方法
2023-09-13 18:14:10
專利名稱：應用於高壓輸入墊的靜電放電保護元件的製作方法
技術領域：
本發明是有關於一種靜電放電保護元件(ESD)，且特別是有關於一種可應用於高壓輸入墊的靜電放電保護元件。
背景技術：
靜電放電為自非導電錶面的靜電移動的現象，其會造成集成電路中的半導體與其它電路組成的損害。例如在地毯上行走的人體，於相對溼度較高的情況下可檢測出約帶有幾百至幾千伏的靜態電壓，而在相對溼度較低的情況下可檢測出約帶有一萬伏以上的靜態電壓。在封裝集成電路的機器或測試集成電路的儀器，亦可能產生約幾百至幾千伏的靜態電壓。當上述的帶電體(人體、機器或儀器)接觸到晶片時，將會向晶片放電，此靜電放電的瞬間功率有可能造成晶片中的集成電路損壞或失效。
為防止集成電路因靜電放電現象而損壞，一般會在其中加入靜電放電保護元件。在非揮發性存儲器元件中，由於存儲單元大多以熱電子注入的方式進行程序化，因此存儲器元件內部所需的電壓相對較高。而一般在存儲器元件中，用來保護內部電路免於遭受靜電放電損害的元件為一種兩階段保護電路，其詳細說明如下。
圖1所示，其為公知一種可程序化的存儲器裝置以及其兩階段保護電路的示意圖。
請參照圖1，一可程序化的存儲器元件(以及其內部電路)101以及一高壓輸入墊102配置在一基底100上，且存儲器元件101與高壓輸入墊102彼此電性連接，而高壓輸入墊102用來提供存儲器元件101程序化時所需的電壓。在存儲器元件101以及高壓輸入墊102之間還配置有一兩階段保護電路108，用以保護存儲器元件101免於遭受靜電放電的損害。
其中，此兩階段保護電路108是由一第一元件104以及一第二元件106所構成，且第一元件104與第二元件106之間還配置有一電阻器110。當有一靜電放電的電壓進入時，兩階段保護電路108的第一元件104會將大部分的靜電放電電流轉移而導出，而第二元件106便可以提供存儲器元件101一安全範圍內一壓制電壓(ClampingVoltage)。
在公知方法中，通常一柵極接地的NMOS元件(Gate GroundNMOS，GGNMOS)是用來作為兩階段保護電路108中的第二元件106。其中，公知第二元件106的電路圖如圖2所示，圖2中第二元件(GGNMOS)106的柵極以及源極都是接地。
然而，此種第二元件的設計卻存在有一問題，就是其崩潰電壓值不夠高。由於一般存儲器元件以熱電子程序化時所需的電壓較高，而且當存儲器元件在程序化操作過程中，第二元件的靜電放電保護機制(崩潰作用)不能被激活，如此才能順利程序化存儲器元件。換言之，第二元件的崩潰電壓值必須高於存儲器元件程序化時所需的電壓。例如，一般非揮發存儲器元件程序化所需的電壓值約為10伏特，然而，此種GGNMOS元件的崩潰電壓值卻僅有9.5伏特。由於高達10伏特的電壓在到達第二元件時就會激活第二元件的靜電放電保護機制，因此存儲器元件便無法順利進行其程序化步驟。
發明內容
因此，本發明的目的就是在提供一種應用於高壓輸入墊的靜放電放保護元件，以改善公知兩階段保護電路中的第二元件的崩潰電壓過低的缺點。
本發明提出一種應用於高壓輸入墊的靜電放電保護元件，其作為一兩階段保護電路的一第二元件，且包括一基底、一第一NMOS電晶體以及一第二NMOS電晶體。其中，第一NMOS電晶體配置在基底上，且第一NMOS電晶體包括一第一柵極、一第一源極以及一第一漏極，在此，第一NMOS電晶體較佳的是一不具有淡摻雜漏極(LDD)的NMOS電晶體。在本發明中，在第一柵極上是施予一偏壓Vg1，其例如是3.3伏特。另外，第二NMOS電晶體配置在基底上，其中第二NMOS電晶體包括一第二柵極、一第二源極以及一第二漏極，在本發明中，第二柵極以及第二源極接地，而第二漏極與第一漏極電性連接。在本發明中，此種第二元件的設計，可以提高其崩潰電壓值至12.7伏特。
本發明並提出一種可程序化的存儲器裝置，其配置在一基底上，包括一可程序化的存儲器元件、一高壓輸入墊以及一兩階段保護電路。其中，存儲器元件配置在基底上，而高壓輸入墊亦配置在基底上，且高壓輸入墊與存儲器元件之間彼此電性連接。除此之外，兩階段保護電路配置在存儲器元件以及高壓輸入墊之間的基底上，此兩階段保護電路包括一第一元件以及一第二元件，且第一元件與第二元件之間還包括配置有一電阻器。而此第二元件包括一第一NMOS電晶體以及一第二NMOS電晶體。其中，第一NMOS電晶體配置在基底上，且第一NMOS電晶體包括一第一柵極、一第一源極以及一第一漏極，在此，第一NMOS電晶體較佳的是一不具有淡摻雜漏極(LDD)的NMOS電晶體。在本發明中，在第一柵極上施予一偏壓Vg1，且第一漏極與高壓輸入墊電性連接，其中高壓輸入墊所提供的一輸入電壓大於10伏特，且於第一柵極上所施予的偏壓Vg1例如是3.3伏特。另外，第二NMOS電晶體配置在基底上，其中第二NMOS電晶體包括一第二柵極、一第二源極以及一第二漏極，在本發明中，第二柵極以及第二源極接地，而第二漏極與第一漏極電性連接。在本發明中，兩階段保護電路中第二元件的崩潰電壓值可提高至12.7伏特。如此一來，倘若存儲器元件的程序化步驟需10伏特左右的高壓時，由於第二元件的崩潰電壓值足夠高，因此第二元件就不會激活其靜電放電保護機制，而使存儲器元件的程序化得以順利進行。
由於本發明的靜電放電保護元件的崩潰電壓值可以有效的提高，因此適於作為高壓輸入墊的兩階段保護電路的第二元件，以解決公知第二元件的崩潰電壓值過低的問題。
另外，本發明的可程序化存儲器裝置具有上述靜電放電保護元件，非但可以有效保護存儲器元件免於遭到靜電放電的傷害，而且，還可以符合存儲器元件需高壓輸入以進行程序化的需求。
圖1為公知一種可程序化的存儲器裝置以及其兩階段保護電路的示意圖；圖2是公知兩階段保護電路中第二元件的電路示意圖；圖3是依照本發明一較佳實施例的兩階段保護電路中第二元件的電路示意圖；圖4是依照本發明一較佳實施例的兩階段保護電路中第二元件的剖面示意圖；圖5是依照本發明一較佳實施例的兩階段保護電路中另一種第二元件的剖面示意圖；以及圖6是以公知GGNMOS作為第二元件與本發明第二元件的設計的電壓-電流關係比較圖。
100基底101存儲器元件102高壓墊104第一元件106第二元件108兩階段保護電路
110電阻器300、302MOS電晶體304輸入端402、408柵極404、410漏極406、412源極420導線具體實施方式
圖1所示，其為一種可程序化的存儲器裝置以及其兩階段保護電路的示意圖。
請參照圖1，本發明的可程序化的存儲器裝置配置在一基底100上，此裝置包括一可程序化的存儲器元件(及其內部電路)101、一高壓輸入墊102以及一兩階段保護電路108。
其中，基底100例如是一P型基底。而存儲器元件101配置在基底100上，高壓輸入墊102亦配置在基底100上，而且高壓輸入墊102與存儲器元件101彼此電性連接，高壓輸入墊102用來提供存儲器元件101程序化時所需的高電壓。除此之外，存儲器元件101以及高壓輸入墊102之間的基底100上還配置有兩階段保護電路108，用以保護存儲器元件101免於遭受靜電放電的損害。
較詳細的說明是，此兩階段保護電路108包括一第一元件104以及一第二元件106，且第一元件104與第二元件106之間還配置有一電阻器110。當有一靜電放電的電壓進入時，兩階段保護電路108的第一元件104會將大部分的靜電放電電流轉移而導出，而第二元件106便可以提供存儲器元件101一安全範圍內一壓制電壓(ClampingVoltage)。因此，在存儲器元件101之前配置此兩階段保護電路108可以有效保護存儲器元件101免於遭受靜電放電的損害。
在本發明中，此兩階段保護電路108的第二元件106的設計為本發明的特徵，其詳細說明如下。
圖3所示，其為依照本發明一較佳實施例的兩階段保護電路中第二元件的電路示意圖；圖4與圖5所示，其為依照本發明一較佳實施例的兩階段保護電路中第二元件的剖面示意圖。
請參照圖3、圖4與圖5，本發明的兩階段保護電路中第二元件包括配置在基底100上的一第一MOS電晶體300以及一第二MOS電晶體301。在本實施例中，第一MOS電晶體300以及第二MOS電晶體301例如分別是一NMOS電晶體。
其中，第一NMOS電晶體300包括一第一柵極402、一第一漏極404以及一第一源極406。在此，第一NMOS電晶體300較佳的是一不具有淡摻雜漏極(LDD)的NMOS電晶體。除此之外，在第一NMOS電晶體300的第一柵極402上施予一偏壓Vg1，且第一漏極404與一輸入端304電性連接，其中於第一柵極402上所施予的偏壓Vg1例如是3.3伏特，而輸入端304所耦接的一輸入電壓例如是大於10伏特。
另外，第二NMOS電晶體302包括一第二柵極408、一第二漏極410以及一第二源極412。其中，第二柵極408以及第二源極412接地，而第二漏極410與第一源極406電性連接。而第一NMOS電晶體300的第一源極406以及第二NMOS電晶體302的第二漏極410之間的電性連接方式可以是如圖4所示，直接將兩摻雜區406、410相連在一起，或者是如圖5所示，通過一導線42而使兩摻雜區406、410電性連接。
利用本發明的兩階段保護電路第二元件的設計，可以使第二元件的崩潰電壓值提高至12.7伏特，如圖6所示。圖6中，A曲線為公知以GGNMOS作為第二元件的電流-電壓的關係曲線，其崩潰電壓值約為9.5伏特左右。另外，B曲線為利用本發明第二元件的設計，並且於第二元件中第一NMOS電晶體的柵極施予偏壓Vg1為0伏特時，其電壓-電流的關係曲線，在此，其崩潰電壓值僅提高至10伏特左右。另外，C曲線為利用本發明第二元件的設計，並且於第二元件中第一NMOS電晶體的柵極施予偏壓Vg1為3.3伏特時，其電壓-電流的關係曲線，在此，其崩潰電壓值提高至12.7伏特左右。
由於當施加一正電壓於一NMOS元件的漏極端時，通常最大的電場會出現在元件的角落處，因此此處的崩潰電壓值相對較低。同樣的，在兩階段保護電路中的第二元件也會有相同的情況，特別是當柵極接地時，在元件的電壓崩潰行為中，可明顯的發現柵極輔助(gate-aided)的崩潰電壓較接面崩潰電壓來得低。但是，當於柵極上施予一小電壓值時，因柵極被施予偏壓之故，元件角落處的電場會降低。此時，電壓崩潰的行為將因而改變，且崩潰電壓值還會提高。因此，利用本發明的第二元件的設計，並且於第二元件的第一NMOS電晶體的柵極上施予一偏壓(例如3.3伏特)，可以使第二元件的崩潰電壓值提高(例如12.7伏特)。如此一來，因第二元件的崩潰電壓值高於存儲器元件程序化的電壓值，因此便可以順利將記體元件程序化。除此之外，由於第一元件以及第二元件的靜電放電機制的保護，真正輸入存儲器元件中的電壓值會低於存儲器元件中氧化層崩潰電壓值或接面的崩潰電壓值，因此本發明可以有效保護存儲器元件免於遭受靜電放電的損害。
特別值得一提的是，在本發明的第二元件中，倘若第一NMOS電晶體是一不具有LDD的NMOS電晶體，且在第一NMOS電晶體的柵極施予一偏壓Vg1(例如3.3伏特)時，可有效的抑制存儲器元件在一般操作過程中發生軟性遺漏(Soft Leakage)的問題。
綜合以上所述，本發明具有下列優點1.由於本發明的靜電放電保護元件的崩潰電壓值可以有效的提高，因此適於作為高壓輸入墊的兩階段保護電路的第二元件，以解決公知第二元件的崩潰電壓值過低的問題。
2.本發明的可程序化的存儲器裝置具有上述靜電放電保護元件，非但可以有效保護存儲器元件免於遭到靜電放電的傷害，而且，還可以符合存儲器元件需高壓輸入以進行程序化的需求。
權利要求
1.一種應用於高壓輸入墊的靜電放電保護元件，作為一兩階段保護電路中的一第二元件，其特徵是，該靜電放電保護元件包括一基底；一第一MOS電晶體，配置在該基底上，其中該第一MOS電晶體包括一第一柵極、一第一源極以及一第一漏極，且該第一柵極施予一偏壓Vg1；以及一第二MOS電晶體，配置在該基底上，其中該第二MOS電晶體包括一第二柵極、一第二源極以及一第二漏極，且該第二柵極與該第二源極接地，該第二漏極與該第一源極電性連接。
2.如權利要求1所述的應用於高壓輸入墊的靜電放電保護元件，其特徵是，該第一MOS電晶體以及該第二MOS電晶體分別為一NMOS電晶體。
3.如權利要求1所述的應用於高壓輸入墊的靜電放電保護元件，其特徵是，該第一MOS電晶體為一不具有淡摻雜漏極的NMOS電晶體。
4.如權利要求1所述的應用於高壓輸入墊的靜電放電保護元件，其特徵是，該第一漏極與一高壓輸入墊電性連接。
5.如權利要求4所述的應用於高壓輸入墊的靜電放電保護元件，其特徵是，該高壓輸入端的一輸入電壓大於10伏特。
6.如權利要求1所述的應用於高壓輸入墊的靜電放電保護元件，其特徵是，該Vg1為3.3伏特。
7.如權利要求1所述的應用於高壓輸入墊的靜電放電保護元件，其特徵是，該基底為一P型基底。
8.一種可程序化存儲器裝置，其配置在一基底上，其特徵是，該裝置包括一可程序化的存儲器元件，配置在該基底上；一高壓輸入墊，配置在該基底上，該高壓輸入墊與該存儲器元件電性連接；一兩階段保護電路，配置在該存儲器元件以及該高壓輸入墊之間的該基底上，其中該兩階段保護電路包括一第一元件以及一第二元件，該第二元件包括一第一MOS電晶體，配置在該基底上，其中該第一MOS電晶體包括一第一柵極、一第一源極以及一第一漏極，且該第一柵極施予一偏壓Vg1，該第一漏極則與該高壓輸入墊電性連接；以及一第二MOS電晶體，配置在該基底上，其中該第二MOS電晶體包括一第二柵極、一第二源極以及一第二漏極，且該第二柵極與該第二源極接地，該第二漏極與該第一源極電性連接。
9.如權利要求8所述的可程序化存儲器裝置，其特徵是，該第一MOS電晶體以及該第二MOS電晶體分別為一NMOS電晶體。
10.如權利要求8所述的可程序化存儲器裝置，其特徵是，該第一MOS電晶體為一不具有淡摻雜漏極的NMOS電晶體。
11.如權利要求8所述的可程序化存儲器裝置，其特徵是，該第一元件與該第二元件之間配置有一電阻器。
12.如權利要求8所述的可程序化存儲器裝置，其特徵是，該高壓墊所提供的一電壓大於10伏特。
13.如權利要求8所述的可程序化存儲器裝置，其特徵是，該Vg1為3.3伏特。
14.如權利要求8所述的可程序化存儲器裝置，其特徵是，該基底為一P型基底。
全文摘要
一種應用於高壓輸入墊的靜電放電保護元件，作為一兩階段保護電路的一第二元件，其包括一基底；一第一MOS電晶體，配置在基底上，其中第一MOS電晶體包括一第一柵極、一第一源極以及一第一漏極，且第一柵極上施予一偏壓Vg1；以及一第二MOS電晶體，配置在基底上，其中第二MOS電晶體包括一第二柵極、一第二源極以及一第二漏極，且第二柵極與第二源極接地，第二漏極與第一漏極電性連接。
文檔編號H01L23/58GK1503361SQ0215340
公開日2004年6月9日 申請日期2002年11月21日 優先權日2002年11月21日
發明者甦醒, 劉孟煌, 賴純祥, 盧道政, 蘇 醒 申請人:旺宏電子股份有限公司