半導體結構及其製造方法

2023-09-18 18:07:10 2

專利名稱：半導體結構及其製造方法
技術領域：
本發明涉及一種複合外延層結構，以及形成複合外延層結構的方法。特別是，本發明涉及一種包含非摻雜外延層與摻雜外延層的複合外延層結構，以及形成此等複合外延層結構的方法，以確保柵極通道電性的穩定性。
背景技術：
在半導體元件的製造過程中，既要持續減小臨界尺寸又要維持半導體元件的效能，一直是本領域技術人士需要不斷克服的挑戰。其中一項挑戰就是要維持柵極通道中的載流子，亦即電子與空穴，要有足夠高的載流子遷移率。已經知道，只要對於柵極通道施加適當的應力，就可以調整金屬氧化物半導體，例如N-MOS或是P-M0S，柵極通道中的載流子的遷移率。其中一種操作方法是，使用擇區外延法(selective area印itaxial)，在凹入式源極與漏極區域(recessed source/drain region)之中長成具應力的P型摻雜外延層或是N型摻雜外延層，例如SiGe B或是SiGe As。此等方法相當有效，一方面可以在增加對柵極通道的應力的影響下，形成通道應變(strained channel)，增加柵極通道中的載流子的遷移率。另一方面，還可以減低源極與漏極的電阻。對於需要更高對柵極通道應力的場合，還可以採用特定形狀的凹入式源極與漏極區域。雖然此等特定形狀的凹入式源極與漏極區域，還能更加提升對柵極通道的應力，但是也可能因為摻雜外延層中的摻質，例如硼，反向擴散進入柵極通道中而發生不利的短通道效應。有鑑於此，仍然亟需要一種新穎的方法來形成複合外延層結構，使得所得的複合外延層結構既能隔絕摻雜外延層中摻質的反向擴散，又能提供足夠的柵極通道應力。

發明內容
本發明於是提出一種新穎的方法來形成複合外延層結構。使用本發明新穎方法所得的複合外延層結構，既能隔絕摻雜外延層中摻質的反向擴散，又能提供足夠的柵極通道應力。所以，使用本發明新穎方法所得的複合外延層結構，其實是一種從根本上提供足夠柵極通道應力的全包式解決方案。本發明首先提出一種半導體結構。此等半導體結構包含基材、柵極結構、源極與漏極、非摻雜外延層與摻雜外延層。柵極結構位於基材上，源極與漏極則分別位於基材中並鄰近柵極結構。源極以及漏極的至少一者包含位於基材中的凹穴。非摻雜外延層位於凹穴的內表面上，並實質上由矽與一外延材料所組成。非摻雜外延層覆蓋凹穴內表面的底部與側壁，而底部的厚度不超過與側壁厚度的120%。摻雜外延層包含矽、外延材料與摻質，而一起填入凹穴中。由於非摻雜外延層的隔離，而使得摻雜外延層完全不會接觸基材。在本發明一實施例中，摻雜外延層的摻質濃度至少大於非摻雜外延層中者的100倍。本發明又提出一種半導體結構的製造方法。首先，提供一基材。其次，形成位於基材上的柵極結構。然後，形成多個凹穴，其位於基材中並鄰近柵極結構。再來，形成位於凹穴內表面上的一非摻雜外延層，其實質上由矽與一外延材料所組成且不具任何摻質。非摻雜外延層具有一底部與一側壁，而且底部的厚度不超過與側壁厚度的120%。繼續，形成一摻雜外延層而填入凹穴中。摻雜外延層包含矽、外延材料與一摻質。在本發明一實施例中， 底部厚度與側壁厚度的比值可以介於1. 20-0. 83之間。本發明再提出一種半導體結構的製造方法。首先，提供一基材。其次，形成多個凹穴，其位於基材中。然後，提供一前驅混合物，而可以在凹穴的內表面上形成一非摻雜外延層。前驅混合物包含一矽前驅物、一外延材料前驅物與商化氫。矽前驅物與外延材料前驅物流量的比值大於1.7。繼續，形成一摻雜外延層而實質上填滿凹穴。摻雜外延層包含矽、 外延材料與摻質。在本發明一實施例中，可以形成位於基材上的柵極結構，使得多個凹穴會鄰近柵極結構。一方面，由於本發明複合外延層結構中非摻雜外延層的隔離，而使得摻雜外延層完全不會接觸基材，因此能夠隔絕摻雜外延層中的摻質反向擴散進入基材中。另一方面，非摻雜外延層底部與側壁的厚度具有適當的比例，所以還能誘發出充分的柵極通道應力，維持柵極通道中的載流子具有足夠的載流子遷移率。


圖1-圖5為本發明半導體結構製造方法的一示意流程圖；圖6-圖10為本發明半導體結構製造方法的另一示意流程圖。主要元件符號說明100半導體結構101 基材102柵極通道110柵極結構111柵極導電層112柵極介電層113間隙壁120/130 凹穴121/131 內表面122/132非摻雜外延層123/133 底部124/134 側壁125/135摻雜外延層128 源極129源極接觸插塞138 漏極139漏極接觸插塞200半導體結構201 基材210柵極結構
220/230 凹穴221/231 內表面222/232非摻雜外延層223/233 底部224/234 側壁225/235摻雜外延層228 源極229源極接觸插塞238 漏極239漏極接觸插塞
具體實施例方式本發明提供一種半導體結構及其製造方法。本發明的半導體結構中具有一層緊貼凹穴、作為緩衝層之用的非摻雜外延層。此等非摻雜外延層，可以來隔絕摻雜外延層中摻質的反向擴散。此外，此等非摻雜外延層具有適當的厚度，因此不會影響摻雜外延層所產生的應力。本發明首先提供一種半導體結構的製造方法。圖1-圖5例示本發明半導體結構製造方法的一示意流程圖。請參考圖1，首先提供基材101。基材101通常為一半導體基材，例如具單晶結構的矽。其次，在基材101上形成柵極結構110。可以使用任何現有的方法在基材101上形成所需的柵極結構110，而使得柵極結構110包含柵極導電層111、柵極介電層112與間隙壁113。其次，請參考圖2，在基材101中形成多個凹穴120/130，使得凹穴120/130鄰近於柵極結構110。可以使用任何現有的方法來建立鄰近於柵極結構110的凹穴120/130。凹穴120/130的適當形狀與深度如何有利於引導出充分的柵極通道應力，為本技術一般人士所具有的通常知識，故在此不多贅述。如此一來，便會在凹穴120/130之間，柵極結構110下方的基材101中形成柵極通道102。接下來，希望在凹穴120/130中填入適當的外延材料， 以影響柵極通道中載流子的載流子遷移率。視情況需要，凹穴120/130中的至少一者可以向外側延伸。例如，延伸至柵極導電層111甚至與間隙壁113的下方，而與柵極導電層111甚至於與間隙壁113重疊。形成延伸凹穴120/130的方式例如是，在各向異性蝕刻形成凹穴後，再用各向同性蝕刻進行側向蝕刻。於是，請參考圖3，可利用擇區外延法(selective area epitaxial)等方法，先在凹穴120/130之內，形成位於凹穴內表面121/131上的一非摻雜外延層122/132。在本較佳實施例中，由於凹穴120/130至少具有一底部及一側壁，因此順應凹穴120/130的輪廓，非摻雜外延層122/132也分別具有一底部123/133與一側壁124/134。本發明半導體結構100的特徵之一在於，底部123/133的厚度不超過側壁124/134厚度120%。在本發明一較佳實施例中，底部厚度與側壁厚度的比值還可以介於 1.20-0. 83之間。非摻雜外延層122/132可以是一種開盒狀(open box)的非摻雜外延層。非摻雜外延層122/132實質上由矽與一外延材料所組成。較佳者，非摻雜外延層
6122/132不具有任何摻質。外延材料可以為原子體積大於或是小於矽的多價原子，例如鍺、 碳、鎵、錫與鉛其中的至少一者。使用任何現有的方法，例如，提供適當的矽前驅物與外延材料前驅物，經由外延法，即可以在凹穴120/130之內，形成位於凹穴內表面121/131上的一非摻雜外延層122/132。請注意，非摻雜外延層122/132並不會完全填滿凹穴120/130。接下來，請參考圖4，就可以在凹穴120/130之內再次形成一外延層。此外延層為一摻雜外延層125/135。摻雜外延層125/135與非摻雜外延層122/132不同之處在於，除了矽與前述的外延材料之外，摻雜外延層125/135另外還額外包含至少一種摻質。摻質可以為價電子數不同於矽的多價原子，並視N型、P型元件特性選擇之，例如硼。儘管非摻雜外延層122/132較佳不具有任何摻質，但是原始不具有任何摻質的非摻雜外延層122/132，還是有可能因為其他的原因，例如與摻雜外延層125/135直接接觸而被摻質所汙染。無論如何，非摻雜外延層122/132中的摻質濃度都應該要儘量小，使得摻雜外延層125/135中的摻質濃度，至少大於非摻雜外延層122/132中摻質濃度的100倍。可以使用任何現有的方法，例如，提供適當的矽前驅物、外延材料前驅物與摻質， 經由外延法，即可以使得摻雜外延層125/135填滿凹穴120/130。依據不同的製作工藝條件，摻雜外延層125/135中的摻質濃度可以有不同的實施態樣。例如，摻雜外延層125/135 中的摻質濃度可以固定。或是，摻雜外延層125/135的摻質分布可以具有濃度梯度。雖然摻雜外延層125/135位於凹穴120/130之內，並直接接觸非摻雜外延層122/132，但是由於非摻雜外延層122/132的徹底阻隔，摻雜外延層125/135完全不會直接接觸基材101。視情況需要，半導體結構100還可以包含一蝕刻停止層(圖未示)。另外，也可以繼續將非摻雜外延層122/132與摻雜外延層125/135轉化成一組源極1 與漏極138，並選擇性於源極128與漏極138表面形成一金屬矽化物層，接著在源極1 與漏極138的上方形成一組源極接觸插塞129以及漏極接觸插塞139，作為的源極128與漏極138電連接媒介，如圖5所繪示。源極接觸插塞129以及漏極接觸插塞139的形狀可以有多種實施方式。 例如，可以為矩形(square)或是條狀(slot)。在本發明一實施例中，源極接觸插塞129以及漏極接觸插塞139的形狀可以不同。例如，一者為單一矩形，而另一者為條狀。本發明又提供另一種半導體結構的製造方法。圖6-圖10例示本發明半導體結構製造方法的另一示意流程圖。此等半導體結構的製造方法。請參考圖6，首先提供基材201。 基材201通常為一半導體基材，例如單晶結構的矽。視情況需要，在基材201上可以有柵極結構而包含柵極導電層、柵極介電層與間隙壁。另一方面，基材201上也可以完全沒有柵極結構，本發明此時適用於需要外延層的製作工藝。其次，請參考圖7，在基材201中形成多個凹穴220/230。可以使用任何現有的方法，例如蝕刻法，來建立凹穴220/230。接下來，希望在凹穴220/230中填入適當的外延材料。於是，請參考圖8，先在凹穴220/230之內，形成位於凹穴內表面221/231上的一非摻雜外延層222/232。所形成的非摻雜外延層222/232分別具有一底部223/233與一側壁 224/234。換句話說，非摻雜外延層222/232可以是一種開盒狀(open box)的非摻雜外延層。可以使用如下的方法，而使得非摻雜外延層底部223/233與側壁224/234的厚度具有適當的比例。例如，可以提供一前驅混合物對0，經由外延法，而在凹穴220/230的內表面221/231上形成所需的非摻雜外延層222/232。所提供的前驅混合物240可以包含多種成分。例如，前驅混合物240可以包含矽前驅物、外延材料前驅物與滷化氫。矽前驅物可以包含二氯矽烷。外延材料前驅物可以包含原子體積大於或是小於矽的多價原子，例如鍺、 碳、鎵、錫與鉛的至少一者。滷化氫例如為氯化氫。本發明半導體結構製造方法的特徵之一在於矽前驅物與該外延材料前驅物流量的比值大於1. 7。由於前驅混合物240不具有任何摻質，所以非摻雜外延層222/232也不會具有任何摻質。請注意，所形成的非摻雜外延層222/232並不會完全填滿凹穴220/230。在本發明一較佳實施例中，所形成的非摻雜外延層222/232，其底部厚度與側壁厚度的比值還可以介於 1. 20-0. 83 之間。接下來，請參考圖9，就可以在凹穴220/230之內再次形成一外延層。外延層為一摻雜外延層225/235。摻雜外延層225/235與非摻雜外延層222/232不同之處在於，除了矽與前述的外延材料之外，摻雜外延層225/235另外還額外包含一摻質。摻質可以為價電子數不同於矽的多價原子，例如硼。儘管非摻雜外延層222/232較佳不具有任何摻質，但是原始不具有任何摻質的非摻雜外延層222/232，還是有可能因為其他的原因，例如與摻雜外延層225/235直接接觸而被摻質所汙染。無論如何，非摻雜外延層222/232中的摻質濃度都應該要儘量小，使得摻雜外延層225/235中的摻質濃度，至少大於非摻雜外延層222/232中摻質濃度的100倍。可以使用任何現有的方法，例如，提供適當的矽前驅物、外延材料前驅物與摻質， 經由外延法，即可以使得摻雜外延層225/235填滿凹穴220/230。依據不同的製作工藝條件，摻雜外延層225/235中的摻質濃度可以有不同的實施態樣。例如，摻雜外延層225/235 中的摻質濃度可以固定。或是，摻雜外延層225/235的摻質可以具有濃度梯度分布。雖然摻雜外延層225/235位於凹穴220/230之內，並直接接觸非摻雜外延層222/232，但是由於非摻雜外延層222/232的徹底阻隔，摻雜外延層225/235完全不會直接接觸基材201。視情況需要，半導體結構200還可以包含一蝕刻停止層(圖未示)。請參考圖 10，如果在基材201上有柵極結構210，可以繼續將非摻雜外延層222/232與摻雜外延層 225/235轉化成一組源極2 與漏極238，柵極通道202即在源極2 與漏極238之間。於源極228與漏極238的表面還可以選擇性形成有金屬矽化物層，並在源極228與漏極238 的上方形成一組源極接觸插塞229以及漏極接觸插塞239，作為的源極2 與漏極238電連接媒介。源極接觸插塞229以及漏極接觸插塞239的形狀可以有多種實施方式。例如，可以為矩形或是條狀。在本發明一實施例中，源極接觸插塞229以及漏極接觸插塞239的形狀可以不同。例如，一者為單一矩形，而另一者為條狀。經過前述的步驟之後，即可得到一種半導體結構。圖5例示本發明半導體結構一示意圖。圖10例示本發明半導體結構的另一示意圖。以下將例示性說明圖5的半導體結構。半導體結構100中，柵極結構110位在基材101上。源極128與漏極138分別位於基材101中，並鄰近於柵極結構110。視情況需要，半導體結構100還可以包含一蝕刻停止層 (圖未示)。源極128與漏極138可以具有一凹入式結構，或是凸出式結構。因此源極128與漏極138的至少一者，會包含位於基材101中的凹穴120/130。凹穴120/130中會分別包含兩種不同的外延層，稱為非摻雜外延層122/132與摻雜外延層125/135。非摻雜外延層122/132與摻雜外延層125/135的化學組成與形狀皆不相同。非摻雜外延層122/132形成於凹穴內表面121/131上，並覆蓋凹穴內表面 121/131。非摻雜外延層122/132分別具有一底部123/133與一側壁124/134。本發明半導體結構100的特徵之一在於，底部123/133的厚度不超過側壁1M/134厚度的120%。在本發明一較佳實施例中，底部厚度與側壁厚度的比值還可以介於1.20-0. 83之間。非摻雜外延層122/132可以是一種開盒狀(open box)的非摻雜外延層。非摻雜外延層122/132實質上由矽與一外延材料所組成。較佳者，非摻雜外延層122/132不具有任何摻質。外延材料可以為原子體積大於或是小於矽的多價原子，例如鍺、碳、鎵、錫與鉛其中的至少一者。請注意，非摻雜外延層122/132並不會完全填滿凹穴 120/130。摻雜外延層125/135填滿凹穴120/130。圖5繪示摻雜外延層125/135的表面高過基材101的表面。與非摻雜外延層122/132不同之處在於，摻雜外延層125/135除了矽與前述的外延材料之外，摻雜外延層125/135另外還額外包含一摻質。摻質可以為價電子數不同於矽的多價原子，例如硼。儘管非摻雜外延層122/132較佳不具有任何摻質，但是原始不具有任何摻質的非摻雜外延層122/132，還是有可能因為其他的原因，例如與摻雜外延層125/135直接接觸， 而被摻質所汙染。無論如何，非摻雜外延層122/132中的摻質濃度都應該要儘量小。例如， 摻雜外延層125/135中的摻質濃度，至少大於非摻雜外延層122/132中摻質濃度的100倍。摻雜外延層125/135中的摻質濃度可以有不同的實施態樣。例如，摻雜外延層 125/135中的摻質濃度可以固定。或是，摻雜外延層125/135的摻質可以具有濃度梯度分布。雖然摻雜外延層125/135位於凹穴120/130之內，並直接接觸非摻雜外延層122/132， 但是由於非摻雜外延層122/132的徹底阻隔，摻雜外延層125/135完全不會直接接觸基材 101，因此可以防止摻質的反向擴散。視情況需要，非摻雜外延層122/132與摻雜外延層125/135為柵極結構110的一組源極1 與漏極138。在凹穴120/130之間，柵極結構110下方的基材101中則有柵極通道102。於源極1 與漏極138的表面還可以選擇性形成有金屬矽化物層。另外，在源極1 與漏極138的上方則形成一組源極接觸插塞129以及漏極接觸插塞139，作為的源極 128與漏極138電連接媒介，如圖5所繪示。源極接觸插塞129以及漏極接觸插塞139的形狀可以有多種實施方式。例如，可以為矩形或是條狀。在本發明一實施例中，源極接觸插塞 1 以及漏極接觸插塞139的形狀可以不同。例如，一者為單一矩形，而另一者為條狀。如果基材上沒有柵極結構，即為圖9所繪示的實施例。以上所述僅為本發明的較佳實施例，凡依本發明權利要求所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種半導體結構，包含基材；柵極結構，位於該基材上；源極，位於該基材中並鄰近該柵極結構；以及漏極，位於該基材中並鄰近該柵極結構，其中該源極以及該漏極的至少一者包含凹穴，位於該基材中；非摻雜外延層，位於該凹穴的內表面上並實質上由矽與一外延材料所組成，該非摻雜外延層具有一底部與一側壁而覆蓋該凹穴的內表面，其中該底部的厚度不超過與該側壁厚度的120% ；以及摻雜外延層，其包含矽、該外延材料與一摻質，而填入該凹穴中，其中由於該非摻雜外延層，而使得該摻雜外延層完全不接觸該基材。
2.如權利要求1的半導體結構，其中該底部厚度與該側壁厚度的比值介於1.20-0. 83 之間。
3.如權利要求1的半導體結構，其中該摻雜外延層的摻質濃度至少大於該非摻雜外延層中者的100倍。
4.如權利要求1的半導體結構，其中該摻雜外延層的表面高過該基材的表面。
5.如權利要求1的半導體結構，其中該基材包含矽。
6.如權利要求1的半導體結構，還包含源極接觸插塞以及一漏極接觸插塞，分別位於該源極以及該漏極上，其中該源極接觸插塞以及該漏極接觸插塞的其中一者的形狀為連續延伸條狀，而另一者為單一矩形。
7.如權利要求1的半導體結構，其中該外延材料包含鍺、碳、鎵、錫與鉛的至少一者。
8.一種半導體結構的製造方法，包含提供一基材；形成一柵極結構，位於該基材上；形成多個凹穴，其位於該基材中並鄰近該柵極結構；形成一非摻雜外延層，其位於該些凹穴的內表面上並實質上由矽與一外延材料所組成且不具任何摻質，該非摻雜外延層具有一底部與一側壁，使得該底部的厚度不超過與該側壁厚度的120% ；以及形成一摻雜外延層而填入該凹穴中，該摻雜外延層包含矽、該外延材料與一摻質。
9.如權利要求8的半導體結構的製造方法，還包含形成一源極接觸插塞以及一漏極接觸插塞，分別位於該源極以及該漏極上，其中該源極接觸插塞以及該漏極接觸插塞的其中一者的形狀為連續延伸條狀，而另一者為單一矩形。
10.如權利要求8的半導體結構的製造方法，其中該底部厚度與該側壁厚度的比值介於 1.20-0. 83 之間。
11.如權利要求8的半導體結構的製造方法，其中該摻雜外延層的摻質濃度至少大於該非摻雜外延層中者的100倍。
12.如權利要求8的半導體結構的製造方法，其中該摻雜外延層具有一固定的摻質濃度。
13.如權利要求8的半導體結構的製造方法，其中該摻雜外延層的該摻質具有一濃度梯度。
14.如權利要求8的半導體結構的製造方法，其中該外延材料包含鍺、碳、鎵、錫與鉛的至少一者。
15.一種半導體結構的製造方法，包含 提供一基材；形成多個凹穴，其位於該基材中；提供一前驅混合物以於該些凹穴的內表面上形成一非摻雜外延層，該前驅混合物包含一矽前驅物、一外延材料前驅物與滷化氫，其中該矽前驅物與該外延材料前驅物流量的比值大於1.7;以及形成一摻雜外延層而實質上填滿該凹穴，該摻雜外延層包含矽、該外延材料與一摻質。
16.如權利要求15的半導體結構的製造方法，還包含形成一源極接觸插塞以及一漏極接觸插塞，分別位於該源極以及該漏極上，其中該源極接觸插塞以及該漏極接觸插塞其中之一者的形狀為連續延伸條狀，而另一者為單一矩形。
17.如權利要求15的半導體結構的製造方法，其中該非摻雜外延層具有底部與側壁， 其中該底部厚度與該側壁厚度的比值介於1. 20-0. 83之間。
18.如權利要求15的半導體結構的製造方法，其中該摻雜外延層的摻質濃度至少大於該非摻雜外延層中者的100倍。
19.如權利要求15的半導體結構的製造方法，其中該摻雜外延層具有一固定的摻質濃度。
20.如權利要求15的半導體結構的製造方法，其中該摻雜外延層的該摻質具有一濃度梯度。
21.如權利要求15的半導體結構的製造方法，其中該外延材料前驅物包含鍺、碳、鎵、 錫與鉛的至少一者。
22.如權利要求15的半導體結構的製造方法，其中該矽前驅物包含二氯矽烷。
全文摘要
本發明公開一種半導體結構及其製造方法。半導體結構，包含位於基材中的凹穴、非摻雜外延層與摻雜外延層。非摻雜外延層位於凹穴的內表面上，並實質上由矽與一外延材料所組成。非摻雜外延層覆蓋凹穴內表面的底部與側壁，而底部的厚度不超過與側壁厚度的120％。非摻雜外延層與摻雜外延層一起填滿凹穴。
文檔編號H01L29/06GK102456731SQ20101051475
公開日2012年5月16日 申請日期2010年10月18日 優先權日2010年10月18日
發明者廖晉毅, 李靜宜, 詹書儼 申請人:聯華電子股份有限公司