襯底噪聲分析方法、分析設備及半導體集成電路的製作方法
2023-09-19 07:26:15
專利名稱：襯底噪聲分析方法、分析設備及半導體集成電路的製作方法
技術領域：
本發明涉及一種用於半導體集成電路的分析技術，特別涉及一種在半導體集成電路中利用與通過襯底(substrate)阻抗的噪聲相關的模擬的襯底噪聲分析方法，以及執行該方法的襯底噪聲分析設備。本發明還涉及一種由襯底噪聲分析方法進行處理的半導體集成電路設備。
背景技術：
在形成半導體集成電路時，雜質分散在半導體襯底上以形成元件，而放置金屬層以形成互連，並且以這種方式將電路集成。電路元件通過半導體襯底彼此電氣連接，使得由電路元件工作產生的在襯底處的電勢波動傳播到其它電路元件，並作為襯底噪聲影響它們。
最近幾年中，集成了大量電路，並且襯底噪聲的量相應地增加。具體地說，在具有單個半導體集成電路中提供的各種功能的系統LSI中，在相同的半導體襯底上提供了數字和模擬電路，並因此襯底噪聲極大地降低了模擬電路的性能。在完成半導體集成電路之後，能夠影響音頻和視頻質量的噪聲被辨認出，這成為嚴重的問題。
同時，對該問題的典型對策是襯底噪聲分析方法，根據該方法，結合了利用估計在半導體電路中將產生的電流/電壓和半導體襯底中的阻抗的模擬器進行的模擬，用於估計襯底噪聲。這樣，可以預先減少噪聲。
圖17中示出了傳統噪聲分析如何工作的示例。
在此示例中，電晶體的源極—漏極區域和襯底之間以及N-阱和襯底之間的P/N結用電容來表示，並且在等價電路中，在它們之間以及在它們和電源之間的區域由電阻表示。
圖16是將施加根據本發明的分析過程的系統LSI的示例。
圖16是在P型矽襯底Psubstrate上形成雙阱型電晶體的情況的示例。
典型的系統LSI包括數字電路和模擬電路。
CMOS通常用於系統LSI，並且數字和模擬電路由P-溝道電晶體DPchTr和APchTr以及N-溝道電晶體DNchTr和ANchTr構成。P-溝道電晶體在N-阱DNwell和ANwell中形成。DpchTr和ApchTr的大寫字母D和A分別表示數字和模擬。
一些電晶體連接到電源DVDD和AVDD以及地線DVSS和AVSS。
在電晶體附近，形成襯底觸點(contact)DPsubcon、DNsubcon、APsubcon和ANsubcon，以穩定電晶體的運行。
P型襯底觸點DPsubcon和Apsubcon在P-襯底Psubstrate中形成，並分別連接到相應的地線DVSS和AVSS。
提供P型襯底觸點以穩定N-溝道電晶體。
N型襯底觸點DNsubcon和ANsubcon在N-襯底Nsubstrate中形成，並分別連接到電源DVDD和AVDD。
使用N型襯底觸點來穩定P-溝道電晶體。
數字電路適用於同步於外部施加的、周期性的時鐘信號而工作，傳播時鐘信號的倒相器和緩衝器以及作為時序電路用於引起同步工作的觸發器基本上同時工作，使得大電流傳到電源DVDD和地線DVSS。
在模擬電路中，電流通過襯底觸點DPsubcon和DNsubcon或者電晶體DNchTr和DPchTr的源極傳輸到電晶體ANchTr和APchTr的襯底，從而使工作不穩定。此外，在數字電路中，電源或地線中的波動通過襯底觸點DPsubcon和DNsubcon以及電晶體DNchTr和DPchTr的源極使襯底振動，這使得襯底Psubstrate振動。然後，振動被傳輸到模擬電路。在模擬電路中，此振動被傳輸到電晶體ANchTr和APchTr的襯底並使電晶體工作不穩定。
因此，由PLL產生的經常用於模擬結構的時鐘信號可能是不穩定的，或者可能降低模擬—數字(A/D)轉換電路的轉換精度。尤其在電源電流和電源波動大的高密度、大規模系統LSI中，這是嚴重的問題。
如圖17所示的傳統的襯底噪聲分析方法花費長處理時間來處理來自大量電路元件和襯底觸點的電流。同時，根據未實審的日本專利公開第2002-158284號，在網格劃分的基礎(basis)上減少了關於在地線側的襯底觸點的信息，還根據該方法，在功能塊的基礎上劃分網格。
然而，該方法採用在與襯底結構相關的網格的基礎上僅將地線電流和觸點電阻加和的方法，並且，不能很好地表示由電路元件和電源的波動的組合引起的襯底噪聲。而且，必須在襯底網格的基礎上加和關於襯底觸點的信息。因此，一旦改變襯底觸點的位置來減少襯底噪聲，就必須從頭到尾再次加和信息。
發明內容
本發明的目的是提供襯底噪聲分析方法，其允許高速分析由電源電流、地線電流、電源、地線以及電路元件的波動的組合引起的襯底噪聲。
根據本發明，將與電路元件中的波動和電源中的波動相關的電流/阻抗在獨立於襯底網格的區域/塊/同時發生的改變的基礎上加和。
在附圖中圖1至4為用於圖示根據本發明的第一至第四實施例的襯底噪聲分析方法的流程圖；圖5至8是用於圖示根據本發明的第五至第八實施例的識別裝置的操作的操作圖；圖9至11是用於圖示根據本發明的第九至第十一實施例的電流合併裝置的操作的操作圖；圖12和13是用於圖示根據本發明的第十一實施例的界面電容合併裝置的操作圖；圖14是用於圖示根據本發明的第十二實施例的電阻合併裝置的操作圖；圖15是用於圖示根據本發明的第十實施例的電流合併裝置的操作圖；圖16是用於圖示施加根據本發明的分析方法的系統LSI的圖；圖17是示出了傳統的襯底噪聲分析的LSI模型的圖；圖18是用於圖示根據本發明的第一實施例的信號轉變信息的圖；圖19是用於圖示根據本發明的第二實施例的邏輯級(stage)的數量的圖；圖20示出了根據本發明的第二實施例的電路元件邏輯級數庫；以及圖21示出了根據本發明的第三實施例的電路元件電源/地線電流庫。
具體實施例方式
本發明的第一至第三實施例與高速計算電源和地線電流的方法相關。
本發明的第四實施例與高速計算從電路元件經過襯底的電流的方法相關。
本發明的第五至第八實施例與基於同時發生的波動、塊、名稱和區域加和信息的方法相關。
本發明的第九至第十二實施例與加和上述加和範圍內的電路元件電流、電源—地線電流、結電容、界面電阻、以及電源—地線電阻的方法相關。
(第一實施例)將描述本發明的第一實施例。根據該實施例，基於數字模擬或功能模擬中邏輯值的波動估計在地線或電源處形成的電流，以增大分析襯底噪聲的速度。
圖1示出了第一實施例。
電流轉換裝置103從網絡列表(net list)存儲裝置102讀取線電容，該線電容由電路元件的輸出線的寄生電容信息和/或關於下一級電路元件的信息構成，該網絡列表存儲裝置102存儲將被分析的半導體集成電路的網絡列表。然後，電流轉換裝置103基於從信號轉變信息存儲裝置101讀取的在電路元件的輸出端處的邏輯狀態0和1之間的信號轉變，將線電容轉換成在電源側和地線側的電流波動，其中所述信號轉變信息存儲裝置101存儲在電路元件的輸出端處的信號轉變。
例如當提供如圖18所示的信號轉變的時候，在邏輯狀態從0變到1時，產生表示電流的通過以將電荷存儲到線電容的電流波形。該波形可具有基於線電容作為面積而獲得的電流消耗，並且可以是三角形、矩形、不規則五邊形(象日本象棋(Shogi)棋子)等的形式。圖18中示出了三角形。
在地線側，當邏輯狀態從1變到0時，產生電流波形，以表示電流的通過從而從線電容放電。
這些波形存儲在存儲電源和地線電流波形的電流信息存儲裝置104中，並且還存儲在電路元件電流信息存儲裝置110中，該電路元件電流信息存儲裝置110存儲從連接到電源和地線的電晶體的源極和漏極端進入襯底的電流波形。
襯底阻抗信息存儲裝置105存儲從布圖信息提取的襯底阻抗信息，電源阻抗信息存儲裝置106存儲電源阻抗信息，以及，電路元件阻抗信息存儲裝置107存儲電路元件中源極—漏極端和襯底之間的阻抗。襯底噪聲分析裝置108讀取這些種類的阻抗信息和電流信息，並對模擬電路元件計算襯底中產生的電壓波動，以及，襯底噪聲電壓存儲裝置109存儲計算結果。
在日本專利公開第2002-158284號的公開內容中，對於單個節點，簡化了基於從轉變的數量獲得的功率消耗而計算的地線電流。然而，除非在時間序列中準確地模擬在地線和電源處的電流波動，否則這種基於由一系列地線和電源波動表示的影響的襯底噪聲分析的準確性可能相當低。
根據該實施例，可以解決此缺點。
(第二實施例)將描述本發明的第二實施例。代替第一實施例，第二實施例針對基於具單元中的邏輯級的數量的庫信息，估計在地線和電源處的電流波形的方法。
邏輯級的數量定義為溝道連接結構(CCC)的數量。例如，如圖19所示的倒相器的三級可以分為1901、1902和1903作為通過溝道(被柵極分開)連接的結構。在這種情況中，邏輯級的數量是三。在如圖20所示的邏輯元件的基礎上，邏輯級的數量預先形成庫，並存儲在電路元件邏輯級數庫存儲裝置201中。當由電流倒相裝置103使用邏輯級數信息計算電流時，計算在內部邏輯元件中產生的電流波動。更具體地說，當邏輯元件的輸出線從0變到1時，與通過上捨入(邏輯級數-1)/2以成為整數而產生的數量同樣多的邏輯元件中的互連從1變到0，並且以與第一實施例相同的方式計算在地線側和在電源側的電流值。
當邏輯元件的輸出線從1變到0時，假設與通過上捨入(邏輯級數-1)/2以成為整數而產生的數量同樣多的邏輯元件中的互連從0變到1，並且以與第一實施例相同的方式計算在電源側和在地線側的電流值。
利用這種方法，對於具有大量的級的電路元件來說，可以準確地表示電流波動，並且可以準確地處理襯底噪聲。
(第三實施例)將描述本發明的第三實施例。代替第一實施例，第三實施例針對基於庫信息，估計在地線和電源處的電流波形的方法。
如圖21所示，在信號從0轉變到1或從0轉變到1期間，在電路元件的基礎上預先檢查傳到電源側和地線側的電流，並將結果存儲在圖3中的電路元件電源/地線電流庫301中。
同步於在邏輯元件的輸出端處的改變，電流轉換裝置將對於單獨的邏輯元件的電源和地線的電流值相加，並且將結果存儲在電流信息存儲裝置104中作為電源和地線的電流波形。
利用這種方法，可以準確地處理電流波動，並且可以準確地處理襯底噪聲。
(第四實施例)將描述本發明的第四實施例。第四實施例針對這樣的方法將充電/放電電流提供給電源/地線電流中的界面電容(電晶體的源極—漏極擴散區域和阱區域之間的結電容)作為從P-溝道和N-溝道電晶體的源極—漏極端施加的襯底電流。
根據該實施例，與第一實施例類似，當使用圖4中示出的電流轉換裝置401估計電流時，在電路元件電流信息存儲裝置402中計算除去了線電容的影響的電流波形。更具體地說，當估計電流波形時，不將進入線電容的電流加入。
利用這種方法，可以高度精確地估計電流波形。
(第五實施例)將描述本發明的第五實施例。根據該實施例，將關於基本上同時波動的電路元件的信息加和到一個電路元件。
利用此方法，通過在由電流轉換裝置進行的電流波形估計之前或之後確定將被加和的數據來加和信息。在波形估計之前，可以進行處理而沒有不必要的中間文件。在估計之後，這樣的中間文件是必要的，但是可以稍後改變加和的方式。換句話說，可以根據目的來轉換該方式。
如圖5所示，通過識別裝置的啟動(501)而開始執行確定將被加和的數據的方法。基於靜止定時分析(502)中的定時信息或由動態模擬器中的模擬產生的信號轉變信息，搜索對於預定的時間周期可能有信號轉變的電路元件，並且執行劃分可同時工作的電路元件組(503)。將生成的列表作為順序識別信息存儲，並且該過程隨著識別裝置的結束(504)而結束。
在電流波形估計之前或之後，執行使用該信息的加和操作，使得減少了將在襯底噪聲分析中處理的信息，並且可以提高處理速度。
(第六實施例)將描述本發明的第六實施例。該實施例針對在功能塊的基礎上加和數據的方法。
如圖6所示，通過識別裝置的啟動(601)來執行確定將被加和的數據的方法，電路元件包括在功能塊信息中，執行劃分包括在功能塊信息中的電路元件組(602)，並將生成的列表作為順序識別信息存儲，並且該過程隨著識別裝置的結束(603)而結束。
在電流波形估計之前或之後，可執行使用該信息的加和操作，使得可以減少在襯底噪聲分析中處理的信息，並且可以提高處理速度。
(第七實施例)將描述本發明的第七實施例。該實施例針對在關於部分名稱的信息的基礎上加和的方法。
如圖7所示，確定將被加和的數據的方法隨著識別裝置的啟動(701)而開始，搜索名稱具有相同開頭部分的電路元件，執行劃分包括相同名稱的電路元件組(702)。將生成的列表作為順序識別信息存儲，並且該過程隨著識別裝置的結束(703)而結束。
在電流波形估計之前或之後，可執行使用該信息的加和操作，使得可以減少在襯底噪聲分析中處理的信息，並且可以提高處理速度。
(第八實施例)將描述本發明的第八實施例。該實施例針對在集中提供電路元件和襯底觸點的區域的基礎上加和的方法。
如圖8所示，確定將被加和的數據的方法隨著識別裝置的啟動(801)而開始，當電路元件包括在規定的範圍內時，執行區域擴展(802)，並搜索集中提供電路元件和襯底觸點的區域。執行劃分在集中提供電路元件和襯底觸點的區域內的電路元件組(803)，將生成的列表作為順序識別信息存儲，並且該過程隨著識別裝置的結束(804)而結束。
在電流波形估計之前或之後，可執行使用該信息的加和操作，使得可以減少襯底噪聲分析中處理的信息，並且可以提高處理速度。
(第九實施例)將描述本發明的第九實施例。該實施例針對加和電路元件電流的方法。
如圖9所示，該過程隨著電流合併裝置的啟動(901)而開始，將基於識別信息被識別為相同的電路元件的電流相加(902)，並且該過程隨著電流合併裝置的結束(903)而結束。該累積結果被當作代表的電流信息。
在可替換的方式中，如圖10所示，該過程隨著電流合併裝置的啟動(1001)而開始，將被識別為相同的電路元件的柵極寬度W相加(1002)。然後，刪除被識別為相同的電路元件，並產生具有柵極寬度∑W的電路元件(1003)，並且，該過程隨著電流合併裝置的結束(1004)而結束。通過用以這種方式相加而產生的電路元件代替所述元件，可以達到相同的目的。
(第十實施例)將描述本發明的第十實施例。該實施例針對加和電源/地線電流的方法。
如圖11所示，該過程隨著電流合併裝置的啟動(1101)而開始，將基於識別信息被識別為相同的襯底觸點的電流量相加(1102)，並且，該過程隨著電流合併裝置的結束(1103)而結束。該累積結果被當作代表的電流信息。
在可替換的方式中，如圖15所示，該過程隨著電流合併裝置的啟動(1501)而開始，將基於識別信息被識別為相同的襯底觸點的面積A相加(1502)，刪除被識別為相同的襯底觸點，並產生具有襯底觸點面積∑A的電路元件(1503)，並且，該過程隨著電流合併裝置的結束(1504)而結束。通過用以這種方式相加而產生的襯底觸點代替所述襯底觸點，可以達到相同的目的。
(第十一實施例)將描述本發明的第十實施例。該實施例針對加和界面電容的方法。
如圖12所示，該過程隨著界面電容合併裝置的啟動(1201)而開始，將基於識別信息被識別為相同的電路元件的界面電容的量相加(1202)，並且該過程隨著界面電容合併裝置的結束(1103)而結束。該累計結果被當作代表的電容信息。在可替換的方式中，如圖13所示，該過程隨著界面電容合併裝置的啟動(1301)而開始，將基於識別信息被識別為相同的電路元件的源極—漏極面積相加(1302)，並刪除被識別為相同的電路元件。產生具有源極—漏極面積的總和作為面積的電路元件(1303)，並且該過程隨著界面電容合併裝置的結束(1304)而結束。這樣，通過用以這種方式相加而產生的源極—漏極面積來代替，可以達到相同的目的。
(第十二實施例)將描述本發明的第十二實施例。該實施例針對加和電源/地線電阻的方法。
如圖14所示，該過程隨著電阻合併裝置的啟動(1401)而開始，將基於識別信息被識別為相同的電阻器的電阻的量相加(1402)，加上電源/地線電阻，並且該過程隨著電阻合併裝置的結束(1403)而結束。該累積結果被當作代表的電流信息。
根據本發明，可以提供一種高速分析由電源/地線的波動和電路元件波動的組合引起的襯底噪聲的方法。
儘管以其具有某種程度的特殊性的優選形式描述了本發明，但是可以理解，可以在結構的細節以及在部件的組合與排列方面改變本優選形式的公開內容，而不脫離如所附權利要求所限定的本發明的精神和範圍。
相關申請交叉引用本申請基於日本專利申請第2003-163626號，通過引用而將其合併於此。
權利要求
1.一種襯底噪聲分析方法，包括將電源電流、地線電流、從電路元件輸入到襯底的電流、在電源、地線、電路元件和襯底之間的結電容、在電源、地線、電路元件和襯底之間的界面電阻、電源電阻、地線電阻、電源電壓波動、以及地線電壓波動的任意一個加和的步驟，所述加和步驟獨立於用於襯底的分析結構。
2.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括基於數字模擬或功能模擬和邏輯電路信息中邏輯值的改變，估計在地線和電源處的電流形式的第一步驟。
3.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括基於數字模擬或功能模擬和邏輯元件級數信息中的邏輯值的改變，估計在地線和電源處的電流形式的第二步驟。
4.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括對於電路元件的邏輯值的改變，準備電源電流波形和地線波形的庫的電流波形庫步驟；以及基於在所述庫中準備的電流波形信息，估計在地線和電源處的電流形式的第三步驟。
5.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括估計襯底電流的步驟，在所述估計步驟中，用於給界面電容充電/從界面電容放電的電源電流和地線電流分別被當作從P-溝道電晶體和N-溝道電晶體的源極-漏極端施加的襯底電流。
6.根據權利要求5的襯底噪聲分析方法，其中在所述襯底電流估計步驟中，假定在電路元件中，分別從N-阱和P-阱區域施加用於給所述界面電容充電/從所述界面電容放電的電源電流和地線電流。
7.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括對於基本上同時波動的電路元件的加和的步驟。
8.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括在功能塊的基礎上加和。
9.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括在關於部分名稱的信息的基礎上加和。
10.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括在集中提供電路元件和襯底觸點的區域的基礎上加和。
11.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括加和電路元件電流。
12.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括加和電源/地線電流。
13.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括加和界面電容。
14.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括加和界面電阻。
15.根據權利要求1的襯底噪聲分析方法，其中所述加和步驟包括加和電源/地線電阻。
16.一種半導體集成電路設備，利用根據權利要求1至15的任意一項的襯底噪聲分析方法分析其襯底噪聲。
17.一種用於半導體集成電路的襯底噪聲分析設備，其運行以執行根據權利要求1至15的任意一項的襯底噪聲分析方法。
全文摘要
在用於半導體集成電路的襯底噪聲分析中，結合包括大規模RC電路網絡的襯底的阻抗/電源電阻，計算在電路傳到其上的模擬電路中輸入到襯底的電流量以及襯底電勢波動花費很長的時間。在計算傳到電源/地線的電流時，通過分別對於柵級電平模擬中邏輯改變中的上升/下降，將具有與功率消耗相對應的面積的三角形相加而減少了計算量。通過在塊、實例或同時發生的操作的基礎上加和電流、界面電容、界面電阻、電源電阻、地線電阻、電源電壓波動和地線電壓波動，減少了計算量。由於減少了計算量，所以施加襯底噪聲分析花費較短的周期。此外，還減少了用於計算的元件，因此可以將襯底噪聲分析施加到大規模半導體集成電路上。
文檔編號H01L21/70GK1591431SQ20041001194
公開日2005年3月9日 申請日期2004年6月9日 優先權日2003年6月9日
發明者平野將三, 島崎健二, 辻川洋行 申請人:松下電器產業株式會社