靜電放電防護電路及靜電放電防護方法
2023-09-10 12:43:40 2
專利名稱：靜電放電防護電路及靜電放電防護方法
技術領域：
本發明涉及半導體組件，特別有關於一種與正常操作期間不會發生栓鎖(latch-up)的靜電放電(Electrostatic Discharge；ESD)防護電路。
背景技術：
半導體集成電路(IC)，例如具有高階全氧半(MOS)電晶體的IC，一般皆容易受到靜電放電(ESD)的影響而遭破壞或損毀。高階MOS電晶體傳統上具有諸如簡訊道長度，低臨界電壓及薄柵極氧化層等特性。此等以深次微米互補式全氧半(CMOS)製程所製造而具有輕摻雜漏極(LDD)結構與矽化物屏蔽區的MOS電晶體，更容易遭受ESD破壞。
ESD是指在短瞬間大量流至IC的帶有正或負電荷的電流。此大電流的來源有多種，例如人體及機器放電，分別稱為人體放電模型(HBM)及機器放電模型(MM)。IC在製造、傳輸或處理期間容易受到HBM及MM的破壞。
習知以CMOS製程所製造的ESD防護結構一般包括NMOS/PMOS電晶體、可控矽整流器(SCR)、二極體、電阻器、厚氧化層組件(FOD)及寄生式垂直/水平雙載子接面電晶體(BJT)。在此等習知的ESD防護結構中，SCR由於本身特性，例如低維持電壓，而能在較小的布局面積下，承受較高的ESD電流。然而，製作SCR的一般CMOS製程可能用到較SCR的維持電壓為高的電源電壓。舉例而言，習知SCR的維持電壓一般約為1伏特，而電源電壓則為2.7至5伏特。結果，由ESD所引起的SCR栓鎖或SCR瞬時栓鎖可能無法關閉。此外，SCR在正常操作期間因突波或電泳等噪聲而容易形成栓鎖或瞬時栓鎖。在正常操作期間一旦出現SCR栓鎖，則由此SCR所防護的IC將無法正常操作，甚至遭損毀。
已有許許多多的技術用來防止SCR於正常操作期間發生栓鎖。圖1所示即為一例。圖1為美國專利第6,031,405號(下稱405號專利)的圖4。405號專利系頒予Yu等人，其發明名稱為「正常操作期間不會發生栓鎖的ESD防護電路」。405號專利所揭為一種含有一SCR及一開/關控制器的ESD防護電路。此SCR連接於一IC墊片與一接地端之間以形成一ESD路徑。開/關控制器則連接至SCR的陰極。於正常操作期間，即使出現噪聲幹擾，開/關控制器將此條ESD路徑斷路以防止栓鎖。
然而，ESD電流不只流經SCR，還流經開關電晶體M1。有鑑於此，開/關控制器必須做得夠大以供ESD大電流通過。必須佔用較大晶片尺寸面積的電晶體M1就現今小尺寸的ESD防護組件需求而言，不但不經濟，而且不實用。
圖2所示則為另一先前技術。圖2為美國專利第6,172,404號(下稱404號專利)的圖4a。404號專利頒予Chen等人，其發明名稱為「可調整維持電壓的SCR ESD防護」。404號專利揭示一種SCR，其具有一n+區40於此SCR的N阱區中。電阻50形成於pnp寄生式雙載子電晶體的基極與n+區40之間。電阻50可使更多電流通過，因而使該pnp雙載子電晶體難以開啟。結果使該SCR的維持電壓增加。維持電壓的大小取決於n+區40在N阱區中的位置。
雖然404號專利能將SCR的維持電壓提升至高過電源電壓Vdd的位準，但此種維持電壓一旦決定則無法再加調整。具有此固定、高維持電壓的SCR無法承受大的ESD電流。此外，在其它條件不變下，高維持電壓的SCR所產生的熱較低維持電壓的SCR者為多。另外，高維持電壓的SCR通常將ESD箝制於較電源電壓Vdd更高的電壓位準，如此可能會破壞內部電路。
發明內容
因此，本發明系有關一種ESD防護電路，可克服上述先前技藝的限制或缺點所衍生的諸多問題。
為達成上述目的，本發明提供一種靜電放電防護的集成電路，包括一可控矽整流器(SCR)，以及一連接至SCR的控制電路，於第一狀況期間提供SCR的第一維持電壓以使SCR不致栓鎖，以及於第二狀況期間提供SCR的第二維持電壓以使SCR保持於栓鎖狀態，其中第一維持電壓不同於第二維持電壓。
在本發明中，SCR包含一寄生雙載子電晶體及一連接於該寄生雙載子電晶體的基極與射極間的寄生電阻，且控制電路系與寄生電阻並聯。
在本發明中，控制電路於第一狀況期間呈現小於該寄生電阻的阻值，而於第二狀況期間呈現大於該寄生電阻的阻值。
本發明亦提供一種靜電放電防護的集成電路，包括一MOS觸發的SCR，其包含一可控矽整流器(SCR)以及一連接至SCR以觸發該SCR的金氧半(MOS)電晶體，以及一控制電路，其連接至MOS觸發的SCR以於第一狀況期間提供一第一維持電壓至MOS觸發的SCR以使MOS觸發的SCR不致栓鎖，以及於第二狀況期間提供一第二維持電壓至MOS觸發的SCR以使MOS觸發的SCR保持於栓鎖狀態，其中第一維持電壓不同於第二維持電壓。
在本發明中，控制電路包含一電容器，其一端連接至一接觸墊片以耦合該接觸墊片的部分ESD電壓。
本發明亦提供一種靜電放電防護的集成電路，包括一可控矽整流器(SCR)，其具有一第一摻雜型的基體、一形成於基體中而為第二摻雜型的半導體阱區、一形成於半導體阱區中而為第一摻雜型的第一擴散區，以及一形成於半導體阱區的外而為第二摻雜型的第二擴散區，以及一控制電路，其系連接至SCR以於第一狀況期間提供一第一維持電壓至SCR以使SCR不致栓鎖，以及於第二狀況期間提供一第二維持電壓至SCR以使SCR保持栓鎖狀態，其中第一維持電壓不同於第二維持電壓。
本發明另亦提供一種靜電放電約防護方法，包括提供一個具有第一維持電壓的可控矽整流器(SCR)，以及於第一狀況期間控制SCR的維持電壓使其高於一電源電壓以使SCR不致栓鎖，以及於第二狀況期間控制SCR的維持電壓使其低於電源電壓以使SCR保持於栓鎖狀態。
在本發明中，另包括將SCR連接於一第一電源線路及一第二電源線路之間。
本發明提供一種靜電放電防護的集成電路，包括一個可控矽整流器(SCR)；一個第一導電型的第一電晶體，與SCR一體成型，具有一第一柵極；一個第二導電型的第二電晶體，與SCR一體成型，具有一第二柵極；以及一個控制電路，因應於一施加至第一與第二柵極的第一電壓，提供一第一維持電壓至SCR以使SCR不致栓鎖，且因應於一施加至第一與第二柵極的第二電壓，提供一第二維持電壓至SCR以使SCR保持於栓鎖狀態。
本發明亦提供一種靜電放電防護的集成電路，包括一個可控矽整流器(SCR)；一個與SCR一體成型的p型電晶體；一個與SCR一體成型的n型電晶體；一個連接至p型與n型電晶體的控制電路，其提供一第一電壓至SCR以使SCR不致栓鎖，並且提供一第二電壓至SCR以使SCR保持於栓鎖狀態。
本發明亦提供一種靜電放電(ESD)防護的集成電路，包括一個具有第一電壓位準的第一電源線路；一個具有第二電壓位準的第二電源線路；多個接觸墊片；多個可控矽整流器(SCR)，每一個SCR皆包括一個p型電晶體與一個n型電晶體，該p型與n型電晶體與SCR一體成型；以及一個控制電路，經由p型與n型電晶體提供一第一維持電壓至該等SCR以使該等SCR不致栓鎖，並且經由p型與n型電晶體提供一第二維持電壓至該等SCR以使該等SCR於ESD脈衝出現在第一電源線路或接觸墊片的一的ESD期間內保持於栓鎖狀態。
本發明亦提供一種靜電放電防護的方法，包括提供一個具有一維持電壓的可控矽整流器(SCR)；將一個第一導電型的第一電晶體與SCR一體成型，第一電晶體具有一第一柵極；將一個第二導電型的第二電晶體與SCR一體成型，第二電晶體具有一第二柵極；提供一第一信號至第一與第二柵極來提高SCR的維持電壓以使SCR不致栓鎖；以及提供一第二信號至第一與第二柵極來降低SCR的維持電壓以使SCR保持於栓鎖狀態。
本發明另亦提供一種對內部電路提供靜電放電(ESD)防護的方法，包括提供一個具有第一電壓位準的第一電源線路；提供一個具有第二電壓位準的第二電源線路；提供多個接觸墊片；提供多個可控矽整流器(SCR)，每一個SCR皆包括一個p型電晶體與一個n型電晶體，該p型與n型電晶體與SCR一體成型；經由p型與n型電晶體提供一第一維持電壓至該等SCR以使該等SCR不致栓鎖；以及經由p型與n型電晶體提供一第二維持電壓至該等SCR以使該等SCR於ESD脈衝出現在第一電源線路或接觸墊片的一的ESD期間內保持於栓鎖狀態。
圖1為習知ESD防護組件的電路圖；圖2為另一習知ESD防護組件的剖視圖；圖3為本發明實施例的SCR與控制電路的電路圖；圖4為圖3所示電路的I-V曲線圖；圖5為ESD防護電路的布局剖視圖；圖6為另一ESD防護電路的布局剖視圖；圖7為本發明另一實施例的SCR與控制電路的電路圖；圖8為本發明實施例的ESD防護電路的布局；圖9為另一ESD防護電路的布局；圖10為本發明實施例的ESD防護電路；圖11為本發明實施例的另一ESD防護電路；圖12為本發明實施例的輸入端ESD防護電路；圖13為本發明實施例的另一輸入端ESD防護電路；
圖14為本發明實施例的輸出端ESD防護電路；圖15為本發明實施例的另一輸出端ESD防護電路；圖16為本發明實施例的混壓電源輸出入ESD防護電路；圖17為本發明實施例的混壓電源ESD防護電路示意圖；圖18為本發明實施例的使用NMOS觸發SCR的混壓電源ESD防護電路；圖19為本發明一實施例的使用PMOS觸發SCR的混壓電源ESD防護電路；圖20A為本發明實施例的SCR的剖視圖；圖20B為本發明實施例的控制電路；圖21為本發明另一實施例的ESD防護電路；圖22為本發明又一實施例的ESD防護電路；圖23為本發明再一實施例的ESD防護電路。
具體實施例方式
本發明提供一種ESD防護電路，其具有一可控矽整流器(SCR)以及一連接至SCR的控制電路，以於第一狀況期間提供SCR的第一維持電壓使SCR不致栓鎖，且於第二狀況期間提供SCR的第二維持電壓使SCR呈栓鎖狀態。亦即，SCR的維持電壓為可調。具體的，SCR的維持電壓被提升至高於電源電壓的第一維持電壓，以使SCR於正常操作期間不致栓鎖，以及將SCR的維持電壓降至低於電源電壓的值，以使SCR於ESD期間保持栓鎖。
圖3為本發明一實施例的SCR 60與控制電路74的電路圖。請參閱圖3，SCR 60包含一寄生式pnp雙載子電晶體62、一寄生式npn雙載子電晶體64、一N阱區電阻66、一基體電阻68(Rsub)以及形成於寄生式電晶體62、64之間的寄生電阻70(RS1)及72(RS2)。SCR 60的維持電壓VH是指SCR 60的陽極76與陰極78間的壓降。控制電路74在此電路中具有一R的阻值。將控制電路74的電阻R與基體電阻Rsub並聯，VH可以下式表示
VHVcep+Vben×[1+RS2/(Rsub//R)]其中Vcep為pnp電晶體62的集極與射極間的電壓，Vben為npn電晶體64的基極與射極間的電壓。因此，當R遠小於Rsub時，VH值上升，若R遠大於Rsub則VH的值下降。
圖4為圖3所示SCR 60的I-V特性曲線。SCR 60具有維持電壓VH以及觸發電壓Vtrig。請參閱圖4，VH可在VH1與VH2之間做動態調整。若R遠小於Rsub，則SCR 60的I-V曲線為曲線A。若R遠大於Rsub，則SCR 60的I-V曲線為曲線B。亦即藉由改變與基體電阻Rsub並連的R的阻值，可將SCR 60的維持電壓VH提高到比電源電壓Vdd大的VH2，或將VH調降至比Vdd小的VH1。在一實施例中，VH1大約等於VH。而在另一實施例中，VH1約為1伏特。
圖5為本發明一實施例的ESD防護電路82的布局剖面圖。請參閱圖5，ESD防護電路82包含SCR 84及控制電路86。SCR 84具有一p型基體88、n阱區90、形成於n阱區90中的第一p型擴散區92、部分形成於n阱區90中的第二p型擴散區94以及部分形成於另一n阱區98中的第一n型擴散區96。第一p型擴散區92、n阱區90與p型基體88分別為寄生pnp雙載子電晶體的射極、基極與集極。n阱區90、p型基體88與第一p型擴散區96則分別是寄生npn電晶體的集極、基極與射極。SCR 84亦包含一位於信道上方的柵極100，此信道則形成於第一及第二p型擴散區92、94之間。厚氧化層102用來做電氣絕緣之用。第一p型區92、柵極100及第二n型區104連接至接觸墊片108，例如是輸出入(I/O)墊片。第一n型區96及第三p型區106連接至一參考電壓如Vss或接地。
控制電路86包含NMOS電晶體107、電阻110及電容112。NMOS電晶體107具有一連接至SCR 84的第二p型擴散區94的漏極。電阻110的一端連接至電容112與NMOS電晶體107的柵極，另一端則接至電源電壓Vdd。電容112的一端連接至電阻110與NMOS電晶體107的柵極，另一端則連接至Vss。ESD防護電路82中，控制電路86於NMOS電晶體107開啟時具有小於SCR 84的基體電阻的阻值，且於NMOS電晶體107關閉時具有大於SCR 84的基體電阻的阻值。
於正常操作期間，由電阻110及電容112所組成的RC電路提供一高位準信號至NMOS電晶體107的柵極而啟動NMOS電晶體107。結果，控制電路86呈現的阻值較SCR 84的基體電阻為小。SCR 84的維持電壓提高至高於Vdd的位準，使SCR 84不致栓鎖。
在ESD期間，RC電路提供一低位準信號至NMOS電晶體107的柵極而關閉NMOS電晶體107。結果，控制電路86呈現的阻值較SCR 84的基體電阻為大。SCR 84的維持電壓調降至小於Vdd的位準，例如約1伏特，使SCR 84保持於栓鎖狀態以排放ESD電流。為使RC電路將NMOS電晶體107的柵極於ESD發生時保持於低電壓位準，RC電路的RC時間延遲設定為大約300奈秒(ns)至500奈秒，較一般ESD脈衝的150ns至300ns為長。
圖6為本發明實施例的另一ESD防護電路114。請參閱圖6，ESD防護電路114具有SCR 84及控制電路116。控制電路包含PMOS電晶體118、反相器124、二極體126、電阻120及電容122。PMOS電晶體118具有一源極連接至SCR 84第二p型擴散區94。反相器124具有一輸出端連接至PMOS電晶體118的柵極。電阻110的一端連接至電容122及反相器124的一輸入端，另一端則連接至Vdd。電容122的一端連接至電阻120及反相器124的輸入端，另一端則連接至Vss。ESD防護電路114中，控制電路116於PMOS電晶體118開啟時呈現小於SCR 84的基體電阻的阻值，且於PMOS電晶體118關閉時呈現大於SCR 84的基體電阻的阻值。
於正常操作期間，由電阻120及電容122所組成的RC電路經由反相器124提供一低位準信號至PMOS電晶體118的柵極而啟動PMOS電晶體118。結果，控制電路116呈現的阻值較SCR 84的基體電阻為小。SCR 84的維持電壓提高至高於Vdd的位準，使SCR 84不致栓鎖。
在ESD期間，由於時間延遲，RC電路保持反相器124的輸入端於低電壓位準。同時，來自接觸墊片108的部分ESD電壓對反相器124偏壓使反相器124輸出一高電壓位準至PMOS電晶體118的柵極而關閉PMOS電晶體118。結果，控制電路116呈現的阻值較SCR 84的基體電阻為大。SCR 84的維持電壓調降至小於Vdd的位準，例如約1伏特，使SCR 84保持於栓鎖狀態以排放ESD電流。
圖7為本發明實施例的SCR 128與控制電路130的電路圖。請參閱圖7，SCR 128包含一寄生式pnp雙載子電晶體132、一寄生式npn雙載子電晶體134、一N阱區電阻136或RNW、一基體電阻138以及形成於寄生式電晶體132、134之間的寄生電阻140(RS3)及142(RS4)。SCR 128的維持電壓Vh是指SCR 128的陽極146與陰極148間的壓降。控制電路130在此電路中具有一R」的阻值。將控制電路130的電阻R」與基體電阻RNW並聯，SCR 128的維持電壓Vh可以下式表示VhVcen+Vbep×[1+RS3/(RNW//R」)]其中Vcen為npn電晶體134的集極與射極間的電壓，RS3為形成於寄生式電晶體132、134之間的寄生電阻，Vbep為pnp電晶體132的基極與射極間的電壓。因此，當R」小於RNW時，Vh值上升，若R」大於RNW則Vh的值下降。圖7的I-V特性曲線與圖4者相似，因此不另加描述。
圖8為本發明實施例的ESD防護電路150。請參閱圖8，ESD防護電路150包含SCR 128及控制電路130。SCR 128具有一p型基體152、n阱區154、形成於n阱區154中的第一p型擴散區156、部分形成於n阱區154中的第一n型擴散區158以及部分形成於另一n阱區162中的第二n型擴散區160。第一p型擴散區156、n阱區154與p型基體152分別為寄生pnp雙載子電晶體的射極、基極與集極。n阱區154、p型基體152與第二n型擴散區160則分別是寄生npn電晶體的集極、基極與射極。SCR 128亦包含一位於信道上方的柵極164，此信道則形成於第一及第二n型擴散區158、160之間。第一p型區156及第三n型區168連接至接觸墊片170。第二n型區160及第二p型區172則連接至Vss。
控制電路130包含PMOS電晶體174、反相器176、二極體178、電阻180及電容182。PMOS電晶體174具有一連接至SCR 128的第一n型擴散區158的漏極。反相器176具有一輸出端(未標號)連接至PMOS電晶體174的柵極。電阻180的一端連接至電容182與反相器176的輸入端，另一端則接至二極體178與Vdd。電容182的一端連接至電阻180與反相器176的輸入端，另一端則連接至Vss。ESD防護電路150中，控制電路130於PMOS電晶體174開啟時具有小於SCR 128的n阱區電阻的阻值，且於PMOS電晶體174關閉時具有大於SCR 128的n阱區電阻的阻值。
於正常操作期間，由電阻180及電容182所組成的RC電路經由反相器176提供一低位準信號至PMOS電晶體174的柵極而啟動PMOS電晶體174。結果，控制電路130呈現的阻值較SCR 128的n阱區電阻為小，SCR 128的維持電壓提高至高於Vdd的位準，使SCR 128不致栓鎖。
在ESD期間，由於時間延遲，RC電路保持反相器176的輸入端於低電壓位準。同時，來自接觸墊片170的部分ESD電壓對反相器176偏壓使反相器176輸出一高電壓位準至PMOS電晶體174的柵極而關閉PMOS電晶體174。結果，控制電路130呈現的阻值較SCR 128的n阱區電阻為大。SCR 128的維持電壓調降至小於Vdd的位準，例如約1伏特，使SCR 128保持於栓鎖狀態以排放ESD電流。
圖9為本發明實施例的ESD防護電路184。請參閱圖9，ESD防護電路184包含SCR 128及控制電路186。控制電路186包含NMOS電晶體188、電阻190及電容192。NMOS電晶體188具有一連接至SCR 128的第一n型擴散區158的源極。電阻190的一端連接至電容192與NMOS電晶體188的柵極，另一端則接至電源電壓Vdd。電容192的一端連接至電阻190與NMOS電晶體188的柵極，另一端則連接至Vss。ESD防護電路184中，控制電路186於NMOS電晶體188開啟時具有小於SCR 128的n阱區電阻的阻值，且於NMOS電晶體188關閉時具有大於SCR 128的n阱區電阻的阻值。
於正常操作期間，由電阻190及電容192所組成的RC電路提供一高位準信號至NMOS電晶體188的柵極而啟動NMOS電晶體188。結果，控制電路186呈現的阻值較SCR 128的n阱區電阻為小。SCR 128的維持電壓提高至高於Vdd的位準，使SCR 128不致栓鎖。
在ESD期間，由於時間延遲，RC電路保持NMOS電晶體188的柵極於低電壓位準而關閉NMOS電晶體188。結果，控制電路186呈現的阻值較SCR 84的n阱區電阻為大。SCR 128的維持電壓調低至小於Vdd的位準，例如約1伏特，使SCR 128保持於栓鎖狀態以排放ESD電流。
圖10為用於Vdd至VssESD防護的ESD防護電路194。請參閱圖10，ESD防護電路194包含PMOS觸發SCR 196及控制電路198。ESD防護電路194的結構與圖5的電路82相似，但另含一PMOS電晶體200。PMOS觸發SCR 196包含一SCR與PMOS電晶體200。此SCR具有p型基體406(Psub)、n阱區404(NW)、p型擴散區402(p+)、n型擴散區408(n+)以及寄生電阻410(RNW)、412(Rsub)。PMOS電晶體200具有一源極連接至p+區402、一漏極連接至p型基體406以及一基體連接至SCR的n阱區404。控制電路198包含NMOS電晶體202、電阻204及電容206。電阻204的一端連接至電容206、PMOS電晶體200的柵極與NMOS電晶體202的柵極，另一端則接至Vdd。電容206的一端連接至電阻204、PMOS電晶體200的柵極與NMOS電晶體202的柵極，另一端則連接至Vss。ESD防護電路194中，控制電路198於NMOS電晶體202開啟時具有小於PMOS觸發SCR 196的基體電阻的阻值，且於NMOS電晶體202關閉時具有大於PMOS觸發SCR 196的基體電阻的阻值。
於正常操作期間，由電阻204及電容206所組成的RC電路提供一高位準信號至PMOS電晶體200與NMOS電晶體202的柵極以關閉PMOS電晶體200並開啟NMOS電晶體202。結果，控制電路198呈現的阻值較PMOS觸發SCR196的基體電阻為小。PMOS觸發SCR 196的維持電壓提高至高於Vdd的位準，使PMOS觸發SCR 196不致栓鎖。
在ESD期間，例如有正極性ESD出現在Vdd線路，由於時間延遲，RC電路提供一低位準信號至PMOS電晶體200與NMOS電晶體202的柵極以開啟PMOS電晶體200並關閉NMOS電晶體202。結果，控制電路198呈現的阻值較PMOS觸發SCR 196的基體電阻為大。PMOS觸發SCR 196的維持電壓調低至小於Vdd的位準，例如約1伏特，使PMOS觸發SCR 196保持於栓鎖狀態以排放ESD電流。
圖11為用於Vdd至VssESD防護的另一ESD防護電路208。請參閱圖11，ESD防護電路208包含NMOS觸發SCR 210及控制電路212。ESD防護電路208的結構與圖8的電路150相似，但另含一NMOS電晶體214。NMOS觸發SCR 210包含一SCR與NMOS電晶體214。此SCR具有p型擴散區414(p+)、n阱區416(NW)、p型基體418(Psub)、n型擴散區420(n+)以及寄生電阻422(RNW)、424(Rsub)。NMOS電晶體214具有一漏極連接至n+區420、一源極連接至n阱區416以及一基體連接至SCR的p型基體418。控制電路212包含PMOS電晶體216、反相器218、電阻220及電容222。反相器218具有一輸出端連接至NMOS電晶體214的柵極與PMOS電晶體216的柵極。電阻220的一端連接至電容222與反相器218的輸入端，另一端則接至Vdd。電容222的一端連接至電阻220與反相器218的輸入端，另一端則連接至Vss。ESD防護電路208中，控制電路212於PMOS電晶體216開啟時具有小於NMOS觸發SCR 210的n阱區電阻的阻值，且於PMOS電晶體216關閉時具有大於NMOS觸發SCR 210的n阱區電阻的阻值。
於正常操作期間，由電阻220及電容222所組成的RC電路經由反相器218提供一低位準信號至NMOS電晶體214與PMOS電晶體216的柵極以關閉NMOS電晶體214並開啟PMOS電晶體216。結果，控制電路212呈現的阻值較NMOS觸發SCR 210的n阱區電阻為小。NMOS觸發SCR 210的維持電壓提高至高於Vdd的位準，使NMOS觸發SCR 210不致栓鎖。
在ESD期間，例如有正極性ESD出現在Vdd線路，由於時間延遲，RC電路經由反相器218提供一高位準信號至NMOS電晶體214與PMOS電晶體216的柵極以開啟NMOS電晶體214並關閉PMOS電晶體216。結果，控制電路212呈現的阻值較NMOS觸發SCR 210的n阱區電阻為大。NMOS觸發SCR 210的維持電壓調降至小於Vdd的位準，例如約1伏特，使NMOS觸發SCR 210保持於栓鎖狀態以排放ESD電流。
圖12為本發明實施例的輸入級ESD防護電路224。請參閱圖12，ESD防護電路224包含PMOS觸發SCR 226、第一控制電路228、NMOS觸發SCR 230及第二控制電路232。PMOS觸發SCR 226包含一SCR與PMOS電晶體234。第一控制電路228包含電阻236、電容238及NMOS電晶體240。NMOS觸發SCR 230包含另一SCR與NMOS電晶體242。第二控制電路232包含電阻244、電容246及PMOS電晶體248。
於正常操作期間，就PMOS觸發SCR 226而言，PMOS電晶體234關閉而NMOS電晶體240則開啟。由於第一控制電路228的NMOS電晶體240開啟，PMOS觸發SCR 226的維持電壓提高至高於Vdd的位準，使PMOS觸發SCR 226不致栓鎖。
另就NMOS觸發SCR 230而言，NMOS電晶體242關閉而PMOS電晶體248則開啟。由於第二控制電路232的PMOS電晶體248開啟，NMOS觸發SCR 230的維持電壓提高至高於Vdd的位準，使NMOS觸發SCR 230不致栓鎖。
在正極性對Vss(PS)模式ESD期間，電容246耦合接觸墊片250的部分ESD電壓至NMOS電晶體242與PMOS電晶體248的柵極。因此，NMOS電晶體242與PMOS電晶體248的柵極受正偏壓使NMOS電晶體242開啟而PMOS電晶體248關閉。由於第二控制電路232的PMOS電晶體248關閉，NMOS觸發SCR 230的維持電壓調低至小於Vdd的位準，例如約1伏特，使NMOS觸發SCR 230保持於栓鎖狀態。此外，由於NMOS電晶體242開啟，NMOS觸發SCR 230能迅速開啟以排放ESD電流。ESD防護電路224將出現在接觸墊片250的正極性ESD電壓箝位於約1伏特。
在負極性對Vdd(ND)模式ESD期間，電容238耦合接觸墊片250的部分ESD電壓至NMOS電晶體240與PMOS電晶體234的柵極。因此，NMOS電晶體240與PMOS電晶體234的柵極受負偏壓使NMOS電晶體240關閉而PMOS電晶體234開啟。由於第一控制電路228的NMOS電晶體240關閉，PMOS觸發SCR 226的維持電壓調低至小於Vdd的位準，例如約-1伏特，使PMOS觸發SCR 226保持於栓鎖狀態。此外，由於PMOS電晶體234開啟，PMOS觸發SCR 226能迅速開啟以排放ESD電流。ESD防護電路224將出現在接觸墊片250的負極性ESD電壓箝位於約-1伏特。
圖13為本發明另一實施例的輸入級ESD防護電路252。請參閱圖13，ESD防護電路252包含PMOS觸發SCR 254、第一控制電路256、NMOS觸發SCR 258及第二控制電路260。PMOS觸發SCR 254包含一SCR與PMOS電晶體262。第一控制電路256包含電阻264、反相器266及NMOS電晶體268。NMOS觸發SCR 258包含另一SCR與NMOS電晶體270。第二控制電路260包含電阻272、反相器274及PMOS電晶體276。
於正常操作期間，就PMOS觸發SCR 254而言，反相器266提供一高電壓位準至PMOS電晶體262與NMOS電晶體268的柵極使PMOS電晶體262關閉而NMOS電晶體268開啟。由於第一控制電路256的NMOS電晶體268開啟，PMOS觸發SCR 254的維持電壓提高至高於Vdd的位準，使PMOS觸發SCR254不致栓鎖。
另就NMOS觸發SCR 258而言，反相器274提供一低電壓位準至NMOS電晶體270與PMOS電晶體276的柵極使NMOS電晶體270關閉而PMOS電晶體276開啟。由於第二控制電路260的PMOS電晶體276開啟，NMOS觸發SCR 258的維持電壓提高至高於Vdd的位準，使NMOS觸發SCR 258不致栓鎖。
在PS模式ESD期間，反相器274受接觸墊片278的部分ESD電壓偏壓而提供一高電壓位準至NMOS電晶體270與PMOS電晶體276的柵極。因此，NMOS電晶體270與PMOS電晶體276的柵極受正偏壓使NMOS電晶體270開啟而PMOS電晶體276關閉。由於第二控制電路260的PMOS電晶體276關閉，NMOS觸發SCR 258的維持電壓調低至小於Vdd的位準，例如約1伏特，使NMOS觸發SCR 258保持於栓鎖狀態。此外，由於NMOS電晶體270開啟，NMOS觸發SCR 258能迅速開啟以排放ESD電流。ESD防護電路252將出現在接觸墊片278的正極性ESD電壓箝位於約1伏特。
在ND模式ESD期間，反相器266受接觸墊片278的部分ESD電壓偏壓而提供一低電壓位準至NMOS電晶體268與PMOS電晶體262的柵極。因此，NMOS電晶體268與PMOS電晶體262的柵極受負偏壓使NMOS電晶體268關閉而PMOS電晶體262開啟。由於第一控制電路256的NMOS電晶體268關閉，PMOS觸發SCR 254的維持電壓調低至小於Vdd的位準，例如約-1伏特，使PMOS觸發SCR 254保持於栓鎖狀態。此外，由於PMOS電晶體262開啟，PMOS觸發SCR 254能迅速開啟以排放ESD電流。ESD防護電路252將出現在接觸墊片278的負極性ESD電壓箝位於約-1伏特。
圖14為本發明實施例的輸出級ESD防護電路280。請參閱圖14，ESD防護電路280包含PMOS觸發SCR 282、第一控制電路284、NMOS觸發SCR 286及第二控制電路288。PMOS觸發SCR 282包含一SCR與PMOS電晶體290。第一控制電路284包含電阻292、電容294及NMOS電晶體296。NMOS觸發SCR 286包含另一SCR與NMOS電晶體298。第二控制電路288包含電阻300、電容302及PMOS電晶體304。第一緩衝器306與第二緩衝器308用來緩衝由內部電路(圖中未示)送出至接觸墊片310的信號。
於正常操作期間，就PMOS觸發SCR 282而言，PMOS電晶體290與NMOS電晶體296的柵極經由電阻292連接至Vdd，使PMOS電晶體290關閉而NMOS電晶體296開啟。由於第一控制電路284的NMOS電晶體296開啟，PMOS觸發SCR 282的維持電壓提高至高於Vdd的位準，使PMOS觸發SCR 282不致栓鎖。
另就NMOS觸發SCR 286而言，NMOS電晶體298與PMOS電晶體304的柵極經由電阻300連接至Vss，使NMOS電晶體298關閉而PMOS電晶體304開啟。由於第二控制電路288的PMOS電晶體304開啟，NMOS觸發SCR 286的維持電壓提高至高於Vdd的位準，使NMOS觸發SCR 286不致栓鎖。
在PS模式ESD期間，電容302耦合接觸墊片310的部分ESD電壓至NMOS電晶體298與PMOS電晶體304的柵極。因此，NMOS電晶體298與PMOS電晶體304的柵極受正偏壓使NMOS電晶體298開啟而PMOS電晶體304關閉。由於第二控制電路288的PMOS電晶體304關閉，NMOS觸發SCR 286的維持電壓調低至小於Vdd的位準，例如約1伏特，使NMOS觸發SCR 286保持於栓鎖狀態。此外，由於NMOS電晶體298開啟，NMOS觸發SCR 286能迅速開啟以排放ESD電流。ESD防護電路280將出現在接觸墊片310的正極性ESD電壓箝位於約1伏特。
在ND模式ESD期間，電容294耦合接觸墊片310的部分ESD電壓至NMOS電晶體296與PMOS電晶體290的柵極。因此，NMOS電晶體296與PMOS電晶體290的柵極受負偏壓使NMOS電晶體296關閉而PMOS電晶體290開啟。由於第一控制電路284的NMOS電晶體296關閉，PMOS觸發SCR 282的維持電壓調低至小於Vdd的位準，例如約-1伏特，使PMOS觸發SCR 282保持於栓鎖狀態。此外，由於PMOS電晶體290開啟，PMOS觸發SCR 282能迅速開啟以排放ESD電流。ESD防護電路280將出現在接觸墊片310的負極性ESD電壓箝位於約-1伏特。
圖15為本發明另一實施例的輸出級ESD防護電路312。請參閱圖15，ESD防護電路312包含PMOS觸發SCR 314、第一控制電路、NMOS觸發SCR 316及第二控制電路。PMOS觸發SCR 314包含一SCR與PMOS電晶體318。第一控制電路包含電阻320、電容322及NMOS電晶體324。NMOS觸發SCR 316包含另一SCR與NMOS電晶體326。第二控制電路包含電阻320、反相器328及PMOS電晶體330。第一緩衝器332與第二緩衝器334用來緩衝由內部電路(圖中未示)送出至接觸墊片336的信號。
於正常操作期間，就PMOS觸發SCR 314而言，由電阻320及電容322所組成的RC電路提供一高位準信號至PMOS電晶體318與NMOS電晶體324的柵極以關閉PMOS電晶體318並開啟NMOS電晶體324。由於第一控制電路的NMOS電晶體324開啟，PMOS觸發SCR 314的維持電壓提高至高於Vdd的位準，使PMOS觸發SCR 314不致栓鎖。
另就NMOS觸發SCR 316而言，此RC電路經由反相器328提供一低電壓位準至NMOS電晶體326與PMOS電晶體330的柵極使NMOS電晶體326關閉而PMOS電晶體330開啟。由於第二控制電路的PMOS電晶體330開啟，NMOS觸發SCR 316的維持電壓提高至高於Vdd的位準，使NMOS觸發SCR 316於正常操作期間不致栓鎖。
在PS模式ESD期間，部分ESD電流經由一寄生二極體(圖中未示)流至Vdd線路，此寄生二極體由第二緩衝器334的PMOS電晶體中的p型擴散區(圖中未示)及n阱區所形成。RC電路因時間延遲經由反相器328提供一高電壓位準至NMOS電晶體326與PMOS電晶體330的柵極使NMOS電晶體326開啟而PMOS電晶體330關閉。由於第二控制電路的PMOS電晶體330關閉，NMOS觸發SCR 316的維持電壓調低至小於Vdd的位準，例如約1伏特，使NMOS觸發SCR 316保持於栓鎖狀態。此外，由於NMOS電晶體326開啟，NMOS觸發SCR 316能迅速開啟以排放ESD電流。ESD防護電路312將出現在接觸墊片336的正極性ESD電壓箝位於約1伏特。
在ND模式ESD期間，部分ESD電流經由一寄生二極體(圖中未示)流至Vss線路，此寄生二極體系由第二緩衝器334的NMOS電晶體中的n型擴散區(圖中未示)及p阱區所形成。由於電容322耦合接觸墊片336的部分ESD電壓，RC電路提供一低電壓位準至NMOS電晶體324與PMOS電晶體318的柵極，使NMOS電晶體324關閉而PMOS電晶體318開啟。由於第一控制電路的NMOS電晶體324關閉，PMOS觸發SCR 314的維持電壓調低至小於Vdd的位準，例如約-1伏特，使PMOS觸發SCR 314保持於栓鎖狀態。此外，由於PMOS電晶體318開啟，PMOS觸發SCR 314能迅速開啟以排放ESD電流。ESD防護電路312將出現在接觸墊片336的負極性ESD電壓箝位於約-1伏特。
圖16為本發明實施例的混壓輸入輸出級ESD防護電路338。請參閱圖16，ESD防護電路338包含PMOS觸發SCR 340及控制電路。PMOS觸發SCR 340包含一SCR與PMOS電晶體342。控制電路包含電阻344、電容346及NMOS電晶體348。
於正常操作期間，由電阻344及電容346所組成的RC電路提供一高位準信號至NMOS電晶體348與PMOS電晶體342的柵極以開啟NMOS電晶體348並關閉PMOS電晶體342。由於控制電路的NMOS電晶體348開啟，PMOS觸發SCR 340的維持電壓提高至高於Vdd的位準，使PMOS觸發SCR 340不致栓鎖。於正常操作期間，PMOS電晶體342可能因正極性源極對柵極電壓的存在而意外開啟，造成漏電流。在本發明實施例中，為防止PMOS電晶體342於正常操作期間產生漏電流，系將二極體串350連接至PMOS觸發SCR 340。
在ESD期間，例如有正極性ESD出現在接觸墊片352，ESD電流經由一寄生二極體354流至二極體串350與PMOS觸發SCR 340，此寄生二極體354系由PMOS電晶體356的漏極與基體所形成。由於時間延遲，RC電路提供一低位準信號至NMOS電晶體348與PMOS電晶體342的柵極以關閉NMOS電晶體348並開啟PMOS電晶體342。由於NMOS電晶體348關閉，PMOS觸發SCR340的維持電壓調降至小於Vdd的位準，使PMOS觸發SCR 340保持於栓鎖狀態。此外，由於PMOS電晶體342開啟，PMOS觸發SCR 340能迅速開啟以排放ESD電流。ESD防護電路338將正極性ESD電壓箝位於低於Vdd的位準，而此位準須視二極體串350中的二極體數目而定。
圖17為本發明實施例的混壓電源ESD防護電路338的電路示意圖。請參閱圖17，此電路除了如前文所述實施例所討論的連接於高電壓線路與低電壓線路間的ESD防護電路358外，還包含連接於兩高電壓線路Vdd1、Vdd2與兩低電壓線路Vss1、Vss2間的ESD防護電路360。
圖18為本發明實施例使用NMOS觸發SCR 364的混壓電源ESD防護電路362的電路圖。請參閱圖18，ESD防護電路362連接於第一電源線路368與第二電源線路370之間。在一實施例中，第一電源線路368與第二電源線路370皆為高壓電源線路，例如相異或相同電壓位準的Vdd1、Vdd2。在另一實施例中，第一電源線路368與第二電源線路370皆為低壓電源線路，例如相異或相同電壓位準的Vss1、Vss2。ESD防護電路362包括NMOS觸發SCR 364及一控制電路366。NMOS觸發SCR 364包含一SCR與NMOS電晶體372。控制電路366包含電阻374、電容376及PMOS電晶體378。
假設第一電源線路368的電壓位準高於第二電源線路370的電壓位準，例如Vdd1＞Vdd2，於正常操作期間，由電阻374及電容376所組成的RC電路提供Vdd2的電壓位準至NMOS電晶體372與PMOS電晶體378的柵極。此時，PMOS電晶體378為開啟因其源極電位，即Vdd1，大於其柵極電位Vdd2。同時，NMOS電晶體372為關閉因其柵極與源極等電位，皆為Vdd2。由於控制電路366的PMOS電晶體378開啟，NMOS觸發SCR 364的維持電壓提高至高於Vdd1的位準，使NMOS觸發SCR 364不致栓鎖。
如有正極性ESD出現在Vdd1線路368且Vdd2線路370接地，由於電容376耦合部分的ESD電壓，RC電路提供一正電壓至NMOS電晶體372與PMOS電晶體378的柵極，使NMOS電晶體372關閉而PMOS電晶體378開啟。由於控制電路366的PMOS電晶體378關閉，NMOS觸發SCR 364的維持電壓調低至小於Vdd1的位準，例如約1伏特，使NMOS觸發SCR 364保持於栓鎖狀態。此外，由於NMOS電晶體372開啟，NMOS觸發SCR 364能迅速開啟以排放ESD電流，並將正極性ESD電壓箝位於約1伏特。
如有負極性ESD出現在Vdd2線路370且Vdd1線路368接地，由於時間延遲，RC電路提供一接地電壓至NMOS電晶體372與PMOS電晶體378的柵極。此時，PMOS電晶體378為關閉因其源極與柵極等電位，皆為接地電位。此外，NMOS電晶體372為開啟因其柵極電位大於其源極電位。由於控制電路366的PMOS電晶體378關閉，NMOS觸發SCR 364的維持電壓調低至小於約-1伏特，使NMOS觸發SCR 364保持於栓鎖狀態。同時，由於NMOS電晶體372開啟，NMOS觸發SCR 364能迅速開啟以排放ESD電流，並將負極性ESD電壓箝位於約-1伏特。
如有正極性ESD出現在Vdd2線路370且Vdd1線路368接地，二極體380為順偏，將正極性ESD電壓箝位於二極體380的臨界電壓。
如有負極性ESD出現在Vdd1線路368且Vdd2線路370接地，二極體380為順偏，將負極性ESD電壓箝位於二極體380的臨界電壓。
圖19為本發明實施例使用PMOS觸發SCR 384的混壓電源ESD防護電路382的電路圖。請參閱圖19，ESD防護電路382連接於第一電源線路388與第二電源線路390之間。在一實施例中，第一電源線路388與第二電源線路390皆為高壓電源線路，例如相異或相同電壓位準的Vdd1、Vdd2。在另一實施例中，第一電源線路388與第二電源線路390皆為低壓電源線路，例如相異或相同電壓位準的Vss1、Vss2。ESD防護電路382包括PMOS觸發SCR 384及一控制電路386。PMOS觸發SCR 384包含一SCR與PMOS電晶體392。控制電路386包含電阻394、電容396及NMOS電晶體398。
假設第一電源線路388的電壓位準高於第二電源線路390的電壓位準，例如Vdd1＞Vdd2，於正常操作期間，由電阻394及電容396所組成的RC電路提供Vdd1的電壓位準至PMOS電晶體392與NMOS電晶體398的柵極。此時，NMOS電晶體398為開啟因其柵極電位，即Vdd1，大於其源極電位Vdd2。同時，PMOS電晶體392為關閉因其柵極與源極等電位，皆為Vdd1。由於控制電路386的NMOS電晶體398開啟，PMOS觸發SCR 384的維持電壓提高至高於Vdd1的位準，使PMOS觸發SCR 384不致栓鎖。
如有正極性ESD出現在Vdd1線路388且Vdd2線路390接地，由於時間延遲，RC電路輸出一接地電壓至PMOS電晶體392與NMOS電晶體398的柵極。此時，NMOS電晶體398為關閉因其源極與柵極等電位皆為接地電位。此外，PMOS電晶體392為開啟因其源極電位大於其柵極電位。由於控制電路386的NMOS電晶體398關閉，PMOS觸發SCR 384的維持電壓調低至小於約1伏特，使PMOS觸發SCR 384保持於栓鎖狀態。同時，由於PMOS電晶體392開啟，PMOS觸發SCR 384能迅速開啟以排放ESD電流，並將正極性ESD電壓箝位於約1伏特。
如有負極性ESD出現在Vdd2線路390且Vdd1線路388接地，由於電容396耦合部分的ESD電壓，RC電路提供一負電壓至PMOS電晶體392與NMOS電晶體398的柵極，使PMOS電晶體392開啟而NMOS電晶體398關閉。由於控制電路386的NMOS電晶體398關閉，PMOS觸發SCR 384的維持電壓調低至小於Vdd1的位準，例如約-1伏特，使PMOS觸發SCR 384保持於栓鎖狀態。此外，由於PMOS電晶體392開啟，PMOS觸發SCR 384能迅速開啟以排放ESD電流，並將負極性ESD電壓箝位於約-1伏特。
如有正極性ESD出現在Vdd2線路390且Vdd1線路388接地，二極體400為順偏，將正極性ESD電壓箝位於二極體400的臨界電壓。
如有負極性ESD出現在Vdd1線路388且Vdd2線路390接地，二極體400為順偏，將負極性ESD電壓箝位於二極體400的臨界電壓。
本發明因此提供一種靜電放電的防護方法，包括提供一個具有維持電壓的可控矽整流器(SCR)，以及控制SCR的維持電壓使其高於或低於一電源電壓Vdd。具體的，本發明的方法於正常操作期間將維持電壓提升至高於Vdd以使SCR不致栓鎖，以及於ESD期間將維持電壓調低至低於Vdd以使SCR保持於栓鎖狀態。
圖20A為本發明實施例的SCR 500的剖視圖。SCR 500的結構與圖5的SCR 84或圖9的SCR 128相似，但圖5控制電路86的NMOS電晶體107或圖9控制電路186的NMOS電晶體188系埋入於SCR 500中。將原本控制電路中的MOS電晶體整合至SCR中可簡化SCR布局，減小SCR尺寸以及簡化控制電路的複雜度。
請參閱圖20A，SCR 500包括一p型基體502、一n型阱區504、一形成於n型阱區504內的第一p型擴散區506、一個部份形成於n阱區504內的第二p型擴散區508、一個部份形成於另一n阱區512的第一n型擴散區510、以及一形成於p型基體502內的第二n型擴散區514。第二n型擴散區514藉由一金屬層或自動對準金屬矽化物(salicide)層516連接至第二p型擴散區508。P型電晶體520與n型電晶體530與SCR 500一體成型。P型電晶體520具有一柵極522、一側壁間隔層524以及一形成於n阱區504內的信道。第一p型擴散區506與第二p型擴散區508分別作為p型電晶體520的源極與漏極。n型電晶體530具有一柵極532、一側壁間隔層534以及一形成於p型基體502內的信道。第一n型擴散區510與第二n型擴散區514分別作為n型電晶體530的源極與漏極。P型電晶體520的作用在於促使SCR 500開啟。n型電晶體530的作用則在於控制SCR 500的維持電壓。
厚氧化層540系用以提供電氣絕緣。做為SCR 500的陽極的第一p型擴散區506連接至接觸墊片550。做為SCR 500的陰極的第一n型擴散區510則連接至參考電位或接地位準(GND)。在本發明的一實施例中，第一p型擴散區506連接至一電源線路，例如Vdd。
圖20B為本發明實施例的控制電路600。控制電路600具有一電阻602、一電容604以及一輸出端606。由電阻602與電容604所形成的電阻電容電路提供約1微秒(1μs)的時間延遲，比一般ESD脈衝的150至300納秒(ns)的時間延遲為長。控制電路600連接於第一電源線路如Vdd與第二電源線路如Vss之間。輸出端606連接至圖20A所示的柵極522、532。由SCR 500與控制電路600所提供的ESD防護作用與圖5的ESD防護電路82或圖9的ESD防護電路184相似。
請參閱圖20A與20B，於正常操作期間，柵極522、532偏壓於高電壓位準Vdd，使p型電晶體520關閉而n型電晶體530開啟。控制電路600由於n型電晶體530的開啟而呈現出比SCR 500的基體電阻為小的阻值。SCR500的維持電壓提高到Vdd的上，使SCR 500不致栓鎖。
於ESD期間，柵極522、532由於電阻電容電路所提供的時間延遲而偏壓於低電壓位準Vss，使p型電晶體520開啟而n型電晶體530關閉。控制電路600由於n型電晶體530的關閉而呈現出比SCR 500的基體電阻為大的阻值。SCR 500的維持電壓降低至Vdd的下，使SCR 500保持栓鎖狀態以排放ESD電流。
圖21為本發明另一實施例的ESD防護電路620。ESD防護電路620具有一個SCR 500、一個PMOS電晶體520、一個NMOS電晶體530以及一個控制電路600。控制電路600連接於第一電源線路Vdd與第二電源線路Vss之間。SCR 500連接於接觸墊片550與第二電源線路Vss之間。PMOS電晶體520與NMOS電晶體530系與SCR 500一體成型。
於正常操作期間，控制電路600提供一第一電壓位準Vdd至PMOS電晶體520與NMOS電晶體530，從而提供一個高於Vdd的第一維持電壓至SCR 500，使SCR 500不致栓鎖。
於ESD期間，例如有正極性ESD脈衝出現在接觸墊片550且第二電源線路Vss接地，控制電路600提供一第二電壓位準Vss至PMOS電晶體520與NMOS電晶體530，從而提供一個低於Vdd的第二維持電壓至SCR 500，使SCR500保持於栓鎖狀態，將ESD脈衝由接觸墊片550排放至第二電源線路Vss。
圖22為本發明又一實施例的ESD防護電路640。ESD防護電路640的結構與ESD防護電路620相似，但SCR 500系連接於第一電源線路Vdd與第二電源線路Vss之間。於ESD期間，例如有正極性ESD脈衝出現在第一電源線路Vdd且第二電源線路Vss接地，控制電路600提供一第二電壓位準Vss至PMOS電晶體520與NMOS電晶體530，從而提供一個低於Vdd的第二維持電壓至SCR 500，使SCR 500保持於栓鎖狀態。ESD脈衝由第一電源線路Vdd排放至第二電源線路Vss。
圖23為本發明再一實施例的ESD防護電路660。ESD防護電路660具有多個SCR 500-1、500-2…500-n與500-p，以及一個控制電路600。以SCR 500-n為代表，其具有一個PMOS電晶體520-n與一個NMOS電晶體530-n，皆與SCR 500-n一體成型。控制電路600具有一輸出端606連接至該等SCR的PMOS與NMOS電晶體的柵極(未標號)。SCR 500-p連接於第一電源線路Vdd與第二電源線路Vss之間。每一個SCR 500-1、500-2…500-n與連接於一個相對應的接觸墊片550-1、550-2…550-n與第二電源線路Vss之間。
於正常操作期間，控制電路600經由此等PMOS與NMOS電晶體提供一第一維持電壓至SCR 500-1、500-2…500-n與500-p，使此等SCR不致栓鎖。
如有正極性ESD脈衝出現在某一接觸墊片，例如是接觸墊片550-1，且第一電源線路Vdd接地，控制電路600經由此等PMOS與NMOS電晶體提供一第二維持電壓至SCR 500-1、500-2…500-n與500-p，使此等SCR保持於栓鎖狀態。ESD脈衝則由接觸墊片550-1經第二電源線路Vss排放至第一電源線路Vdd，此為第一路徑P1。
如有正極性ESD脈衝出現在第一電源線路Vdd且某一接觸墊片接地，例如是接觸墊片550-1，控制電路600經由此等PMOS與NMOS電晶體提供一第二維持電壓至SCR 500-1、500-2…500-n與500-p，使此等SCR保持於栓鎖狀態。ESD脈衝則由第一電源線路Vdd經第二電源線路Vss排放至接觸墊片550-1，此為第二路徑P2。
如有正極性ESD脈衝出現在某一接觸墊片，例如是接觸墊片550-2，且另一接觸墊片接地，例如是接觸墊片550-n，控制電路600經由此等PMOS與NMOS電晶體提供一第二維持電壓至SCR 500-1、500-2…500-n與500-p，使此等SCR保持於栓鎖狀態。ESD脈衝則由接觸墊片550-2經第二電源線路Vss排放至接觸墊片550-n，此為第三路徑P3。
本發明亦提供一種靜電放電(ESD)的防護方法。提供一個具有一維持電壓的可控矽整流器(SCR)。將一個PMOS電晶體及一個NMOS電晶體與SCR一體成型。PMOS電晶體具有一第一柵極，而NMOS電晶體則具有一第二柵極。在第一狀況期間，提供一第一信號至第一與第二柵極來提高SCR的維持電壓，使SCR不致栓鎖。在第二狀況期間，提供一第二信號至第一與第二柵極來降低SCR的維持電壓，使SCR保持於栓鎖狀態。
在本發明的另一實施例中，ESD防護方法包括提供一個具有第一電壓位準的第一電源線路與一個具有第二電壓位準的第二電源線路，第二電壓位準不同於第一電壓位準。提供多個接觸墊片。提供多個可控矽整流器(SCR)，每一個SCR具有一個PMOS電晶體與一個NMOS電晶體，皆與SCR一體成型。此等SCR的至少一SCR系連接於第一與第二電源線路之間，而使其餘的SCR則連接於一相對應的接觸墊片與第二電源線路之間。於正常操作期間，經由此等PMOS與NMOS電晶體提供一第一維持電壓至此等SCR，使此等SCR不致栓鎖。於ESD期間，經由此等PMOS與NMOS電晶體提供一第二維持電壓至此等SCR，使此等SCR保持於栓鎖狀態。
在一實施例中，ESD脈衝由接觸墊片的一經由第二電源線路排放至第一電源線路。在另一實施例中，ESD脈衝由第一電源線路經由第二電源線路排放至接觸墊片的一。在又一實施例中，ESD脈衝由接觸墊片的一經由第二電源線路排放至另一接觸墊片。
以上所述，僅為本發明較佳的具體實施方式
，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到的變化或替換，都應涵蓋在本發明的保護範圍的內。因此，本發明的保護範圍應該以權利要求書的保護範圍為準。
權利要求
1.一種靜電放電防護集成電路，其特徵在於包括一可控矽整流器；一連接至可控矽整流器的控制電路，於第一狀況期間提供可控矽整流器第一維持電壓以使其不致栓鎖，以及於第二狀況期間提供可控矽整流器第二維持電壓以使其保持於栓鎖狀態，其中第一維持電壓不同於第二維持電壓。
2.如權利要求1所述的靜電放電防護集成電路，其特徵在於所述可控矽整流器包含一寄生雙載子電晶體及一連接於該寄生雙載子電晶體的基極與射極間的寄生電阻。
3.如權利要求2所述的靜電放電防護集成電路，其特徵在於所述控制電路於第一狀況期間呈現小於該寄生電阻的阻值。
4.如權利要求3所述的靜電放電防護集成電路，其特徵在於所述控制電路於第二狀況期間呈現大於該寄生電阻的阻值。
5.如權利要求1所述的靜電放電防護集成電路，其特徵在於所述可控矽整流器包含一p型基體、一形成於p型基體中的n阱區、一形成於n阱區中的p型擴散區以及一形成於n阱區外的n型擴散區。
6.如權利要求1所述的靜電放電防護集成電路，其特徵在於所述控制電路包含一連接至可控矽整流器的金氧半電晶體，以及一提供延遲的電阻電容電路。
7.如權利要求4所述的靜電放電防護集成電路，其特徵在於所述控制電路包含一NMOS電晶體，其具有一漏極連接至一個部分形成於該n阱區中的擴散區。
8.如權利要求4所述的靜電放電防護集成電路，其特徵在於所述控制電路包含一PMOS電晶體，其具有一源極連接至一個部分形成於該n阱區的擴散區。
9.如權利要求7所述的靜電放電防護集成電路，其特徵在於所述控制電路包含一電阻，該電阻的一端連接至NMOS電晶體的柵極，以及一電容，該電容的一端連接至該電阻以及該NMOS電晶體的柵極。
10.如權利要求9所述的靜電放電防護集成電路，其特徵在於所述控制電路包含一反相器，一電阻以及一電容，該反相器的一輸出端連接至PMOS電晶體的柵極，該電阻的一端連接至反相器的一輸入端，而該電容的一端連接至電阻及反相器的輸入端。
11.如權利要求4所述的靜電放電防護集成電路，其特徵在於另包含一PMOS電晶體用以觸發可控矽整流器，該PMOS電晶體具有一源極連接至可控矽整流器的p型擴散區，一漏極連接至可控矽整流器的p型基體，以及一基體連接至可控矽整流器的n阱區。
12.如權利要求4所述的靜電放電防護集成電路，其特徵在於另包含一NMOS電晶體用以觸發可控矽整流器，該NMOS電晶體具有一源極連接至可控矽整流器的n型擴散區，一漏極連接至可控矽整流器的n阱區，以及一基體連接至可控矽整流器的p型基體。
13.一種靜電放電防護集成電路，其特徵在於包括一MOS觸發的可控矽整流器，其包含一可控矽整流器以及一連接至可控矽整流器以觸發該可控矽整流器的金氧半電晶體；以及一控制電路，其連接至MOS觸發的可控矽整流器，以於第一狀況期間提供一第一維持電壓至MOS觸發的可控矽整流器，以使MOS觸發的可控矽整流器不致栓鎖，以及於第二狀況期間提供一第二維持電壓至MOS觸發的可控矽整流器，以使MOS觸發的可控矽整流器保持於栓鎖狀態，其中第一維持電壓不同於第二維持電壓。
14.如權利要求13所述的靜電放電防護集成電路，其特徵在於所述MOS觸發的可控矽整流器為第一MOS觸發可控矽整流器，其包含一PMOS電晶體及一第一可控矽整流器，以及其中該集成電路另包括一第二MOS觸發可控矽整流器，其包含一NMOS電晶體及一第二可控矽整流器。
15.如權利要求14所述的靜電放電防護集成電路，其特徵在於所述連接至第一MOS觸發可控矽整流器的控制電路為一第一控制電路，該集成電路另包括一連接至第二MOS觸發可控矽整流器的第二控制電路。
16.如權利要求14所述的靜電放電防護集成電路，其特徵在於所述第一控制電路包含一電容器，其一端連接至一接觸墊片以耦合該接觸墊片的部分靜電放電電壓。
17.如權利要求15所述的靜電放電防護集成電路，其特徵在於所述第二控制電路包含一電容器，其一端連接至一接觸墊片以耦合該接觸墊片的部分靜電放電電壓。
18.如權利要求15所述的靜電放電防護集成電路，其特徵在於所述第一控制電路包含一NMOS電晶體以及一反相器，該反相器連接至NMOS電晶體的柵極以及PMOS觸發可控矽整流器的PMOS電晶體的柵極。
19.如權利要求16所述的靜電放電防護集成電路，其特徵在於所述第二控制電路包含一PMOS電晶體以及一反相器，該反相器連接至PMOS電晶體的柵極以及NMOS觸發可控矽整流器的NMOS電晶體的柵極。
20.一種靜電放電防護集成電路，其特徵在於包括一可控矽整流器，其具有一第一摻雜型的基體、一形成於基體中而為第二摻雜型的半導體阱區、一形成於半導體阱區中而為第一摻雜型的第一擴散區，以及一形成於半導體阱區之外而為第二摻雜型的第二擴散區；一控制電路，其連接至可控矽整流器以於第一狀況期間提供一第一維持電壓至可控矽整流器以使其不致栓鎖，以及於第二狀況期間提供一第二維持電壓至可控矽整流器以使其保持栓鎖狀態，其中第一維持電壓不同於第二維持電壓。
21.一種靜電放電的防護方法，包括提供一個具有第一維持電壓的可控矽整流器；於第一狀況期間控制可控矽整流器的維持電壓使其高於一電源電壓以使可控矽整流器不致栓鎖，以及於第二狀況期間控制可控矽整流器的維持電壓使其低於電源電壓以使可控矽整流器保持於栓鎖狀態。
22.如權利要求21所述的靜電放電的防護方法，其特徵在於另包括提供一連接至可控矽整流器的p型金氧半電晶體以於第二狀況期間觸發該可控矽整流器。
23.如權利要求21所述的靜電放電的防護方法，其特徵在於另包括提供一連接至可控矽整流器的n型金氧半電晶體以於第二狀況期間觸發該可控矽整流器。
24.如權利要求21所述的靜電放電的防護方法，其特徵在於另包括將可控矽整流器連接於一第一電源線路及一第二電源線路之間。
25.如權利要求24所述的靜電放電的防護方法，其特徵在於另包括以該第一電源線路做為Vdd線路，且以該第二電源線路做為Vss線路。
26.一種靜電放電防護集成電路，其特徵在於包括一個可控矽整流器；一個第一導電型的第一電晶體，與可控矽整流器一體成型，具有一第一柵極；一個第二導電型的第二電晶體，與可控矽整流器一體成型，具有一第二柵極；一個控制電路，因應於施加至第一與第二柵極的第一電壓，提供一第一維持電壓至可控矽整流器以使其不致栓鎖，且因應於施加至第一與第二柵極的第二電壓，提供一第二維持電壓至可控矽整流器以使其保持於栓鎖狀態。
27.如權利要求26所述的靜電放電防護集成電路，其特徵在於該控制電路另包括一輸出端連接至第一與第二柵極。
28.如權利要求26所述的靜電放電防護集成電路，其特徵在於該控制電路另包括一電阻、一電容與一個位於電阻與電容之間的輸出端。
29.如權利要求26所述的靜電放電防護集成電路，其特徵在於該控制電路另包括一電阻電容延遲電路。
30.如權利要求26所述的靜電放電防護集成電路，其特徵在於該可控矽整流器另包含一p型基體、一形成於p型基體中的n阱區、一形成於n阱區中的p型擴散區以及一形成於n阱區外的n型擴散區。
31.如權利要求30所述的靜電放電防護集成電路，其特徵在於該第一電晶體另包括一形成於n阱區中的信道區。
32.如權利要求30所述的靜電放電防護集成電路，其特徵在於該第二電晶體另包括一形成於p阱區中的信道區。
33.一種靜電放電防護集成電路，其特徵在於包括一個可控矽整流器；一個與可控矽整流器一體成型的p型電晶體；一個與可控矽整流器一體成型的n型電晶體；一個連接至p型與n型電晶體的控制電路，其提供一第一電壓至可控矽整流器以使其不致栓鎖，並且提供一第二電壓至可控矽整流器以使其保持於栓鎖狀態。
34.如權利要求33所述的靜電放電防護集成電路，其特徵在於該控制電路另包括一電阻、一電容與一個位於電阻與電容之間的輸出端。
35.如權利要求33所述的靜電放電防護集成電路，其特徵在於該控制電路另包括一輸出端連接至p型電晶體的柵極與n型電晶體的柵極。
36.如權利要求33所述的靜電放電防護集成電路，其特徵在於該可控矽整流器另包含一p型基體、一形成於p型基體中的n阱區、一形成於n阱區中的p型擴散區以及一形成於n阱區外的n型擴散區。
37.如權利要求36所述的靜電放電防護集成電路，其特徵在於該可控矽整流器另包括部份形成於n阱區的另一p型擴散區來做為p型電晶體的漏極，而其中的p型擴散區做為p型電晶體的源極。
38.如權利要求36所述的靜電放電防護集成電路，其特徵在於該可控矽整流器另包括形成於p型基體內另一n型擴散區來做為n型電晶體的漏極，而其中的n型擴散區做為n型電晶體的源極。
39.如權利要求33所述的靜電放電防護集成電路，其特徵在於該可控矽整流器連接於一接觸墊片與一電源線路之間。
40.如權利要求33所述的靜電放電防護集成電路，其特徵在於其特徵在於該可控矽整流器連接於相異的電源線路之間。
41.一種靜電放電防護集成電路，其特徵在於包括一個具有第一電壓位準的第一電源線路；一個具有第二電壓位準的第二電源線路；多個接觸墊片；多個可控矽整流器，每一個可控矽整流器皆包括一個p型電晶體與一個n型電晶體，該p型與n型電晶體與可控矽整流器一體成型；一個控制電路，經由p型與n型電晶體提供一第一維持電壓至該等可控矽整流器以使該等可控矽整流器不致栓鎖，並且經由p型與n型電晶體提供一第二維持電壓至該等可控矽整流器以使該等可控矽整流器於靜電放電脈衝出現在第一電源線路或接觸墊片之一的靜電放電期間內保持於栓鎖狀態。
42.如權利要求41所述的靜電放電防護集成電路，其特徵在於包括該等可控矽整流器另包括至少一個連接於第一與第二電源線路之間的可控矽整流器，而其餘的可控矽整流器則連接於一相對應的接觸墊片與第二電源線路之間。
43.如權利要求42所述的靜電放電防護集成電路，其特徵在於包括在靜電放電期間內，靜電放電脈衝由該等接觸墊片之一經由第二電源線路排放至第一電源線路。
44.如權利要求42所述的靜電放電防護集成電路，其特徵在於包括在靜電放電期間內，靜電放電脈衝由第一電源線路經由第二電源線路排放至該等接觸墊片之一。
45.如權利要求42所述的靜電放電防護集成電路，其特徵在於包括在靜電放電期間內，靜電放電脈衝由該等接觸墊片之一經由第二電源線路排放至另一接觸墊片。
46.如權利要求41所述的靜電放電防護集成電路，其特徵在於包括該控制電路另包括一電阻電容延遲電路。
47.如權利要求41所述的靜電放電防護集成電路，其特徵在於包括該控制電路另包括一輸出端連接至每一個p型與n型電晶體的柵極。
48.一種靜電放電防護的方法，包括提供一個具有一維持電壓的可控矽整流器；將一個第一導電型的第一電晶體與可控矽整流器一體成型，第一電晶體具有第一柵極；將一個第二導電型的第二電晶體與可控矽整流器一體成型，第二電晶體具有第二柵極；提供一第一信號至第一與第二柵極來提高可控矽整流器的維持電壓以使其不致栓鎖；提供一第二信號至第一與第二柵極來降低可控矽整流器的維持電壓以使其保持於栓鎖狀態。
49.如權利要求48所述的靜電放電防護的方法，其特徵在於另包括將可控矽整流器的維持電壓提高至一電源電壓之上。
50.如權利要求48所述的靜電放電防護的方法，其特徵在於另包括將可控矽整流器的維持電壓降低至一電源電壓之下。
51.如權利要求48所述的靜電放電防護的方法，其特徵在於另包括將可控矽整流器連接於一接觸墊片與一電源線路之間。
52.如權利要求48所述的靜電放電防護的方法，其特徵在於另包括將可控矽整流器連接於相異的電源線路之間。
53.一種對內部電路提供靜電放電防護的方法，包括提供一個具有第一電壓位準的第一電源線路；提供一個具有第二電壓位準的第二電源線路；提供多個接觸墊片；提供多個可控矽整流器，每一個可控矽整流器皆包括一個p型電晶體與一個n型電晶體，該p型與n型電晶體與可控矽整流器一體成型；經由p型與n型電晶體提供一第一維持電壓至該等可控矽整流器以使該等可控矽整流器不致栓鎖；以及經由p型與n型電晶體提供一第二維持電壓至該等可控矽整流器以使該等可控矽整流器於靜電放電脈衝出現在第一電源線路或接觸墊片之一的靜電放電期間內保持於栓鎖狀態。
54.如權利要求53所述的一種對內部電路提供靜電放電防護的方法，其特徵在於另包括使該等可控矽整流器的至少一可控矽整流器連接於第一與第二電源線路之間，而使其餘的可控矽整流器連接於一相對應的接觸墊片與第二電源線路之間。
55.如權利要求54所述的一種對內部電路提供靜電放電防護的方法，其特徵在於另包括將靜電放電脈衝由接觸墊片之一經由第二電源線路排放至第一電源線路。
56.如權利要求54所述的一種對內部電路提供靜電放電防護的方法，其特徵在於另包括將靜電放電脈衝由第一電源線路經由第二電源線路排放至接觸墊片之一。
57.如權利要求54所述的一種對內部電路提供靜電放電防護的方法，其特徵在於另包括將靜電放電脈衝由接觸墊片之一經由第二電源線路排放至另一接觸墊片。
全文摘要
本發明提供一種靜電放電防護集成電路，包括一可控矽整流器，其具有一第一摻雜型的基體、一形成於基體中而為第二摻雜型的半導體阱區、一形成於半導體阱區中而為第一摻雜型的第一擴散區，以及一形成於半導體阱區之外而為第二摻雜型的第二擴散區；一控制電路，其連接至可控矽整流器以於第一狀況期間提供一第一維持電壓至可控矽整流器以使其不致栓鎖，以及於第二狀況期間提供一第二維持電壓至可控矽整流器以使其保持栓鎖狀態，其中第一維持電壓不同於第二維持電壓。
文檔編號H01L23/58GK1649142SQ20041003931
公開日2005年8月3日 申請日期2004年1月19日 優先權日2004年1月19日
發明者陳子平, 張智毅, 柯明道 申請人:財團法人工業技術研究院