靜電放電保護電路和半導體設備的製作方法
2023-09-11 05:48:00
專利名稱：靜電放電保護電路和半導體設備的製作方法
技術領域：
這裡討論的方面涉及靜電放電保護電路。
背景技術：
為了防止因靜電放電導致的損害，靜電放電(ESD)保護電路被設置在晶片中，例如設置在具有金屬氧化物半導體(MOS)結構的集成電路(IC)的輸入和輸出單元中。當正的或負的高電壓被施加到該晶片的端子時，ESD保護電路包括這樣的路徑，該路徑變為傳導性的以將電荷釋放到電源線或接地線中。在日本早期公開專利公報No. 2005-101386、日本早期公開專利公報 No. 2002-522906等中公開了相關技術。
發明內容
一種靜電放電保護電路包括PNPN結，所述PNPN結的P型側耦合到端子，所述 PNPN結的N型側耦合到地；以及P型金屬氧化物半導體電晶體，所述P型金屬氧化物半導體電晶體的源極和柵極被耦合到PN結的N型側，所述PN結的P型側耦合到地，所述P型金屬氧化物半導體電晶體的漏極耦合到所述端子。本發明的另外的優點和新穎特徵的一部分將在下面的描述中被闡述，並且一部分在本領域技術人員細閱了下面的描述或者在通過實踐本發明而進行學習之後將更加明白。
圖1圖示出了示例性晶片端子；圖2圖示出了示例性電壓波形；圖3圖示出了示例性電壓波形；圖4圖示出了示例性ESD保護電路；圖5圖示出了示例性電晶體電路；圖6圖示出了電晶體電路的示例性特性；圖7圖示出了示例性電晶體電路；圖8圖示出了電晶體電路的示例性特性；圖9圖示出了半導體設備的示例性布圖；圖10圖示出了半導體設備的示例性截面圖；圖11圖示出了示例性ESD保護電路；圖12圖示出了示例性ESD保護電路；以及圖13圖示出了示例性半導體晶片；
具體實施例方式在實現了射頻(RF)模塊的晶片中，通過切換流經電感元件(例如電感器元件)的電流而生成的電壓可以經由電容元件(例如電容器元件)而被輸出給焊盤。從焊盤輸出的電壓可能超出該晶片的電源電壓的範圍。例如，當晶片的地電壓為OV並且電源電壓為3. 3V 時，輸出電壓可能在-5V到+5V的範圍中。由於電流流經二極體元件、二極體連接型MOS電晶體等，因此可以不使用包括二極體元件、二極體連接型MOS電晶體等的ESD保護電路。圖1圖示出了示例性電路。超過電源電壓的信號的電壓可能被施加到圖1所示的電路的晶片端子。圖1所示的電路包括焊盤10、電容元件11、電感器元件12、N型MOS (NMOS) 電晶體13、電源線14以及接地線15。焊盤10是外部端子，並且信號從焊盤10被發送到外面。作為電容元件11的兩端之一的m端被耦合到焊盤10。作為電容元件11的另一端的 N2端被耦合到包括電感器元件12和NMOS電晶體13的信號輸出電路。該信號輸出電路基於第一電位VDE和第二電位VSS之間的電源電壓來操作。電位VDE可以是電源電壓的正極側上的電位，並且電位VSS可以是電源電壓的負極側上(例如地電壓側上)的電位。電源電壓VDE通過電源線14來提供，並且地電壓VSS通過接地線15來提供。電源電壓VDE例如可以是3. 3V，並且地電壓VSS例如可以是0V。圖2圖示出了示例性電壓波形。圖2所示的電壓波形可以指示節點N2處的電壓的改變。圖3圖示出了示例性電壓波形。圖3所示的電壓波形可以指示節點m處的電壓的改變。例如，在圖1所示的信號輸出電路中，當通過增大NMOS電晶體13的柵極電壓來減小 NMOS電晶體13的導通電阻時，流經NMOS電晶體13的電流增大。因此，流經電感器元件12 的電流逐漸增大。該電流的改變可以與電感器元件12兩端之間的電壓之差相對應。電感器元件12兩端的電壓可以在電流減小的方向上生成，例如在電源線14側變為電壓的正極側的方向上來生成。節點N2處的電壓的最小值可以等於經由接地線15提供的地電壓VSS， 例如圖2所示的0V。當電流流經電感器元件12時，根據該電流的量以及電感器元件12的電感來在電感器元件12中存儲磁能。當通過減小NMOS電晶體13的柵極電壓來使NMOS電晶體13的導通電阻增大時，流經NMOS電晶體13的電流減小。因此，流經電感器元件12的電流逐漸減小。該電流的改變可以與電感器元件12兩端處的電壓之差相對應。電感器元件12兩端的電壓可以在因磁能的釋放而使電流增大的方向上生成，例如在節點N2側變為電壓的正極側的方向上來生成。節點N2處的電壓的最大值可以為比經由電源線14提供的電源電壓VDE (例如3. 3V)高的電壓，例如圖2所示的10V。此後，磁能繼續被釋放，電流的減小量減小，並且節點N2處的電壓也減小。在節點 N2處生成具有圖2所示的電壓波形的電壓。具有圖3所示的電壓波形的電壓在經由電容元件11而被電容性地耦合到節點N2的節點m處生成，該電壓是通過從圖2所示的電壓波形中去除直流分量而獲得的並且例如是具有在-5V與+5V之間改變的電壓波形的電壓。例如，當地電壓VSS為0V，電源電壓VDE為3. 3V並且將要輸出的信號例如在-5V 到+5V的範圍中時，二極體元件、二極體連接型MOS電晶體等可以不被採用作為ESD保護電路。當信號電壓超過電源電壓VDE或者變得低於地電壓VSS時，二極體元件、二極體連接型 MOS電晶體等可以變為傳導性的以使得電流可以流經二極體元件、二極體連接型MOS電晶體等。例如，常規操作期間的信號的電壓可使得ESD保護電路變為傳導性的。圖4圖示出了示例性ESD保護電路。圖4所示的ESD保護電路可被包括在圖1 所示的電路中。ESD保護電路20被設置在焊盤10與接地線15之間。電力鉗位器(power clamp) 18被設置在電源線14與接地線15之間。
ESD保護電路20包括PNP型電晶體21、NPN型電晶體22、電阻器23和P型 MOS(PMOS)電晶體M。PNP型電晶體21的基極被耦合到NPN型電晶體22的集電極。PNP 型電晶體21的集電極被耦合到NPN型電晶體22的基極。因此，PNP型電晶體21和NPN型電晶體22具有閘流管(thyristor)結構，並且具有PNPN結，其中，與一端相對應的P型側耦合到焊盤10並且與另一端相對應的N型側耦合到地。PNPN結可以被提供。圖4圖示出了其中PNP型電晶體21和NPN型電晶體22彼此分離的等效電路。PNP型電晶體21和NPN 型電晶體22可以被彼此分離。PNP型電晶體21和NPN型電晶體22是否彼此分離可能並不重要。電阻元件可被設置在PNP型電晶體21的集電極與接地線15之間。設置在PNP型電晶體21與接地線15之間的阱電阻可以為電阻器23。PNP型電晶體21的集電極經由電阻器23被耦合到接地線15。PMOS電晶體M的源極和柵極被耦合到PN結的N型側，其中，P型側被耦合到地。 PMOS電晶體M的漏極耦合到焊盤10。PMOS電晶體的基體(bulk)可被耦合到其源極。參考圖4，PNP型電晶體21的基極與集電極之間的PN結被用作該PN結。該PN結的P型側 (PNP型電晶體21的集電極)經由電阻器23被耦合到地。圖5圖示出了示例性電晶體電路。參考圖5，電壓可被施加到與PNP型電晶體21 和NPN型電晶體22相對應的PNPN結。圖6圖示出了電晶體電路的示例性特性。圖6所示的特性可以是圖5所示的電晶體電路的特性。圖5所示的電晶體電路可以與ESD保護電路 20去除PMOS電晶體M後的部分相對應，例如與PNP型電晶體21、NPN型電晶體22和電阻器23相對應。圖6圖示出了當電壓VI被施加到電晶體電路的PNP型電晶體21的發射極側時該電壓VI與流經PNP型電晶體21的發射極的電流之間的關係。圖6所示的特性可以是沒有觸發的閘流管的操作特性。當電壓VI在-5V到+5V 的範圍中時，電流可能不流經圖5所示的電晶體電路。當電壓VI增大並達到大約15V時， 在PNP型電晶體21的集電極與基極之間發生擊穿，並且電流開始從PNP型電晶體21的發射極經由基極流向集電極。擊穿可以對應於這樣的特性，其中，電流從圖6所示的水平軸表示的電壓達到15V時的點起突然流動。當電流變為約0.8mA時，NPN型電晶體22導通，並且電流從PNP型電晶體21的發射極經由PNP型電晶體21的基極和處於導通狀態的NPN型電晶體22流向GND。因此，由於電流也流經PNP型電晶體21的基極，因此PNP型電晶體21 進入導通狀態，並且電流經由處於導通狀態的PNP型電晶體21流向GND。當超過+15V的靜電電壓被施加到圖4所示的焊盤10時，ESD保護電路20的PNP型電晶體21、NPN型電晶體 22和電阻器23提供了使電流從焊盤10沿著其流向地的路徑。由於靜電能量被釋放，因此可以避免圖4所示的電容元件11損壞。圖7圖示出了示例性電晶體電路。參考圖7，電壓可被施加給PMOS電晶體24。圖 8圖示出了電晶體電路的示例性特性。圖8所示的特性可以是圖7所示的電晶體電路的特性。圖7所示的電晶體電路可以對應於圖4所示的ESD保護電路20的PMOS電晶體M。圖 8圖示出了當電壓VI被施加到PMOS電晶體M的源極側，例如施加到與PMOS電晶體M的柵極和基體相耦合的溝道的一端時，該電壓VI與從PMOS電晶體M的源極流向漏極的電流之間的關係。當電壓VI增大並且達到大約IOV時，在PMOS電晶體24的漏極與N阱之間發生擊穿。因此，在耦合到源極側的N阱中發生了根據在N阱與漏極之間的擊穿期間流經N阱的電流以及N阱的阱電阻的電壓降。當該電壓降超過基極(N阱)和發射極(源極)的導通閾值時，PNP型寄生電晶體變為傳導性的，並且電流在PMOS電晶體M的源極(發射極)與漏極(集電極)之間流動。寄生電晶體的擊穿和導通可以對應於這樣的特性，其中，電流從圖8所示的水平軸表示的電壓達到IOV時的點起突然流動。在圖7所示的PMOS電晶體M中，當源極側上的電壓VI，例如溝道的與柵極和基體相耦合的一端處的電壓VI，變得低於地電壓GND時，PMOS電晶體對可以變成傳導性的並且電流可以流經PMOS電晶體24。圖4所示的ESD保護電路20的PMOS電晶體M的源極和柵極被耦合到PN結的N型側，其中，P型側被連接到地。PMOS電晶體M被串聯耦合到具有從 VSS到信號的電壓這樣的前進方向的二極體。因此，即使信號的電壓在-5V到+5V的範圍中改變，也可以沒有電流流經PMOS電晶體M。當超過二極體的閾值電壓的負的靜電電壓， 例如約0. 6V與約IOV的和，被施加到圖4所示的焊盤10時，二極體與PMOS電晶體M之間的串聯連接提供了使電流從接地線15流向焊盤10的路徑。由於靜電能量被釋放，因此圖 4所示的電容元件11可以不被損壞。電流從電源線14經由耦合在電源線14與接地線15 之間的電力鉗位器18流向接地線15，並且經由PMOS電晶體對流向焊盤10。電力鉗位器 18可以包括具有大尺寸，例如大的柵極寬度的NMOS電晶體等。如圖5至圖8所示，由於在將要輸出到焊盤10的信號的電壓在-5V到+5V的範圍中變化時圖4所示的ESD保護電路20沒有變為傳導性的並且電流不流經ESD保護電路20， 因此信號被適當地輸出。由於當正的靜電電壓被施加到焊盤10時電流流經如圖5和圖6 所示的PNPN結，因此ESD保護操作被執行。因為在負的靜電電壓被施加到焊盤10時電流流經圖7和圖8所示的PMOS電晶體24，因此ESD保護操作被執行。在圖4所示的電晶體電路中，信號被輸出到焊盤10。當該信號經由焊盤10輸出時，ESD保護電路20執行ESD保護操作。PNP型電晶體21、NPN型電晶體22和PMOS電晶體M可以是沿著放電路徑布置的元件，並且可以具有使得ESD電流流動的尺寸，例如使得大概3A的ESD電流流動的尺寸。電阻器23可以具有大的電阻值以使得電阻器23用作包括PNP型電晶體21和NPN型電晶體 22的閘流管結構的觸發器，以增強閘流管的導通狀態。閘流管的陽極和陰極的W值可以近似地在60 μ m到100 μ m的範圍。PMOS電晶體24的總W值可以近似在500 μ m到1000 μ m 的範圍。電阻器23的電阻值可以近似為IkQ。圖9圖示出了半導體設備的示例性布圖。該半導體設備可以包括ESD保護電路 20。圖10圖示出了半導體設備的示例性截面圖。該半導體設備可以包括ESD保護電路20。 在圖9和圖10中，可能與圖4所示的元件基本上相同或類似的元件用相同的標號來表示。 絕緣膜等可被省略。ESD保護電路20被形成在N阱30和P阱31中，N阱30和P阱31被形成在P型半導體襯底50中。在N阱30中，作為ρ+擴散區域的P型擴散區域32、34和36 以及作為N+擴散區域的N型擴散區域35被形成。在P阱31中，作為N+擴散區域的N型擴散區域37以及作為ρ+擴散區域的P型擴散區域38被形成。形成在N阱30中的P型擴散區域32和36經由配線40被耦合到焊盤10，配線40 包括接觸孔、通孔、金屬配線等。在常規操作中，例如，信號的電壓，例如-5V到+5V的範圍中的電壓，可能被施加到焊盤10。包括多晶矽的柵極33被形成在P型擴散區域32和34之間的區域的頂部上，以形成PMOS電晶體。PMOS電晶體M的柵極33被耦合到作為PMOS電晶體M的源極的P型擴散區域34，並且經由包括接觸孔、通孔、金屬配線等的配線41被耦合到N型擴散區域35。N型擴散區域35可以對應於PMOS電晶體M的基體。形成在P阱31中的N型擴散區域37經由包括接觸孔、通孔、金屬配線等的配線43 耦合到被施加地電壓的接地端子焊盤44。P型擴散區域38經由包括接觸孔、通孔、金屬配線等的配線42耦合到包括多晶矽的電阻元件39的一端。電阻元件39的另一端耦合到配線43。圖4所示的電阻器23可以包括P阱31的阱電阻以及電阻元件39。圖10所示的虛線指示出了構成ESD保護電路20的PMOS電晶體M、PNP型電晶體 21和NPN型電晶體22與半導體區域之間的關係。在圖9和圖10中，由SCR指示的部分可以對應於包括PNP型電晶體21和NPN型電晶體22的閘流管(可控矽整流器)。PNP型電晶體21的發射極、基極和集電極可以分別對應於P型擴散區域36、N阱30和P型半導體襯底50或P阱31。NPN型電晶體22的發射極、基極和集電極可以分別對應於N型擴散區域 37,P阱31和N阱30。P型擴散區域32和34可以分別對應於PMOS電晶體M的漏極和源極。閘流管結構的PNPN結可以包括P型擴散區域36、N阱30、P阱31以及N型擴散區域 37。耦合到PMOS電晶體M的PN結可以對應於P阱31的P型側與N阱30的N型側之間的結。圖11圖示出了示例性ESD保護電路。在圖11中，可能與圖4所示的元件基本上相同或類似的元件用相同的標號來表示，並且可以省略或減少對其的描述。圖11所示的ESD 保護電路20A包括二極體51，二極體51的陽極耦合到PMOS電晶體M的源極並且陰極耦合到接地線15。ESD保護電路20A的電阻器23可以包括阱電阻和電阻元件兩者。由於二極體51被設置為與具有閘流管結構的PNPN結不同的元件，如圖11所示， 因此在ESD保護操作中從接地線15流向焊盤10的電流量可能增加。圖12圖示出了示例性ESD保護電路。在圖12中，可能與圖4和圖11所示的元件基本上相同或類似的元件用相同的標號來表示，並且可以省略或減少對其的描述。在圖12 所示的ESD保護電路20B中，與PMOS電晶體M串聯耦合的PN結被布置為與具有閘流管結構的PNPN結不同的二極體51。例如，參考圖12，包括PNP型電晶體21和NPN型電晶體22 的PNPN結可以不直接耦合到PMOS電晶體24。圖12所示的ESD保護電路20B可以提供與圖4所示的ESD保護電路20的功能或者圖11所示的ESD保護電路20A的功能基本上相同或類似的功能。由於二極體51被設置為與具有閘流管結構的PNPN結不同的元件，如圖12 所示，因此從接地線15流向焊盤10的電流量可能增加。因此，可以避免元件損壞。圖13圖示出了示例性半導體晶片。圖13所示的半導體晶片可以包括上述的ESD 保護電路20。在圖13中，可能與圖4所示的元件基本上相同或類似的元件用相同的標號來表示，並且可以省略或減少對其的描述。圖13所示的半導體晶片60包括電容元件11、電源線14、接地線15、電力鉗位器18、ESD保護電路20以及信號電路61。信號電路61經由電容元件11向焊盤10輸出信號，並且信號從焊盤10被輸入該信號電路61。信號電路61是基於通過電源線14提供的電源電壓VDE和通過接地線15提供的地電壓VSS來驅動的。電源電壓VDE例如可以為3. 3V，並且地電壓VSS例如可以為0V。提供給焊盤10的信號的電壓例如可以在-5V到+5V的範圍中變化。電源線14耦合到作為電源端子的焊盤45，並且從外面接收電源電壓VDE。接地線15耦合到作為接地端子的焊盤44，並且從外面接收地電壓 VSS。
7
ESD保護電路20為焊盤10提供適當的ESD保護。當負的靜電電壓被施加到焊盤 10時，電流從電源線14經由電力鉗位器18、接電線15和ESD保護電路20流向焊盤10。當前已根據上面的優點描述了根據本發明的示例性方面。將理解，這些示例僅是對本發明的說明。本領域技術人員將明白許多變更和修改。相關申請的交叉引用本申請要求2010年3月19日提交的日本專利申請No. 2010-64979的優先權，該申請的全部內容通過引用被結合於此。
權利要求
1.一種靜電放電保護電路，包括PNPN結，所述PNPN結的P型側耦合到端子，所述PNPN結的N型側耦合到地；以及P型金屬氧化物半導體電晶體，所述P型金屬氧化物半導體電晶體的源極和柵極被耦合到PN結的N型側，所述PN結的P型側耦合到地，所述P型金屬氧化物半導體電晶體的漏極耦合到所述端子。
2.根據權利要求1所述的靜電放電保護電路，其中，所述PN結被包括在所述PNPN結中。
3.根據權利要求1所述的靜電放電保護電路，其中，所述P型金屬氧化物半導體電晶體的基體耦合到所述P型金屬氧化物半導體電晶體的源極。
4.根據權利要求1所述的靜電放電保護電路，還包括電阻元件，所述電阻元件被布置在所述地與包括所述PNPN結的閘流管結構的P型門極之間。
5.根據權利要求1所述的靜電放電保護電路，還包括二極體，所述二極體的陽極耦合到所述P型金屬氧化物半導體電晶體的源極，所述二極體的陰極耦合到所述地。
6.根據權利要求1所述的靜電放電保護電路，其中，包括在所述PN結中的二極體與包括在所述PNPN結中的二極體不同。
7.一種半導體設備，包括端子；電容元件，所述電容元件的一端耦合到所述端子；信號電路，所述信號電路被耦合到所述電容元件的另一端並且被布置在第一電源線與第二電源線之間；電力鉗位器，所述電力鉗位器被布置在所述第一電源線與所述第二電源線之間；PNPN結，所述PNPN結的P型側耦合到所述端子，所述PNPN結的N型側耦合到地；以及P型金屬氧化物半導體電晶體，所述P型金屬氧化物半導體電晶體的源極和柵極被耦合到PN結的N型側，所述PN結的P型側耦合到所述地，所述P型金屬氧化物半導體電晶體的漏極耦合到所述端子。
8.根據權利要求7所述的半導體設備，其中，所述PN結被包括在所述PNPN結中。
9.根據權利要求7所述的半導體設備，其中，所述P型金屬氧化物半導體電晶體的基體被耦合到所述P型金屬氧化物半導體電晶體的源極。
10.根據權利要求7所述的半導體設備，還包括電阻元件，所述電阻元件被布置在所述地與包括所述PNPN結的閘流管結構的P型門極之間。
11.根據權利要求7所述的半導體設備，還包括二極體，其中，所述二極體的陽極耦合到所述P型金屬氧化物半導體電晶體的源極，所述二極體的陰極耦合到所述地。
12.根據權利要求7所述的半導體設備，其中，包括在所述PN結中的二極體與包括在所述PNPN結中的二極體不同。
全文摘要
本發明公開了靜電放電保護電路和半導體設備。一種靜電放電保護電路包括PNPN結，該PNPN結的P型側耦合到端子，該PNPN結的N型側耦合到地；以及P型金屬氧化物半導體電晶體，該P型金屬氧化物半導體電晶體的源極和柵極被耦合到PN結的N型側，該PN結的P型側耦合到地，該P型金屬氧化物半導體電晶體的漏極耦合到所述端子。
文檔編號H01L27/02GK102195280SQ20111006816
公開日2011年9月21日 申請日期2011年3月18日 優先權日2010年3月19日
發明者太田和俊, 橋本賢治 申請人:富士通半導體股份有限公司