一種動態移位寄存器單元及動態移位寄存器的製作方法
2023-09-16 09:43:05 1
專利名稱：一種動態移位寄存器單元及動態移位寄存器的製作方法
技術領域：
本發明涉及寄存器技術領域，特別涉及一種動態移位寄存器單元及動態移位寄存
O
背景技術：
當顯示器面板工作時，顯示器面板的驅動電路必須要有掃描動作，逐一地打開薄膜電晶體陣列的每一條掃描線路，使得此行的數據信號傳輸進薄膜電晶體陣列內的每一個顯示單元。這樣的掃描動作是由移位寄存器來完成的。下面結合附圖介紹現有技術中的移位寄存器，參見圖1，該圖為索尼公司的一款移位寄存器的電路圖，該移位寄存器對應的專利申請號是US7283117。該移位寄存器包括一個移位器11和一個保持器12。其中，移位器11包括一個與非電路，該與非電路接收輸入脈衝st。輸入脈衝St作為整個移位寄存器的使能信號，該電路中當輸入脈衝st為低電平時，該移位寄存器才開始工作。保持器12包括一個PMOS管Qp21和一個匪OS管Qn21，該PMOS管Qp21和匪OS管 Qn21串聯後連接在電源VDD和時鐘脈衝ck之間，PMOS管Qp21和NMOS管Qn21的柵極和漏極分別連接在一起。保持器12的輸入端A連接與非電路的輸出端，保持器12的輸出端out作為下一個寄存器的輸入端。下面結合圖2介紹圖1的工作原理，參見圖2，該圖為圖1中的各個信號的波形圖。在tll-tl2時間段，輸入脈衝st為低電位，PMOS管Qpll打開，NMOS管Qnll關閉， 保持器12的輸入端A點電位為高；進而PMOS管Qp21關閉，NMOS管Qn21打開，並將時鐘脈衝ck作為輸出信號輸出至保持器12的輸出端out，該時刻時鐘脈衝ck為高電位，同樣保持器12的輸出端out也為高電位。在tl2-tl3 時間段，PMOS 管 Qpll、NMOS 管 Qnll、PMOS 管 Qp21 和 NMOS 管 Qn21 的開關狀態與tll-tl2時間段內保持不變，但因為時鐘脈衝ck從高電位變為低電位了，所以保持器12的輸入端out出為低電位，同時將PMOS管Qpl2打開，保持器12的輸入端A點為高電位。在tl3-tl4時間段，輸入脈衝St電位從低變為高。PMOS管Qpll關閉，匪OS管Qnll 打開，因為轉態瞬間，PMOS管Qpl2因為保持器12的輸入端OUT信號的作用，保持打開狀態， 進而保持器12的輸入端A點保持為高電位，持續將ck的低信號輸出至out。在114-t 15時間段，ck變成高電位，保持器12的輸出端out也在瞬間變成高電位， 同時作用於NMOS管Qn 12。因為該時刻輸入脈衝st也為高電位，作用於NMOS管Qn 11，保持器12的輸入端A點變成了低電位，將PMOS管Qp21打開，VDD被輸出至保持器12的輸入端 out，並形成一個自反饋的循環，保持器12的輸出端out輸出為高電位，從而完成了一個完整的移位過程。
從圖2中可以看出，在一個時鐘脈衝周期內，保持器12的輸出端out的信號比輸入脈衝st的信號向後移位了 1/4周期，完成了一個周期內的移位。索尼公司的這款移位寄存器是靜態移位寄存器，其工作原理是使用電路本身的自反饋而完成對電路中節點電位的保持，但是這種靜態移位寄存器的結構比較複雜，對應的版圖面積也較大。
發明內容
本發明要解決的技術問題是提供一種動態移位寄存器單元及動態移位寄存器，電路結構比較簡單，對應的版圖面積較小。本發明提供一種動態移位寄存器單元，包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管和第一電容；所述第一 PMOS管的柵極和第一 NMOS管的柵極均接輸入信號；所述第一 PMOS管的漏極和第一 NMOS管的漏極均連接第一節點；所述第一電容連接在所述第一節點和地之間；所述第一 PMOS管的源極和第二 PMOS管的源極均接電源；所述第一 NMOS管的源極連接第二 NMOS管的漏極，第二 NMOS管的源極接地，第二 NMOS管的柵極連接輸出端；所述第二 PMOS管的柵極和第三NMOS管的柵極均連接所述第一節點；所述第二 PMOS管的漏極和第三NMOS管的漏極均連接輸出端；所述第三NMOS管的源極接脈衝信號。優選地，所述輸入信號為低電平有效。本發明實施例還提供一種動態移位寄存器，包括脈衝信號發生器，還包括N個所述動態移位寄存器單元，N為正整數；第一個動態移位寄存器單元的輸入端連接輸入信號， 前一個動態移位寄存器單元的輸出信號作為後一個動態移位寄存器單元的輸入信號；所述脈衝信號發生器，用於產生依次相差1/4周期相位的脈衝信號，依次作為每個動態移位寄存器單元的脈衝信號。優選地，包括四個所述動態移位寄存器單元，分別為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元；所述脈衝信號產生器，用於產生依次相差1/4周期相位的四個脈衝信號，分別是第一脈衝信號、第二脈衝信號、第三脈衝信號和第四脈衝信號；第一脈衝信號、第二脈衝信號、第三脈衝信號和第四脈衝信號分別作為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元的脈衝信號；第一動態移位寄存器單元的輸入端連接輸入信號，輸出端連接第二動態移位寄存器單元的輸入端；第二動態移位寄存器單元的輸出端連接第三動態移位寄存器單元的輸入端；第三動態移位寄存器單元的輸出端連接第四動態移位寄存器單元的輸入端；第四動態移位寄存器單元的輸出端作為下一個動態移位寄存器的輸入信號。本發明還提供一種動態移位寄存器單元，包括第五PMOS管、第四PMOS管、第五 PMOS管、第四NMOS管、第五NMOS管和第二電容；
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所述第四PMOS管的柵極和第四NMOS管的柵極均連接輸入信號；所述第四PMOS管的漏極和第四NMOS管的漏極均連接第二節點；所述第五PMOS管的源極連接電源，漏極連接第四PMOS管的源極，柵極連接輸出端；所述第四NMOS管的源極接地；所述第二電容連接在電源和第二節點之間；所述第五PMOS管的柵極和第五NMOS管的柵極均連接第二節點；所述第五PMOS管的漏極和第五NMOS管的漏極均連接輸出端；所述第五NMOS管的源極接地；所述第五PMOS管的源極接脈衝信號。優選地，所述輸入信號為高電平有效。本發明還提供一種動態移位寄存器，包括脈衝信號發生器，還包括N個所述動態移位寄存器單元，N為正整數；第一個動態移位寄存器單元的輸入端連接輸入信號，前一個動態移位寄存器單元的輸出信號作為後一個動態移位寄存器單元的輸入信號；所述脈衝信號發生器，用於產生依次相差1/4周期相位的脈衝信號，依次作為每個動態移位寄存器單元的脈衝信號。本發明實施例還提供一種動態移位寄存器，包括脈衝信號產生器，包括四個所述動態移位寄存器單元，分別為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元；所述脈衝信號產生器，用於產生依次相差1/4周期相位的四個脈衝信號，分別是第一脈衝信號、第二脈衝信號、第三脈衝信號和第四脈衝信號；第一脈衝信號、第二脈衝信號、第三脈衝信號和第四脈衝信號分別作為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元的脈衝信號；第一動態移位寄存器單元的輸入端連接輸入信號，輸出端連接第二動態移位寄存器單元的輸入端；第二動態移位寄存器單元的輸出端連接第三動態移位寄存器單元的輸入端；第三動態移位寄存器單元的輸出端連接第四動態移位寄存器單元的輸入端；第四動態移位寄存器單元的輸出端作為下一個動態移位寄存器的輸入信號。與現有技術相比，本發明具有以下優點本發明提供的動態移位寄存器單元及動態移位寄存器，採用五個MOS管和一個電容即可完成輸入信號的移位，即輸出端的輸出信號在相位上比輸入信號滯後1/4周期。該移位寄存器單元利用電容的存儲功能，在脈衝信號的第三個1/4周期內，將脈衝信號的有效電平區間輸出到輸出端，因此，該移位寄存器屬於利用電容的儲存功能實現自反饋的動態移位寄存器。不同於現有技術中索尼公司的靜態移位寄存器，主要是利用電晶體QP12實現自反饋。由於索尼公司的靜態移位寄存器利用的電晶體實現自反饋，造成電晶體較多，從而致使電路結構複雜。而本發明提供的動態移位寄存器利用電容即可實現自反饋，從而簡化電路結構，節省版圖面積。
圖1是現有技術中的一款移位寄存器的電路圖2是圖1中各個信號對應的波形圖；圖3是本發明提供的動態移位寄存器單元實施例一的電路圖；圖4是圖3中各個信號對應的波形圖；圖5是本發明實施例提供的動態移位寄存器的示意圖；圖6是本發明圖5所示的實施中各個信號對應的波形圖；圖7是本發明提供的動態移位寄存器單元另一實施例的電路圖；圖8是本發明圖7所示的實施例中各個信號對應的波形圖。
具體實施例方式為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。參見圖3，該圖為本發明提供的動態移位寄存器單元實施例一的電路圖。本實施例提供的動態移位寄存器單元，包括第一 PMOS管MPl、第二 PMOS管MP2、 第一 NMOS管MNl、第二 NMOS管MN2、第三NMOS管MN3和第一電容Cl ；所述第一 PMOS管MPl的柵極和第一 NMOS管麗1的柵極均接輸入信號IN ；所述第一 PMOS管MPl的漏極和第一 NMOS管麗1的漏極均連接第一節點附；所述第一電容Cl連接在所述第一節點附和接地信號VEE之間；所述第一 PMOS管MPl的源極和第二 PMOS管MP2的源極均連接電源信號VDD ；所述第一匪OS管麗1的源極連接第二匪OS管麗2的漏極，第二匪OS管麗2的源極連接接地信號VEE，第二 NMOS管MN2的柵極連接輸出端OUT ；所述第二 PMOS管MP2的柵極和第三NMOS管麗3的柵極均連接所述第一節點附；所述第二 PMOS管MP2的漏極和第三NMOS管麗3的漏極均連接輸出端OUT ；所述第三NMOS管麗3的源極接脈衝信號CK。下面結合圖3和圖4詳細介紹本實施例提供的動態移位寄存器單元的工作原理。 參見圖4，該圖為圖3中各個信號對應的波形圖。其中，脈衝信號CK是輸入該移位寄存器單元的脈衝信號，在時間段Tl內，脈衝信號CK為高電平，輸入信號IN為低電平，因此，第一 PMOS管MPl被打開，經過第一 PMOS管MPl 的源極，電源信號VDD被傳遞到第一 PMOS管MPl的漏極，導致節點m為高電平，節點m的高電平被存儲在第一電容Cl中。並且同時使第三NMOS管MN3被打開，脈衝信號CK經過第三NMOS管麗3的源極傳遞至其漏極，即輸出端OUT為高電平，從而導致第二 NMOS管麗2被打開，第二 NMOS管麗2源極的接地信號VEE被傳遞至其漏極，第二 NMOS管麗2的漏極為低電平。其他電晶體均處於關斷狀態。在時間段T2內，脈衝信號CK由高電平變為低電平，輸入信號IN仍為低電平，節點 Nl仍為高電平，第三NMOS管麗3仍為打開狀態，並將變成低電平的脈衝信號CK傳遞至輸出端OUT，輸出端OUT變為低電平。同時第二 NMOS管麗2是斷開狀態的，第二 NMOS管麗2的漏極電位為不確定狀態，但是因為第一 NMOS管麗1和第二 NMOS管麗2均為斷開狀態，因此並不會對輸出端OUT信號產生影響。在時間段T3內，脈衝信號CK仍為低電平，輸入信號IN變為高電平，第一 PMOS管 MPl被斷開，第一 NMOS管麗1導通，因為節點m的高電平存儲在第一電容Cl中，所以麗3
7仍然被打開，輸入端OUT端輸出脈衝信號CK的低電平信號，從而導致第二 NMOS管麗2斷開。在時間段T4內，脈衝信號CK變為高電平，輸入信號IN仍然為高電平，存儲在第一電容Cl中的高電平仍然作用於第三NMOS管麗3，第三NMOS管麗3打開，輸出端OUT輸出脈衝信號CK的高電平，從而導致第二匪OS管麗2打開。輸入信號IN的高電平使第一 NMOS 管麗1持續打開，接地信號通過第二 NMOS管麗2的源極、漏極和第一 NMOS管麗1的源極、 漏極傳輸至節點W，節點W被拉至低電位，從而打開第二 PMOS管MP2，第二 PMOS管MP2的源極所接的電源信號VDD被傳遞至輸出端OUT，輸出端OUT為高電平，從而完成一個自反饋的循環過程，輸出端OUT保持為高電平。在時間段T5內，脈衝信號CK仍為高電平，輸入信號IN為高電平，但因為仍然滿足之間的自反饋條件，所以輸出端OUT保持輸出高電平。綜上所述，該移位寄存器單元完成了一個周期內的移位，輸出端OUT的輸出信號比輸入信號IN向後移位1/4個周期。從圖4中可以明顯看出各個信號之間的相位關係，可以看出輸出端OUT的信號比輸入信號IN的信號滯後1/4周期。本發明提供的動態移位寄存器單元，採用五個MOS管和一個電容Cl即可完成輸入信號IN的移位，即輸出端OUT的輸出信號在相位上比輸入信號IN滯後1/4周期，該周期指的是脈衝信號CK的周期。該移位寄存器單元利用電容Cl的存儲功能，在脈衝信號CK的第三個1/4周期內，將脈衝信號CK的有效電平區間輸出到輸出端0UT，本發明提供的動態移位寄存器利用電容Cl的存儲功能即可實現自反饋，從而簡化電路結構，節省版圖面積。本發明實施例還提供一種動態移位寄存器，以上實施例僅提供的是一個動態移位寄存器單元，如果需要完成一個完整周期的移位，則需要四個以上實施例所述的動態移位寄存器單元。下面結合附圖介紹一個完整的動態移位寄存器。參見圖5，該圖為本發明實施例提供的動態移位寄存器的示意圖。本實施例提供的動態移位寄存器，包括脈衝信號產生器G，還包括四個圖3所示的動態移位寄存器單元，分別為第一動態移位寄存器單元A，第二動態移位寄存器單元B、第三動態移位寄存器單元C和第四動態移位寄存器單元D ；脈衝信號產生器G，用於產生依次相差1/4周期相位的四個脈衝信號，分別是第一脈衝信號CK1、第二脈衝信號CK2、第三脈衝信號CK3和第四脈衝信號CK4 ；第一脈衝信號CK1、第二脈衝信號CK2、第三脈衝信號CK3和第四脈衝信號CK4分別作為第一動態移位寄存器單元A，第二動態移位寄存器單元B、第三動態移位寄存器單元 C和第四動態移位寄存器單元D的脈衝信號；第一動態移位寄存器單元A的輸入端連接輸入信號IN，輸出端OUTl連接第二動態移位寄存器單元的輸入端；第二動態移位寄存器單元B的輸出端0UT2連接第三動態移位寄存器單元C的輸入端；第三動態移位寄存器單元C的輸出端0UT3連接第四動態移位寄存器單元D的輸入端；第四動態移位寄存器單元D的輸出端0UT4作為下一個動態移位寄存器的輸入信號。參見圖6，該圖為圖5中各個信號的波形圖。
從圖6中可以看出，OUTl比IN移位1/4個周期，0UT2比IN移位2/4個周期，0UT3 比IN移位3/4個周期，0UT4比IN移位一個周期。可以理解的是，由N個圖3所示的動態移位寄存器單元均可以構成一個動態移位寄存器，N為正整數。例如，這種動態移位寄存器包括脈衝信號發生器，還包括N個圖3所示的動態移位寄存器單元；第一個動態移位寄存器單元的輸入端連接輸入信號，前一個動態移位寄存器單元的輸出信號作為後一個動態移位寄存器單元的輸入信號；所述脈衝信號發生器，用於產生依次相差1/4周期相位的脈衝信號，依次作為每個動態移位寄存器單元的脈衝信號。需要說明的是，圖5所示的僅是一個完整的動態移位寄存器，其能完成一個完整周期內的移位。如果顯示器面板中需要掃描的行數恰好是4的正整數倍，則需要整數個這樣的動態移位寄存器即可，例如，需要掃描的行數恰好是200行，則需要50個這樣的動態移位寄存器。如果顯示器面板中需要掃描的行數不是4的正整數倍，例如需要掃描的行數是202行，則需要50個這樣的動態移位寄存器後，另外還單獨需要2個如圖3所示的動態移位寄存器單元。需要說明的是，以上實施例中的動態移位寄存器單元是以低電平作為有效信號， 此處的低電平有效指的是輸入信號IN為低電平時，觸發圖3所示的動態移位寄存器單元開始工作，從而在一個脈衝信號CK的周期T內，將輸入信號IN向後移位1/4周期，輸出端OUT 輸出移位後的信號。下面介紹本發明實施例提供的另一種動態移位寄存器單元，是以高電平作為有效信號的，此處的高電平有效指的是輸入信號IN為高電平時，觸發圖7所示的動態移位寄存器單元開始工作，從而在脈衝信號CK的一個周期T內，將輸入信號IN向後移位 1/4周期，輸出端OUT輸出移位後的信號。參見圖7，該圖為本發明提供的動態移位寄存器單元的另一實施例電路圖。本實施例提供的動態移位寄存器單元，包括第三PMOS管MP3、第四PMOS管MP4、 第五PMOS管MP5、第四NMOS管MN4、第五NMOS管MN5和第二電容C2 ；所述第四PMOS管MP4的柵極和第四NMOS管MN4的柵極均連接輸入信號IN ；所述第四PMOS管MP4的漏極和第四NMOS管MN4的漏極均連接第二節點N2 ；所述第三PMOS管MP3的源極連接電源VDD，漏極連接第四PMOS管MP4的源極，柵極連接輸出端OUT ；所述第四NMOS管MN4的源極接地VEE ；所述第二電容C2連接在電源VDD和第二節點N2之間；所述第五PMOS管MP5的柵極和第五NMOS管麗5的柵極均連接第二節點N2 ；所述第五PMOS管MP5的漏極和第五NMOS管麗5的漏極均連接輸出端OUT ；所述第五NMOS管麗5的源極接地VEE ；所述第五PMOS管MP5的源極接脈衝信號 CKo可以理解的是，本實施例提供的動態移位寄存器的工作原理與圖3的類似，在此不再贅述，從圖8所示的波形圖中可以看出，輸出端OUT的信號比輸入信號IN移位1/4個周期。需要說明的是，圖7所示的動態移位寄存器單元也可以連接為圖5形式的動態移位寄存器，其工作原理類似，在此不再贅述。以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制。雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種動態移位寄存器單元，其特徵在 於，包括第一 PMOS管、第二 PMOS管、第一 NMOS 管、第二 NMOS管、第三NMOS管和第一電容；所述第一 PMOS管的柵極和第一 NMOS管的柵極均接輸入信號； 所述第一 PMOS管的漏極和第一 NMOS管的漏極均連接第一節點； 所述第一電容連接在所述第一節點和地之間； 所述第一 PMOS管的源極和第二 PMOS管的源極均接電源；所述第一 NMOS管的源極連接第二 NMOS管的漏極，第二 NMOS管的源極接地，第二 NMOS 管的柵極連接輸出端；所述第二 PMOS管的柵極和第三NMOS管的柵極均連接所述第一節點； 所述第二 PMOS管的漏極和第三NMOS管的漏極均連接輸出端； 所述第三NMOS管的源極接脈衝信號。
2.根據權利要求1所述的動態移位寄存器單元，其特徵在於，所述輸入信號為低電平有效。
3.一種動態移位寄存器，包括脈衝信號發生器，其特徵在於，還包括N個權利要求1或 2所述的動態移位寄存器單元，N為正整數；第一個動態移位寄存器單元的輸入端連接輸入信號，前一個動態移位寄存器單元的輸出信號作為後一個動態移位寄存器單元的輸入信號；所述脈衝信號發生器，用於產生依次相差1/4周期相位的脈衝信號，依次作為每個動態移位寄存器單元的脈衝信號。
4.根據權利要求3所述的動態移位寄存器，其特徵在於，包括四個所述動態移位寄存器單元，分別為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元；所述脈衝信號產生器，用於產生依次相差1/4周期相位的四個脈衝信號，分別是第一脈衝信號、第二脈衝信號、第三脈衝信號和第四脈衝信號；第一脈衝信號、第二脈衝信號、 第三脈衝信號和第四脈衝信號分別作為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元的脈衝信號；第一動態移位寄存器單元的輸入端連接輸入信號，輸出端連接第二動態移位寄存器單元的輸入端；第二動態移位寄存器單元的輸出端連接第三動態移位寄存器單元的輸入端； 第三動態移位寄存器單元的輸出端連接第四動態移位寄存器單元的輸入端； 第四動態移位寄存器單元的輸出端作為下一個動態移位寄存器的輸入信號。
5.一種動態移位寄存器單元，其特徵在於，包括第五PMOS管、第四PMOS管、第五PMOS 管、第四NMOS管、第五NMOS管和第二電容；所述第四PMOS管的柵極和第四NMOS管的柵極均連接輸入信號； 所述第四PMOS管的漏極和第四NMOS管的漏極均連接第二節點； 所述第五PMOS管的源極連接電源，漏極連接第四PMOS管的源極，柵極連接輸出端； 所述第四NMOS管的源極接地； 所述第二電容連接在電源和第二節點之間； 所述第五PMOS管的柵極和第五NMOS管的柵極均連接第二節點； 所述第五PMOS管的漏極和第五NMOS管的漏極均連接輸出端；所述第五NMOS管的源極接地；所述第五PMOS管的源極接脈衝信號。
6.根據權利要求5所述的動態移位寄存器單元，其特徵在於，所述輸入信號為高電平有效。
7.一種動態移位寄存器，包括脈衝信號發生器，其特徵在於，還包括N個權利要求5或 6所述的動態移位寄存器單元，N為正整數；第一個動態移位寄存器單元的輸入端連接輸入信號，前一個動態移位寄存器單元的輸出信號作為後一個動態移位寄存器單元的輸入信號；所述脈衝信號發生器，用於產生依次相差1/4周期相位的脈衝信號，依次作為每個動態移位寄存器單元的脈衝信號。
8.一種動態移位寄存器，其特徵在於，包括四個所述動態移位寄存器單元，分別為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元；所述脈衝信號產生器，用於產生依次相差1/4周期相位的四個脈衝信號，分別是第一脈衝信號、第二脈衝信號、第三脈衝信號和第四脈衝信號；第一脈衝信號、第二脈衝信號、 第三脈衝信號和第四脈衝信號分別作為第一動態移位寄存器單元，第二動態移位寄存器單元、第三動態移位寄存器單元和第四動態移位寄存器單元的脈衝信號；第一動態移位寄存器單元的輸入端連接輸入信號，輸出端連接第二動態移位寄存器單元的輸入端；第二動態移位寄存器單元的輸出端連接第三動態移位寄存器單元的輸入端；第三動態移位寄存器單元的輸出端連接第四動態移位寄存器單元的輸入端；第四動態移位寄存器單元的輸出端作為下一個動態移位寄存器的輸入信號。
全文摘要
本發明提供的動態移位寄存器單元及動態移位寄存器，採用五個MOS管和一個電容即可完成輸入信號的移位，即輸出端的輸出信號在相位上比輸入信號滯後1/4周期。該移位寄存器單元利用電容的存儲功能，在脈衝信號的第三個1/4周期內，將脈衝信號的有效電平區間輸出到輸出端，因此，該移位寄存器屬於利用電容實現自反饋的動態移位寄存器。本發明提供的動態移位寄存器利用電容即可實現自反饋，從而簡化電路結構，節省版圖面積。
文檔編號G11C19/28GK102467972SQ20101054931
公開日2012年5月23日 申請日期2010年11月18日 優先權日2010年11月18日
發明者曾章和, 錢棟 申請人:上海天馬微電子有限公司