一種半導體裝置及其製造方法與流程

2023-09-16 05:00:50 2

本發明涉及半導體技術領域，特別涉及一種半導體裝置及其製造方法。

背景技術：

目前，使用二維半導體層能夠降低功率損耗，這是因為與厚半導體層相比，半導體層的二維結構能夠提高柵電極的靜電控制並且降低短溝道效應。最小的可允許的溝道長度正比於材料厚度的平方根因此通過使用較薄的材料，可以製造帶有較短溝道的電晶體。就0.65nm厚的單層MoS2而言，帶有1.5nm長的溝道的電晶體仍然具有電晶體功能。

但是對於較少層二維半導體層的FET，接觸電阻成為一個挑戰，其歐姆接觸的電阻較高，影響了FET的器件性能。

技術實現要素：

本發明的一個目的是：提供一種帶有二維半導體層溝道和鰭式半導體層溝道的半導體裝置。

根據本發明的第一方面，提供了一種半導體裝置，包括：半導體襯底；位於所述半導體襯底上的絕緣層；以及位於所述絕緣層上的溝道結構；其中，所述溝道結構包括：鰭式半導體層溝道和位於所述鰭式半導體層溝道上的二維半導體層溝道。

進一步，所述二維半導體層溝道包括：一個或多個二維半導體層。

進一步，所述鰭式半導體層溝道的材料包括：鍺、矽；和/或所述二維半導體層溝道的材料包括：過渡金屬硫族化合物TMD、矽烯、黑磷。

進一步，所述TMD包括：MoS2、MoSe2、MoTe2、WS2、WSe2或者WTe2。

進一步，所述鰭式半導體層溝道的厚度為5～50nm；和/或所述二維半導體層溝道的厚度為2～10nm。

進一步，所述半導體裝置還包括：位於所述溝道結構的一部分上的柵極氧化物和柵極；以及位於所述柵極兩邊且位於所述溝道結構上的源極和漏極。

進一步，所述半導體裝置還包括：位於所述源極與所述二維半導體層溝道之間以及位於所述漏極與所述二維半導體層溝道之間的第一氧化物；和/或位於所述鰭式半導體層溝道與所述二維半導體層溝道之間的第二氧化物。

進一步，所述第一氧化物的材料包括：TiO2或SiO2；和/或所述第二氧化物的材料包括：TiO2或SiO2。

進一步，所述第一氧化物和/或所述第二氧化物的厚度為1～2nm。

進一步，所述半導體裝置還包括：位於所述柵極與所述源極之間以及位於所述柵極與所述漏極之間的間隔物。

進一步，所述半導體裝置還包括：位於所述源極以下且在所述溝道結構中的源區；以及位於所述漏極以下且在所述溝道結構中的漏區。

根據本發明的第二方面，提供了一種半導體裝置的製造方法，包括：提供半導體襯底；在所述半導體襯底上形成絕緣層；以及在所述絕緣層上形成溝道結構；其中，所述溝道結構包括：鰭式半導體層溝道和位於所述鰭式半導體層溝道上的二維半導體層溝道。

進一步，在所述絕緣層上形成溝道結構的步驟包括：在所述絕緣層上形成鰭式半導體層溝道；以及在所述鰭式半導體層溝道上沉積形成二維半導體層溝道。

進一步，所述半導體裝置的製造方法還包括：在所述溝道結構的一部分上形成柵極氧化物和柵極；在所述柵極兩邊且在所述溝道結構上形成源極和漏極。

進一步，在所述溝道結構的一部分上形成柵極氧化物和柵極的步 驟包括：在所述溝道結構上形成第一氧化物，其中，所述第一氧化物的一部分作為柵極氧化物；在所述柵極氧化物上形成柵極。

進一步，在所述鰭式半導體層溝道上沉積形成二維半導體層溝道之前，所述半導體裝置的製造方法還包括：在所述鰭式半導體層溝道上形成第二氧化物。

進一步，在所述柵極兩邊且在所述溝道結構上形成源極和漏極的步驟包括：在所述第一氧化物上形成源極和漏極；或者刻蝕所述第一氧化物的至少一部分以暴露所述二維半導體層溝道的至少一部分，並且在至少被暴露的二維半導體層溝道上形成源極和漏極。

進一步，在所述溝道結構的一部分上形成柵極之前，所述半導體裝置的製造方法還包括：去除所述鰭式半導體層溝道兩邊且位於所述絕緣層上的第一氧化物的一部分、二維半導體層溝道的一部分以及第二氧化物的一部分。

進一步，在所述柵極兩邊且在所述溝道結構上形成源極和漏極之前，所述半導體裝置的製造方法還包括：以所述柵極為掩模，去除所述柵極兩邊被暴露的第一氧化物、二維半導體層溝道和第二氧化物。

進一步，在所述柵極兩邊且在所述溝道結構上形成源極和漏極之前，所述半導體裝置的製造方法還包括：在所述柵極兩邊形成間隔物。

進一步，在所述柵極兩邊形成間隔物之前，所述半導體裝置的製造方法還包括：以所述柵極為掩模，通過輕摻雜漏極注入工藝在所述溝道結構中形成源區和漏區。

進一步，在所述絕緣層上形成鰭式半導體層溝道的步驟包括：通過化學氣相沉積在所述絕緣層上沉積多晶半導體；對所述多晶半導體執行離子注入形成N型阱區和/或P型阱區；對所述多晶半導體執行雷射退火形成類晶半導體；通過光刻和幹法刻蝕對所述類晶半導體執行鰭式圖案化形成鰭式半導體層溝道。

本發明中，提供了一種雙溝道的半導體裝置及其製造方法。該半導體裝置包括：半導體襯底；位於該半導體襯底上的絕緣層；以及位於該絕緣層上的溝道結構；其中，該溝道結構包括：鰭式半導體層溝 道和位於該鰭式半導體層溝道上的二維半導體層溝道。

進一步地，在二維半導體層溝道上分別形成柵極、源極和漏極後，源極、漏極分別與二維半導體層形成肖特基勢壘，當在柵極施加電壓後，電子可以從源極通過隧穿效應經過二維半導體層溝道和鰭式半導體層溝道，再通過隧穿效應到達漏極。由於電子能夠通過隧穿效應從源極進入二維半導體層溝道，因此不再受歐姆接觸的影響，從而可以提高器件性能。

通過以下參照附圖對本發明的示例性實施例的詳細描述，本發明的其它特徵及其優點將會變得清楚。

附圖說明

構成說明書的一部分的附圖描述了本發明的實施例，並且連同說明書一起用於解釋本發明的原理。

參照附圖，根據下面的詳細描述，可以更加清楚地理解本發明，其中：

圖1A是示出根據本發明一些實施例的半導體裝置的製造方法的流程圖。

圖1B是示意性地示出根據本發明一些實施例的半導體裝置垂直於鰭式半導體層溝道方向的截面立體圖。

圖2A是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中A-A』方向的橫截面圖。

圖2B是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中B-B』方向的橫截面圖。

圖3A是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中A-A』方向的橫截面圖。

圖3B是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中B-B』方向的橫截面圖。

圖4A是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中A-A』方向的橫截面圖。

圖4B是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中B-B』方向的橫截面圖。

圖5A是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中A-A』方向的橫截面圖。

圖5B是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中B-B』方向的橫截面圖。

圖6A是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中A-A』方向的橫截面圖。

圖6B是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中B-B』方向的橫截面圖。

圖7A是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中A-A』方向的橫截面圖。

圖7B是示意性地示出根據本發明另一些實施例的半導體裝置製造方法的一個階段的結構沿著圖9中B-B』方向的橫截面圖。

圖8A是示意性地示出根據本發明另一些實施例的半導體裝置沿著圖9中A-A』方向的橫截面圖。

圖8B是示意性地示出根據本發明另一些實施例的半導體裝置沿著圖9中B-B』方向的橫截面圖。

圖9是示意性地示出根據本發明另一些實施例的半導體裝置垂直於鰭式半導體層溝道方向的截面立體圖。

具體實施方式

現在將參照附圖來詳細描述本發明的各種示例性實施例。應注意到：除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對布置、數字表達式和數值不限制本發明的範圍。

同時，應當明白，為了便於描述，附圖中所示出的各個部分的尺寸並不是按照實際的比例關係繪製的。

以下對至少一個示例性實施例的描述實際上僅僅是說明性的，決不作為對本發明及其應用或使用的任何限制。

對於相關領域普通技術人員已知的技術、方法和設備可能不作詳細討論，但在適當情況下，所述技術、方法和設備應當被視為授權說明書的一部分。

在這裡示出和討論的所有示例中，任何具體值應被解釋為僅僅是示例性的，而不是作為限制。因此，示例性實施例的其它示例可以具有不同的值。

應注意到：相似的標號和字母在下面的附圖中表示類似項，因此，一旦某一項在一個附圖中被定義，則在隨後的附圖中不需要對其進行進一步討論。

圖1A是示出根據本發明一些實施例的半導體裝置的製造方法的流程圖。

步驟S11，提供半導體襯底。例如，Si襯底等。

步驟S13，在半導體襯底上形成絕緣層。例如，在Si襯底上通過沉積或氧化工藝形成SiO2。

步驟S15，在絕緣層上形成溝道結構。其中，該溝道結構包括：鰭式半導體層溝道和位於該鰭式半導體層溝道上的二維半導體層溝道。

通過上述方法，形成了一種包括鰭式半導體層溝道和二維半導體層溝道這種雙溝道結構的半導體裝置。

圖1B是示意性地示出根據本發明一些實施例的半導體裝置垂直於鰭式半導體層溝道方向的截面立體圖。

如圖1B所示，該半導體裝置包括：半導體襯底101，位於半導體襯底101上的絕緣層102；以及位於絕緣層102上的溝道結構；其中，該溝道結構包括：鰭式半導體層溝道104和位於該鰭式半導體層溝道104上的二維半導體層溝道106。

在一些實施例中，半導體裝置還包括：位於溝道結構的一部分上的柵極氧化物107和柵極109；以及位於柵極兩邊且位於溝道結構上的源極(圖1B未示出)和漏極114。在該實施例中，在二維半導體層溝道上分別形成柵極、源極和漏極，從而構成場效應電晶體(Field Effect Transistor，FET)，源極、漏極分別與二維半導體層形成肖特基勢壘，當在柵極施加電壓後，電子可以從源極通過隧穿效應經過二維半導體層溝道和鰭式半導體層溝道，再通過隧穿效應到達漏極。由於電子能夠通過隧穿效應從源極進入二維半導體層溝道，因此不再受歐姆接觸的影響，從而可以提高器件性能。

在場效應電晶體中採用一個或兩個二維半導體層層的一個優點是通過減少層的數量可以調節它們的帶隙，其中，上述二維半導體層可以具有直接帶隙，該直接帶隙高於相關材料堆疊的帶隙。這種較高的帶隙使得功率損耗進一步減小，使用橫向電場也能夠調節帶隙的大小。相比傳統的FET，這樣的調節能夠獲得更有效的電晶體開關特性。

圖9是示意性地示出根據本發明另一些實施例的半導體裝置垂直於鰭式半導體層溝道方向的截面立體圖。圖9示出了沿A-A』方向截面的半導體裝置的部分結構的立體圖。

如圖9所示，半導體裝置可以包括：半導體襯底201(例如矽Si襯底)；位於半導體襯底201上的絕緣層202(例如SiO2)；以及位於絕緣層202上的溝道結構；其中，該溝道結構包括：鰭式半導體層溝道304和位於鰭式半導體層溝道304上的二維半導體層溝道406。

在一些實施例中，二維半導體層溝道可以包括：一個或多個二維半導體層。即，二維半導體層溝道可以是單層二維半導體層，也可以由多個單層二維半導體層組成。

在一些實施例中，鰭式半導體層溝道的材料可以包括：鍺、矽等；和/或二維半導體層溝道的材料可以包括：TMD(Transition-metal dichalcogenide，過渡金屬硫族化合物)、矽烯、黑磷等。例如，TMD可以包括：MoS2、MoSe2、MoTe2、WS2、WSe2或者WTe2等。

在一些實施例中，鰭式半導體層溝道的厚度可以為5～50nm(例如，10nm、20nm、30nm或40nm)；和/或二維半導體層溝道的厚度可以為2～10nm(3nm、5nm或8nm)。

在本發明的一些實施例中，如圖9所示，半導體裝置還可以包括：位於二維半導體層溝道上的第一氧化物407，以及位於第一氧化物407 上的柵極509，這裡，柵極下面的第一氧化物407用作柵極氧化物。

在本發明的一些實施例中，如圖9所示，半導體裝置還可以包括：位於鰭式半導體層溝道304與二維半導體層溝道406之間的第二氧化物405。該第二氧化物405可以將二維半導體層溝道與鰭式半導體層溝道間隔開。

下面結合圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A和圖8B說明根據本發明另一些實施例的半導體裝置製造方法的過程。

首先，如圖2所示，提供半導體襯底201，例如矽襯底。

接下來，如圖2所示，在半導體襯底201上形成絕緣層202。例如在半導體襯底201上沉積SiO2作為絕緣層202。該絕緣層的厚度可以為2～10nm，例如3nm、5nm或8nm。

接下來，在絕緣層202上形成鰭式半導體層溝道304，例如圖3A和圖3B所示。在一個實施例中，在絕緣層202上形成鰭式半導體層溝道304的步驟可以包括：如圖2所示，通過CVD(Chemical Vapor Deposition，化學氣相沉積)在絕緣層202上沉積多晶半導體203(例如，多晶鍺或多晶矽)；對多晶半導體203執行離子注入形成N型阱區和/或P型阱區；對該多晶半導體203執行雷射退火形成類晶半導體(例如，類晶鍺或類晶矽)；通過光刻和幹法刻蝕對該類晶半導體執行鰭式圖案化形成鰭式半導體層溝道304，如圖3A所示。

接下來，在鰭式半導體層溝道304上沉積形成二維半導體層溝道406，如圖4A和4B所示。在一些實施例中，二維半導體層溝道可以包括：一個或多個二維半導體層，例如，可以經過多次沉積形成多個二維半導體層。這裡以形成二維MoS2為例：可以利用S和MoO3作為前驅體，利用PTAS(perylene-3,4,9,10-tetracarboxylic acid tetrapotassium salt，3,4,9,10-苝四羧酸四鉀鹽)作為種子，在650℃的氬氣環境中執行CVD工藝，沉積形成二維MoS2。

在該步驟中，形成的半導體裝置包括：半導體襯底201，位於半導體襯底201上的絕緣層202，以及位於絕緣層202上的溝道結構， 該溝道結構包括：鰭式半導體層溝道304和位於鰭式半導體層溝道304上的二維半導體層溝道406。

在一些實施例中，如圖4A和圖4B所示，可以利用例如MOCVD(Metal-organic Chemical Vapor Deposition，金屬有機化合物化學氣相沉積)或ALD(Atomic layer deposition，原子層沉積)等工藝先在鰭式半導體層溝道304上形成第二氧化物405(例如，TiO2或SiO2等)，然後利用例如CVD工藝在第二氧化物405上沉積二維半導體層溝道材料以形成二維半導體層溝道406。這樣可以在二維半導體層溝道406與鰭式半導體層溝道304之間形成第二氧化物405，從而將二維半導體層溝道與鰭式半導體層溝道間隔開。第二氧化物的厚度可以為1～2nm，例如1.5nm。

在該步驟中，形成的半導體裝置包括：半導體襯底201，位於半導體襯底201上的絕緣層202，以及位於絕緣層202上的溝道結構，該溝道結構包括：鰭式半導體層溝道304和位於鰭式半導體層溝道304上的二維半導體層溝道406；以及位於鰭式半導體層溝道304與二維半導體層溝道406之間的第二氧化物405。

在另一些實施例中，也可以直接在鰭式半導體層溝道304上沉積形成二維半導體層溝道406，即在二維半導體層溝道406與鰭式半導體層溝道304之間不形成第二氧化物，即半導體裝置也可以不包括第二氧化物，二維半導體層溝道可以與鰭式半導體層溝道直接接觸而不需要間隔開。

在一些實施例中，在溝道結構上形成第一氧化物。例如，如圖4A和4B所示，利用MOCVD或ALD等工藝在二維半導體層溝道406上形成第一氧化物407(例如，TiO2或SiO2等)。第一氧化物的厚度可以為1～2nm，例如1.5nm。這裡，該第一氧化物的一部分可以作為柵極氧化物，在柵極氧化物上形成柵極。

關於形成柵極的過程可以結合圖4A、圖4B、圖5A和圖5B說明。如圖4A和圖4B所示，例如，利用PVD(Physical Vapor Deposition，物理氣相沉積)工藝在第一氧化物407上沉積柵極材料408(例如， 金屬(例如Cr、Au)、多晶矽等)。例如，該柵極材料厚度可以為100～300nm。接下來，如圖5A和圖5B所示，利用光刻和幹法刻蝕工藝對柵極材料408進行圖案化以形成柵極509。至此，在溝道結構的一部分上形成柵極氧化物和柵極。

在該步驟中，形成的半導體裝置包括：半導體襯底201，位於半導體襯底201上的絕緣層202，以及位於絕緣層202上的溝道結構，該溝道結構包括：鰭式半導體層溝道304和位於鰭式半導體層溝道304上的二維半導體層溝道406；位於鰭式半導體層溝道304與二維半導體層溝道406之間的第二氧化物405；位於二維半導體層溝道上的第一氧化物407，以及位於第一氧化物407上的柵極509。這裡，柵極下面的第一氧化物407用作柵極氧化物。在該步驟中，第一氧化物407與柵極氧化物一體形成。在另一些實施例中，第一氧化物也可以不與柵極氧化物一體形成，即可以分別形成柵極氧化物和第一氧化物。

接下來，如圖6A和圖6B所示，以柵極509為掩模，去除柵極509兩邊被暴露的第一氧化物、二維半導體層溝道和第二氧化物。去除這部分被暴露的第一氧化物、二維半導體層溝道和第二氧化物，是為了與襯底上可能存在的其他柵極形成間隔，從而防止與其他器件形成幹擾。優選地，可以在後面的製造過程中，在該間隔中沉積形成絕緣物以增強防幹擾性能。

在另一實施例中，也可以在形成柵極之前，去除鰭式半導體層溝道304兩邊且位於絕緣層202上的第一氧化物的一部分、二維半導體層溝道的一部分以及第二氧化物的一部分；然後再在溝道結構的一部分上形成柵極，從而也可以形成圖6A所示的結構。

接下來，如圖7A和圖7B所示，以柵極509為掩模，通過輕摻雜漏極(Lightly Doped Drain，LDD)注入工藝在所述溝道結構中形成源區710和漏區711。例如，可以採用nLDD或pLDD形成源區或漏區。在該步驟中，形成的半導體裝置還可以包括：位於溝道結構中的源區710和漏區711。

接下來，如圖7A和圖7B所示，在柵極509兩邊形成間隔物712。 例如，可以在圖7A和圖7B所示的結構上沉積SiO2或者其他絕緣材料，然後經過刻蝕工藝形成間隔物。該間隔物可以使得柵極與將要形成的源極或漏極之間形成絕緣間隔，防止柵極與源極、柵極與漏極形成電連接。在該步驟中，形成的半導體裝置還可以包括：位於柵極兩邊的間隔物712。

接下來，在柵極509兩邊且在溝道結構上形成源極813和漏極814，如圖8A和圖8B所示。例如，在第一氧化物407上形成源極813和漏極814。源極和漏極可以為金屬材料(例如Au、Ti)或者合金(例如Au/Ti合金)等。例如，可以在溝道結構上依次沉積50nm的Ti和5nm的Au，然後經過刻蝕形成源極和漏極。

在該步驟中，形成的半導體裝置包括：半導體襯底201，位於半導體襯底201上的絕緣層202，以及位於絕緣層202上的溝道結構，該溝道結構包括：鰭式半導體層溝道304和位於鰭式半導體層溝道304上的二維半導體層溝道406；位於溝道結構的一部分上的柵極氧化物和柵極509；位於柵極509兩邊且位於溝道結構上的源極813和漏極814；位於源極813與二維半導體層溝道406之間以及位於漏極814與二維半導體層溝道406之間的第一氧化物407；位於鰭式半導體層溝道304與二維半導體層溝道406之間的第二氧化物405；位於柵極509與源極813之間以及位於柵極509與漏極814之間的間隔物712；位於源極813以下且在溝道結構中的源區710；以及位於漏極814以下且在溝道結構中的漏區711。這裡，柵極下面的第一氧化物407用作柵極氧化物。

至此，形成了根據本發明另一些實施例的半導體裝置，例如為N型FET或P型FET。例如對於形成的N型FET，上述形成的第一氧化物不但存在於柵極與二維半導體層溝道之間(作為柵極氧化物)，而且存在於源極與二維半導體層溝道、漏極與二維半導體層溝道之間，該第一氧化物分別與源極、漏極形成肖特基勢壘。當柵極沒有被施加閾值電壓時，電子不能穿過第一氧化物，即源極與漏極不能導通；當柵極被施加閾值電壓時，電子能夠通過隧穿效應穿過第一氧化物，從 源極到達二維半導體層溝道，並且其中一部分電子沿著二維半導體層溝道到達漏極，另一部分電子通過隧穿效應穿過第二氧化物進入鰭式半導體層溝道並沿著鰭式半導體層溝道到達漏極，這些電子在到達漏極之前還需要通過隧穿效應穿過位於漏極下面的第一氧化物和/或第二氧化物，從而到達漏極。由於電子能夠通過隧穿效應從源極進入二維半導體層溝道，因此不再受歐姆接觸的影響，從而可以提高器件性能。

在根據本發明的製造方法形成的半導體裝置中，由於二維半導體材料的晶體結構比較完整，與其它材料集成界面沒有懸掛鍵，載流子不會受到界面不完整性的散射，因此利用二維半導體層溝道可以提高柵極靜電控制能力，並且利用隧穿效應也避免了源極、漏極與二維半導體層的歐姆接觸電阻較高的問題。

在另一實施例中，在柵極兩邊且在溝道結構上形成源極和漏極的步驟可以包括：刻蝕第一氧化物407的至少一部分以暴露二維半導體層溝道406的至少一部分，並且在至少被暴露的二維半導體層溝道406上形成源極和漏極。在另一實施例中，也可以不形成第一氧化物，而在二維半導體層溝道的一部分(也即溝道結構的一部分)上直接形成柵極氧化物和柵極，即在柵極與溝道結構之間形成有柵極氧化物，在形成源極和漏極的二維半導體層溝道部分上不再存在氧化物，再在後續工藝過程中形成源極或漏極。

上面兩個實施例所形成的源極和漏極與二維半導體層溝道之間均不存在第一氧化物，源極與二維半導體層溝道、漏極與二維半導體層溝道分別形成金屬半導體接觸，從而也可以形成肖特基勢壘。關於這樣形成的半導體裝置的關斷和導通的工作原理與前面類似，例如對於N型FET，在柵極被施加閾值電壓時，電子通過隧穿效應經過肖特基勢壘，並經過二維半導體層溝道和鰭式半導體層溝道到達漏極，實現源極和漏極之間的導通，這裡不再詳細說明。

至此，已經詳細描述了根據本發明的製造半導體裝置的方法和所形成的半導體裝置。為了避免遮蔽本發明的構思，沒有描述本領域所公知 的一些細節。本領域技術人員根據上面的描述，完全可以明白如何實施這裡公開的技術方案。

雖然已經通過示例對本發明的一些特定實施例進行了詳細說明，但是本領域的技術人員應該理解，以上示例僅是為了進行說明，而不是為了限制本發明的範圍。本領域的技術人員應該理解，可在不脫離本發明的範圍和精神的情況下，對以上實施例進行修改。本發明的範圍由所附權利要求來限定。