銅金屬覆蓋層的製備方法
2023-10-10 11:53:29 4
專利名稱：銅金屬覆蓋層的製備方法
技術領域：
本發明涉及半導體器件技術領域，尤其涉及一種銅金屬覆蓋層的製備方法。
背景技術：
隨著科學技術的不斷進步，後道互連在半導體晶片製造領域發揮著越來越重要的作用。另外，在先進位程中，圖形的關鍵尺寸也越來越小。為了獲得更低的信號延時和高性能的響應特性，45納米技術結點以下的銅互連層所用的介質材料的介電常數越來越低，孔隙率越來越高，結構更為疏鬆。線寬的減小和多孔介質材料應用對互連結構的可靠性提出更大挑戰。銅互連結構的可靠性問題主要涉及抗電遷移，介質擊穿，應力遷移，靜電累積放電等離子引發的擊穿及封裝相關的可靠性等多個方面。作為導電、動力供應和信號傳遞的互 連結構，其抗電遷移性能是銅互連可靠性能中最重要的一個方面。但是，在工作狀態下，溫度和電場的雙重因素會使得銅互連線中的銅原子在電子風的撞擊下產生定向移動，從而使得金屬銅從陰極端向陽極端發生移動，導致陰極端出現空洞和陽極端出現金屬擠出，最後引發互連結構的電阻變大，甚至斷路和短路，使整個晶片失效。對於銅互連結構而言，其電遷移的主導模式是界面擴散，因而伴隨著線寬的減少，界面的比例不斷增大，保障抗電遷移性能的難度也越來越達。由於集成電路晶片的應用範圍日益擴大，性能的要求也越來越高，因此保障可靠性性能，特別是提高抗電遷移性能成為晶片製造的重要問題。目前，研究者從多方面提出了提高銅互連結構的抗電遷移性能的途徑，比如採用製造導向性設計(Designfor Manufacture)從設計規則方面進行圖形優化,對容易出現電遷移問題的結構或圖形進行約束或禁止，從設計上給出金屬互連所能承受的最大電流密度；採用多層介質覆蓋層以提高結合力和密封性能以降低銅的界面擴散係數；以及在銅的頂部生長金屬覆蓋層提高抗電遷移性能和應力遷移性能的方法。如專利申請號為200310124737. 6的中國專利所揭露的具有雙覆蓋層的半導體器件的互連及其製造方法，所述半導體器件的互連是一種銅金屬鑲嵌互連，在用化學機械拋光加工過的銅層上形成覆蓋層，該覆蓋層是氮化矽層和碳化矽層的雙層結構。因此，有可能在提供優良的漏電流抑制作用的同時維持碳化矽層的高刻蝕選擇性和低介電常數。該覆蓋層是由順序澱積的氮化矽層和碳化矽層形成的雙層結構。該專利發明人認為，由於提高了界面間表面的界面特性，所以在界面間表面中不會出現孔洞；由於界面性能得到強化，因而可以提高其抗電遷移性能。但是，所述方法忽略了金屬銅和介質阻擋層的界面，而金屬銅和介質阻擋層直接接觸的界面結合力較差，因此該方法可用於降低漏電流而對電遷移性能的提聞相當有限。又如專利申請號為200980138541. 8的中國專利所揭露的用於形成釕金屬覆蓋層的方法，所述方法通過沉積釕(Ru)金屬於半導體器件製造中以改善銅(Cu)金屬中的電遷移和應力遷移。該專利的實施例包括用NHx (X < 3)自由基和H自由基處理包括金屬層和低K電介質材料的圖案化襯底，以提高Ru金屬層在金屬銅層上相對於在低K電介質材料上的沉積選擇比。另外，在專利號為00810831. 5的中國專利所揭露的具有高抗電遷移的導體的製作方法及其結構中提出採用塗覆的方法選擇性的將金屬覆蓋層CoWP (鈷鎢磷)沉積到銅表面，提高的抗電遷移性能和抗應力遷移性能。上述兩個中國專利均涉及到金屬覆蓋層的選擇性沉積。即，澱積所述金屬覆蓋層在所述銅金屬層和所述介質保護層之間形成一個過渡層，可以明顯的提高兩者的結合力，能極大地提高互連結構的抗電遷移性能。上述兩個專利的技術方案均理想化的通過選擇性生長僅在銅結構上形成金屬覆蓋層。但是，在實際生產工藝中，僅依靠塗覆過程或沉積過程的選擇性生長均無法避免金屬覆蓋層在電介質材料上的沉積。勢必會導致金屬覆蓋層對電介質材料，特別是疏鬆的多孔介質材料的金屬粘汙，導致漏電流大增，擊穿特性銳減。
為此，如何能夠採用簡單有效的方法實現在金屬銅表面形成金屬覆蓋層，而不會在絕緣介質上產生不需要的金屬殘留，實現完全選擇性的生長銅金屬覆蓋層成為本領域亟待解決的問題。故針對現有技術存在的問題，本案設計人憑藉從事此行業多年的經驗，積極研究改良，於是有了本發明一種銅金屬覆蓋層的製備方法。
發明內容
本發明是針對現有技術中，傳統的銅金屬覆蓋層的製備方法僅用於降低漏電流，而對電遷移性能的提高相當有限；另一方面，僅依靠塗覆過程或沉積過程的選擇性生長均無法避免金屬覆蓋層在電介質材料上的沉積，導致金屬覆蓋層對電介質材料，特別是疏鬆的多孔介質材料的金屬粘汙，進而使得漏電流大增，擊穿特性銳減等缺陷提供一種銅金屬覆蓋層的製備方法。為了解決上述問題，本發明提供一種銅金屬覆蓋層的製備方法，所述方法包括執行步驟SI :提供具有冗餘銅金屬填充的半導體器件；執行步驟S2 :化學機械研磨所述具有冗餘銅金屬填充的半導體器件之冗餘金屬銅填充所在的表面，並將所述研磨停止在所述防金屬擴散層；執行步驟S3 :對經過所述步驟S2平坦化處理後的半導體器件進行高選擇比的化學機械研磨，通過調節研磨參數使其對所述銅金屬填充具有很高的材料去除率，對所述防金屬擴散層具有低去除率，並使得所述銅金屬填充的第二上表面較所述溝槽結構之第一上邊沿具有預定高度h的凹陷；執行步驟S4 :在所述銅金屬填充的第二上表面和所述防金屬擴散層的第三上表面澱積金屬覆蓋層，所述金屬覆蓋層與所述銅金屬填充形成金屬對金屬的化學鍵和金屬鍵，並在電力作用下所述金屬覆蓋層與所述銅金屬填充電性連接；執行步驟S5 :通過化學機械研磨去除所述防金屬擴散層，並對所述低介電常數介質層保持一定的過研磨，以完全去除所述防金屬擴散層且所述銅金屬填充的第二上表面具有所述金屬覆蓋層，所述金屬覆蓋層與所述低介電常數介質層具有共平面的上表面；執行步驟S6 :在所述金屬覆蓋層與所述低介電常數介質層共平面的上表面澱積所述介質隔離保護層，以防止所述金屬覆蓋層氧化或者腐蝕。可選地，所述具有冗餘銅金屬填充的半導體器件的製備方法進一步包括在具有下層金屬連線的矽基襯底上設置低介電常數介質層；在所述低介電常數介質層中刻蝕形成所述溝槽結構；在所述溝槽結構內及其低介電常數介質層的第一上表面澱積防金屬擴散層；在所述溝槽結構內澱積所述銅籽晶層，並通過電鍍工藝進行金屬銅填充以形成所述冗餘銅金屬填充。可選地，所述低介電常數介質層的相對介電常數為2. 5。可選地，所述研磨參數的調節包括調節研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力。
可選地，所述防金屬擴散層為鉭、氮化鉭的其中之一。可選地，所述高選擇比的化學機械研磨過程中，通過控制所述研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力，以獲得所述預定高度比。可選地，所述金屬覆蓋層為釕、銥、鋨、銠、鈷鎢磷、鎘、錳及其金屬化合物或合金。可選地，所述金屬覆蓋層的厚度為10 2000埃。可選地，所述金屬覆蓋層的澱積方式為PVD、MOCVD, PLD以及溼法塗覆的其中之
O可選地，所述銅金屬覆蓋層的製備方法進一步包括在所述金屬覆蓋層澱積後，對所述半導體器件進行熱處理工藝，所述熱處理的溫度為100 450°C，所述熱處理時間為I 200min。可選地，所述銅金屬覆蓋層的製備方法中所述過研磨的程度取決於所述預定高度h1；以及所述金屬覆蓋層的厚度。可選地，所述過研磨的程度以完全去除所述防金屬擴散層且所述銅金屬填充的第一上表面具有所述金屬覆蓋層。可選地，所述防金屬擴散層的過研磨中所述防金屬擴散層被去除的厚度為100 800 埃。可選地，所述介質隔離保護層為氮化矽、碳化矽、氮氧化矽，氮摻雜的碳化矽的其中之一或者其組合層。可選地，所述介質隔離保護層的厚度為50 1000埃。可選地，所述介質隔離保護層為氮摻雜的碳化矽，且所述作為介質隔離層的氮摻雜的碳化矽的厚度為500埃。可選地，所述半導體器件為45nm及以下並採用多孔低介電常數介質層的銅金屬互連技術節點。綜上所述，本發明所述的銅金屬覆蓋層的製備方法不僅可以完全選擇性的在所述銅金屬填充上澱積所述金屬覆蓋層，而且避免所述低介電常數介質層汙染。同時，將所述金屬覆蓋層作為所述銅金屬填充與所述介質隔離保護層之間的過渡層，極大的改善了所述銅金屬填充與所述介質隔離保護層的粘附特性，減少了界面擴散和遷移，提高抗電遷移能力和應力遷移能力，最終提高了所述半導體器件的可靠性能。
圖I所示為本發明銅金屬覆蓋層的製備方法的流程圖；圖2所示為本發明具有冗餘銅金屬填充的半導體器件的結構示意圖；圖3所示為冗餘銅金屬填充的平坦化處理結構示意圖4所示為高選擇比的化學機械研磨去除銅金屬填充的結構示意圖；圖5所示為澱積金屬覆蓋層的結構示意圖；圖6所示為去除所述防金屬擴散層的結構示意圖；圖7所示為澱積所述介質隔離保護層的結構示意圖。
具體實施例方式為詳細說明本發明創造的技術內容、構造特徵、所達成目的及功效，下面將結合實施例並配合附圖予以詳細說明。請參閱圖1，圖I所示為本發明銅金屬覆蓋層的製備方法的流程圖。所述銅金屬覆蓋層的製備方法，包括以下步驟·
執行步驟SI :提供具有冗餘銅金屬填充的半導體器件；其中，所述具有冗餘銅金屬填充的半導體器件的製備方法進一步包括在具有下層金屬連線的矽基襯底上設置低介電常數介質層；在所述低介電常數介質層中刻蝕形成所述溝槽結構；在所述溝槽結構內及其低介電常數介質層的第一上表面澱積防金屬擴散層；在所述溝槽結構內澱積銅籽晶層，並通過電鍍工藝進行金屬銅填充以形成所述冗餘銅金屬填充。執行步驟S2 :化學機械研磨所述具有冗餘銅金屬填充的半導體器件之冗餘金屬銅填充所在的表面，並將所述研磨停止在所述防金屬擴散層處；執行步驟S3 :對經過所述步驟S2平坦化處理後的半導體器件進行高選擇比的化學機械研磨，通過調節研磨參數使其對所述銅金屬填充具有高的材料去除率，對所述防金屬擴散層具有低的材料去除率，並使得所述銅金屬填充的第二上表面較所述溝槽結構之第一上邊沿具有預定高度Ii1的凹陷；其中，在本發明中，對所述研磨參數的調節包括但不限於調節研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力的其中之一或者其組合。在所述高選擇比的化學機械研磨過程中，通過控制所述研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力，以獲得所述預定高度Ii1 ;所述防金屬擴散層較所述銅金屬填充化學性質呈惰性，在所述高選擇比的化學機械研磨過程中不會與所述研磨液發生反應，而較所述銅金屬填充具有低的去除率。執行步驟S4 :在所述銅金屬填充的第二上表面和所述防金屬擴散層的第三上表面澱積金屬覆蓋層，所述金屬覆蓋層與所述銅金屬填充形成金屬對金屬的化學鍵和金屬鍵，並在電力作用下所述金屬覆蓋層與所述銅金屬填充具有優異的電性連接。執行步驟S5 :通過化學機械研磨去除所述防金屬擴散層，並對所述低介電常數介質層保持一定的過研磨，以完全去除所述防金屬擴散層且所述銅金屬填充的第二上表面具有所述金屬覆蓋層，所述金屬覆蓋層與所述低介電常數介質層具有共平面的上表面；執行步驟S6 :在所述金屬覆蓋層與所述低介電常數介質層共平面的上表面澱積所述介質隔離保護層，以防止所述金屬覆蓋層氧化或者腐蝕。本發明所述的銅金屬覆蓋層的製備方法用於所述低介電常數介質層後段銅互連結構的可靠性提升，特別適用於45nm以下採用多孔低介電常數介質層的銅互連技術節點。請參閱圖2、圖3、圖4、圖5、圖6、圖7，圖2所示為本發明具有冗餘銅金屬填充的半導體器件的結構示意圖。圖3所示為冗餘銅金屬填充的平坦化處理結構示意圖。圖4所示為高選擇比的化學機械研磨去除銅金屬填充的結構示意圖。圖5所示為澱積金屬覆蓋層的結構示意圖。圖6所示為去除所述防金屬擴散層的結構示意圖。圖7所示為澱積所述介質隔離保護層的結構示意圖。作為本發明的具體實施方式
，在本實施方式中僅以雙大馬士革工藝為例進行闡述，所述列舉不應視為對本專利技術方案的限制。同樣地，本發明的技術方案也適於單大馬士革工藝。本發明所述銅金屬覆蓋層的製備方法，包括以下步驟執行步驟SI :提供具有冗餘銅金屬填充11的半導體器件I ;其中，所述具有冗餘銅金屬填充11的半導體器件I的製備方法進一步包括在具有下層金屬連線12的矽基襯底13上設置低介電常數介質層14 ;在所述低介電常數介質層14中刻蝕形成所述溝槽結構15 ;在所述溝槽結構15內及其低介電常數介質層14的第一上表面140澱積防金屬擴散層16 ;在所述溝槽結構15內澱積所述銅籽晶層17，並通過電鍍工藝進行金屬銅填充以形成所述冗餘銅金屬填充11。所述半導體器件I為45nm及以下並採用 多孔低介電常數介質層的銅金屬互連技術節點。所述低介電常數介質層14的相對介電常數為2. 5。執行步驟S2 :化學機械研磨所述具有冗餘銅金屬填充11的半導體器件I之冗餘金屬銅填充11所在的表面，並將所述研磨停止在所述防金屬擴散層16處；具體地，在所述研磨過程中，通過偵測研磨馬達的功率或電流，實現終點監測。執行步驟S3 :對經過所述步驟S2平坦化處理後的半導體器件I進行高選擇比的化學機械研磨，通過調節研磨參數使其對所述銅金屬填充11具有高的材料去除率，對所述防金屬擴散層16具有低的材料去除率，並使得所述銅金屬填充11的第二上表面110較所述溝槽結構15之第一上邊沿150具有預定高度Ii1的凹陷；其中，在本發明中，對所述研磨參數的調節包括但不限於調節研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力的其中之一或者其組合。在所述高選擇比的化學機械研磨過程中，通過控制所述研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力，以獲得所述預定高度4。明顯地，所述防金屬擴散層16較所述銅金屬填充11化學性質呈惰性，在所述高選擇比的化學機械研磨過程中不會與所述研磨液發生反應，而較所述銅金屬填充11具有低的去除率。。執行步驟S4 :在所述銅金屬填充11的第二上表面110和所述防金屬擴散層16的第三上表面160澱積金屬覆蓋層18 ；作為本發明的優選實施方式，本發明所述金屬覆蓋層18與所述銅金屬填充11形成金屬對金屬的化學鍵和金屬鍵，並在電力作用下所述金屬覆蓋層18與所述銅金屬填充11具有優異的電性連接。優選地，所述金屬覆蓋層18包括但不限於釕、銥、鋨、銠、鈷鎢磷、鎘、錳及其金屬化合物或合金。所述金屬覆蓋層18的厚度為10 2000埃。所述金屬覆蓋層18的澱積方式包括但不限於PVD、M0CVD、PLD以及溼法塗覆。更優選地，為了所述金屬覆蓋層18與所述銅金屬填充11更有效的接觸，本發明在所述金屬覆蓋層18澱積後，對所述半導體器件I進行熱處理工藝，所述熱處理的溫度為100 450°C，所述熱處理時間為I 200mino執行步驟S5 :通過化學機械研磨去除所述防金屬擴散層16，並對所述低介電常數介質層14保持一定的過研磨，以完全去除所述防金屬擴散層16且所述銅金屬填充11的第一上表面110具有所述金屬覆蓋層18，所述金屬覆蓋層18與所述低介電常數介質層14具有共平面的上表面；其中，所述過研磨的程度取決於所述預定高度Ii1、以及所述金屬覆蓋層18的厚度。在本發明中，所述過研磨的程度以完全去除所述防金屬擴散層16且所述銅金屬填充11的第一上表面110具有所述金屬覆蓋層18為宜。更具體地，所述防金屬擴散層16被去除的厚度為100 800埃。執行步驟S6 :在所述金屬覆蓋層18與所述低介電常數介質層14共平面的上表面澱積所述介質隔離保護層19，以防止所述金屬覆蓋層18氧化或者腐蝕。其中，所述介質隔離保護層19包括但不限於氮化矽、碳化矽、氮氧化矽，氮摻雜的碳化矽的其中之一或者其組合層。優選地，所述介質隔離保護層19的厚度為50 1000埃。更優選地，所述介質隔離保護層19為氮摻雜的碳化矽，且所述作為介質隔離保護層19的氮摻雜的碳化矽的厚度為500埃。顯然地，本發明所述的銅金屬覆蓋層的製備方法可以完全選擇性的在所述銅金屬·填充11的第二上表面Iio澱積生長所述金屬覆蓋層18。在所述金屬覆蓋層18的澱積生長過程中，所述低介電常數介質層14因所述防金屬擴散層16的覆蓋而被保護，所述低介電常數介質層14不會與所述金屬覆蓋層18直接接觸，進而避免了所述低介電常數介質層14的汙染。另外，將所述金屬覆蓋層18作為所述銅金屬填充11與所述介質隔離保護層19之間的過渡層，極大的改善了所述銅金屬填充11與所述介質隔離保護層19的粘附特性，減少了界面擴散和遷移，提高抗電遷移能力和應力遷移能力，最終提高了所述半導體器件的可靠性能。綜上所述，本發明所述的銅金屬覆蓋層的製備方法不僅可以完全選擇性的在所述銅金屬填充上澱積所述金屬覆蓋層，而且避免所述低介電常數介質層汙染。同時，將所述金屬覆蓋層作為所述銅金屬填充與所述介質隔離保護層之間的過渡層，極大的改善了所述銅金屬填充與所述介質隔離保護層的粘附特性，減少了界面擴散和遷移，提高抗電遷移能力和應力遷移能力，最終提高了所述半導體器件的可靠性能。本領域技術人員均應了解，在不脫離本發明的精神或範圍的情況下，可以對本發明進行各種修改和變型。因而，如果任何修改或變型落入所附權利要求書及等同物的保護範圍內時，認為本發明涵蓋這些修改和變型。
權利要求
1.一種銅金屬覆蓋層的製備方法，其特徵在於，所述方法包括 執行步驟Si:提供具有冗餘銅金屬填充的半導體器件； 執行步驟S2 :化學機械研磨所述具有冗餘銅金屬填充的半導體器件之冗餘金屬銅填充所在的表面，並將所述研磨停止在所述防金屬擴散層； 執行步驟S3 :對經過所述步驟S2平坦化處理後的半導體器件進行高選擇比的化學機械研磨，通過調節研磨參數使其對所述銅金屬填充具有高的材料去除率，對所述防金屬擴散層具有低的材料去除率，並使得所述銅金屬填充的第二上表面較所述溝槽結構之第一上邊沿具有預定高度h的凹陷； 執行步驟S4 :在所述銅金屬填充的第二上表面和所述防金屬擴散層的第三上表面澱積金屬覆蓋層，所述金屬覆蓋層與所述銅金屬填充形成金屬對金屬的化學鍵和金屬鍵，並在電力作用下所述金屬覆蓋層與所述銅金屬填充電性連接； 執行步驟S5 :通過化學機械研磨去除所述防金屬擴散層，並對所述低介電常數介質層保持過研磨，以完全去除所述防金屬擴散層且所述銅金屬填充的第二上表面具有所述金屬覆蓋層，所述金屬覆蓋層與所述低介電常數介質層具有共平面的上表面； 執行步驟S6 :在所述金屬覆蓋層與所述低介電常數介質層共平面的上表面澱積所述介質隔離保護層，以防止所述金屬覆蓋層氧化或者腐蝕。
2.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述具有冗餘銅金屬填充的半導體器件的製備方法進一步包括在具有下層金屬連線的矽基襯底上設置低介電常數介質層；在所述低介電常數介質層中刻蝕形成所述溝槽結構；在所述溝槽結構內及其低介電常數介質層的第一上表面澱積防金屬擴散層；在所述溝槽結構內澱積所述銅籽晶層，並通過電鍍工藝進行金屬銅填充以形成所述冗餘銅金屬填充。
3.如權利要求2所述的銅金屬覆蓋層的製備方法，其特徵在於，所述低介電常數介質層的相對介電常數為2. 5。
4.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述研磨參數的調節為調節研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力的其中之一或者其組合。
5.如權利要求4所述的銅金屬覆蓋層的製備方法，其特徵在於，所述防金屬擴散層為鉭、氮化鉭的其中之一。
6.如權利要求5所述的銅金屬覆蓋層的製備方法，其特徵在於，所述高選擇比的化學機械研磨過程中，通過控制所述研磨液中過氧化氫的配比、濃度、酸鹼度，以及研磨時間和研磨壓力，以獲得所述預定高度4。
7.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述金屬覆蓋層為釕、銥、鋨、銠、鈷鎢磷、鎘、錳及其金屬化合物或合金。
8.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述金屬覆蓋層的厚度為10 2000埃。
9.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述金屬覆蓋層的澱積方式為PVD、MOCVD、PLD以及溼法塗覆的其中之一。
10.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述銅金屬覆蓋層的製備方法進一步包括在所述金屬覆蓋層澱積後，對所述半導體器件進行熱處理工藝，所述熱處理的溫度為100 450°C，所述熱處理時間為I 200min。
11.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述銅金屬覆蓋層的製備方法中所述過研磨的程度取決於所述預定高度h1;以及所述金屬覆蓋層的厚度。
12.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述過研磨的程度以完全去除所述防金屬擴散層且所述銅金屬填充的第一上表面具有所述金屬覆蓋層。
13.如權利要求12所述的銅金屬覆蓋層的製備方法，其特徵在於，在所述防金屬擴散層的過研磨中所述防金屬擴散層被去除的厚度為100 800埃。
14.如權利要求I所述的銅金屬覆蓋層的製備方法，其特徵在於，所述介質隔離保護層為氮化娃、碳化娃、氮氧化娃，氮摻雜的碳化娃的其中之一或者其組合層。
15.如權利要求14所述的銅金屬覆蓋層的製備方法，其特徵在於，所述介質隔離保護層的厚度為50 1000埃。
16.如權利要求15所述的銅金屬覆蓋層的製備方法，其特徵在於，所述介質隔離保護層為氮摻雜的碳化矽，且所述作為介質隔離層的氮摻雜的碳化矽的厚度為500埃。
17.如權利要求I 16任一權利要求所述的銅金屬覆蓋層的製備方法，其特徵在於，所述半導體器件為45nm及以下並採用多孔低介電常數介質層的銅金屬互連技術節點。
全文摘要
一種銅金屬覆蓋層的製備方法，包括步驟S1提供具有冗餘銅金屬填充的半導體器件；步驟S2化學機械研磨冗餘金屬銅填充所在的表面，並停止在所述防金屬擴散層；步驟S3進行高選擇比的化學機械研磨，並使得所述銅金屬填充的第二上表面較所述溝槽結構之第一上邊沿具有預定高度h1的凹陷；步驟S4澱積金屬覆蓋層；步驟S5化學機械研磨去除防金屬擴散層且銅金屬填充的第二上表面具有金屬覆蓋層；步驟S6澱積介質隔離保護層。本發明所述方法不僅可以在銅金屬填充上澱積金屬覆蓋層，且避免低介電常數介質層汙染。同時，改善銅金屬填充與介質隔離保護層的粘附特性，減少了界面擴散和遷移，提高抗電遷移能力和應力遷移能力，最終提高了所述半導體器件的可靠性能。
文檔編號H01L21/768GK102915962SQ201210451889
公開日2013年2月6日 申請日期2012年11月12日 優先權日2012年11月12日
發明者張亮 申請人:上海華力微電子有限公司