含低介電常數絕緣膜的半導體裝置的製造方法

2023-09-16 19:05:20

專利名稱：含低介電常數絕緣膜的半導體裝置的製造方法
技術領域：
本發明涉及半導體裝置的製造方法，特別是涉及含低介電常數絕緣膜的半導體裝置的製造方法。
背景技術：
近年來，隨著要求半導體集成電路高速化，銅的配線技術變得日趨重要。因此，提出將銅配線和低介電常數層間絕緣膜組合成的雙重鑲嵌(DualDamascene)結構的方案。這裡，所謂的雙重鑲嵌結構通常是利用蝕刻在絕緣膜上形成配線溝和連接孔(通孔)，將金屬充填入該配線溝和連接孔後，通過研磨除去多餘的堆積部分，形成埋入的配線，從而形成的結構。
圖21～圖23為說明包括已有的雙重鑲嵌結構在內半導體裝置的製造過程用的剖面圖。以下參照圖21～圖23對包括已有的雙重鑲嵌結構的半導體裝置的製造過程進行說明。
首先，如圖21所示，在金屬管底阻擋膜(metal cap barrier)101上形成有機聚合物膜組成的第一低介電常數層間絕緣膜102。在第一低介電常數層間絕緣膜102上的規定區域形成有開口部103a的SiO2膜或Si3N4膜等組成的蝕刻停止膜103。然後，形成有機聚合物膜組成的第二低介電常數層間絕緣膜104，使其覆蓋蝕刻停止膜103。此後，在第二低介電常數層間絕緣膜104上形成由具有開口部105a的SiO2膜或Si3N4膜等組成的硬掩模105。
接著如圖22所示將硬掩模105及蝕刻停止膜103作為掩模，對第二低介電常數層間絕緣膜104及第一低介電常數層間絕緣膜102進行等離子蝕刻。以此同時形成配線溝107和通孔(連接孔)106。
此後，如圖23所示，將銅填埋入通孔106和配線溝107後，利用研磨除去多餘的堆積部分，從而形成由銅組成的埋入配線108。這樣做，就能形成已有的包括兩重鑲嵌結構的半導體裝置。
但是，在包含上述已有的雙重鑲嵌結構的半導體裝置的製造方法中，圖22所示等離子蝕刻工序中，作為蝕刻停止膜103的材料，要使用相對於第一低介電常數層間絕緣膜102和第二低介電常數層間絕緣膜104蝕刻選擇比高的材料。因此，向來蝕刻停止膜103的材料使用介電常數比較高的SiO2膜(介電常數3.9～4.5)、Si3N4膜(介電常數6～9)等。這時，為了不讓通孔106產生倒稜，就要增大SiO2膜等組成的蝕刻停止膜103的厚度。因此，在圖23所示最終的雙重鑲嵌結構中，存在著包括第一低介電常數層間絕緣膜102、蝕刻停止膜103及第二低介電常數層間絕緣膜104在內的全部絕緣膜的有效介電常數上升的問題。

發明內容
本發明的一個目的在於，提供一種不增大蝕刻停止膜(stopper)等蝕刻掩模層厚度，而能提高蝕刻掩模層和低介電常數絕緣膜的蝕刻選擇比的半導體裝置的製造方法。
本發明的又一目的在於，在上述半導體裝置的製造方法中，抑制包含蝕刻掩模層和低介電常數絕緣膜的全部絕緣膜的有效介電常數的增加。
為了達到上述目的，本發明第一種形態的半導體裝置的製造方法具備形成包括具有C和H的聚合物在內的第一絕緣膜的工序、在第一絕緣膜上的規定區域形成含Si的第一蝕刻掩模層的工序、將第一蝕刻掩模層作為掩模，利用含氮的蝕刻氣體的等離子體和能量寬度狹窄的單色的離子能量，離子蝕刻第一絕緣膜的工序。
該第一種形態的半導體裝置的製造方法，將含Si的第一蝕刻掩模層作為掩模，利用含氮的蝕刻氣體和能量寬度狹窄的離子，等離子蝕刻第一絕緣膜，如再調節單色化的離子能量範圍，則容易提高低介電常數絕緣膜等的第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比。藉助於此，因不要增加由介電常數較高的材料組成的第一蝕刻掩模層的厚度，故能抑制包括第一絕緣膜及第一蝕刻掩模層的全部絕緣膜的有效介電常數的增加。
在上述第一種形態的半導體製造方法中，最好是等離子蝕刻工序包括利用含氨氣、以及氮氣和氫氣的混合氣體中之任一種的蝕刻氣體和單色化的200eV以上600eV以下的離子能量，等離子蝕刻第一絕緣膜的工序。採用這樣的構成，能將低介電常數絕緣膜等第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比提高到大約5以上。
這時，最好是等離子蝕刻工序包括利用含氨氣、以及氮氣和氫氣的混合氣體中之任一種的蝕刻氣體和單色化的400eV以上600eV以下的離子能量，等離子蝕刻第一絕緣膜的工序。採用這樣的構成，能將低介電常數絕緣膜等第一絕緣膜和第一蝕刻掩模層的選擇比提高到約為5以上，同時能大大加快蝕刻速度。
在採用上述第一種形態的半導體裝置的製造方法中，最好是等離子蝕刻工序包括利用含氮氣的蝕刻氣體和單色化的200eV以上400eV以下的離子能量，等離子蝕刻第一絕緣膜的工序。採用這樣的構成，能將低介電常數絕緣膜等的第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比提高到約為5以上。
在採用上述第一種實施形態的半導體製造方法中，最好是第一蝕刻掩模層是含Si膜。利用這樣的膜構成第一蝕刻掩模層，則利用上述蝕刻條件，能提高低介電常數絕緣膜等第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比。這時，第一蝕刻掩模層最好包含從Si3N4膜、SiO2膜及SiOCH膜組成的一組中選出的至少一種膜。
在上述第一種形態的半導體裝置的製造方法中，最好是第一蝕刻掩模層含Si3N4膜，等離子蝕刻工序包括將含Si3N4膜的第一蝕刻掩模層作為掩模，利用含氨氣的蝕刻氣體和能量寬度狹窄的單色化的離子能量，等離子蝕刻第一絕緣膜的工序。採用這樣的構成，低介電常數絕緣膜等第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比能夠更加提高。
在上述第一種形態的半導體裝置的製造方法中，最好是第一絕緣膜是介電常數不到3.9的低介電常數絕緣膜。這樣，作為第一絕緣膜利用低介電常數絕緣膜，則能減少配線間的電容。
在上述第一種形態的半導體裝置的製造方法中，最好是等離子蝕刻工序包括在利用等離子源上外加DC偏置電壓Vbias的等離子蝕刻裝置時，設等離子電位為Vp，則將以e(Vp+Vbias)規定的單色化的離子能量作為離子能量使用，等離子蝕刻第一絕緣膜的工序。採用這樣的構成，在利用等離子源上外加DC偏置電壓Vbias的等離子蝕刻裝置時，通過調節單色化的離子能量e(Vp+Vbias)的範圍，容易提高低介電常數絕緣膜等的第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比。
在上述第一種形態的半導體裝置的製造方法中，最好是等離子蝕刻工序包括在利用對基板上施加高頻偏置電壓Vrf·sin(2πft)的等離子蝕刻裝置時，設等離子電位為Vp，則將以e(Vp+2Vrf)規定的高能量峰值的離子能量作為單色化的離子能量利用，對第一絕緣膜進行等離子蝕刻的工序。採用這樣的構成，在利用對基板上外加高頻偏置電壓Vrf·sin(2πft)的等離子蝕刻裝置時，通過調節單色化的離子能量e(Vp+2Vrf)的範圍，容易提高低介電常數絕緣膜等第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比。
在上述第一種形態的半導體裝置的製造方法中，最好是等離子蝕刻工序為包括在利用對基板上外加具有10MHZ以上高頻f1的高頻偏置電壓Vrf·sin(2πf1t)的等離子蝕刻裝置時，設等離子電位為Vp、根據基板上帶電的電荷決定的電壓為Vdc，則將以e(Vp+|Vdc|)規定的離子能量作為單色化的離子能量使用，等離子蝕刻第一絕緣膜的工序。採用這樣的構成，在利用對基板上加有10MHZ以上的高頻f1的高頻偏置電壓Vrf·sin(2πf1t)的等離子蝕刻裝置時，通過調節單色化的離子能量e(Vp+|Vdc|)的範圍，容易提高低介電常數絕緣膜等第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比。
在上述第一種形態的半導體裝置的製造方法中，最好是等離子蝕刻工序包括在利用對基板外加脈衝偏置電壓VPL的等離子蝕刻裝置時，設等離子電位為Vp、以e(Vp+|VPL|)規定的離子能量作為單色化的離子能量使用，等離子蝕刻等一絕緣膜的工序。採用這樣的構成，在利用對基板外加脈衝偏置電壓VPL的等離子蝕刻裝置時，通過調節單色化的離子能量e(Vp+|VPL|)的範圍，容易提高低介電常數絕緣膜等第一絕緣膜和第一蝕刻掩模層的蝕刻選擇比。
在上述第一種形態的半導體裝置的製造方法中，最好是在等離子蝕刻工序之前還具備在第一蝕刻掩模層上形成具有含C和H的聚合物膜的第二絕緣膜的工序、以及在第二絕緣膜上的規定區域形成第二蝕刻掩模層的工序，等離子蝕刻工序包括將第二蝕刻掩模層及第一蝕刻層作為掩模，利用含氮的蝕刻氣體、和能量寬度窄的單色化的離子能量，等離子蝕刻第二絕緣膜及第一絕緣膜，以此同時形成通孔和配線溝的工序。採用這樣的構成，能提高低介電常數絕緣膜等第一絕緣膜及第二絕緣膜和第一蝕刻掩模層的蝕刻選擇比，所以，不必增加由具有較高介電常數的材料組成的第一蝕刻掩模層厚度。以此能抑制含第一絕緣膜和第一蝕刻掩模層以及第二絕緣膜的全部絕緣膜的有效介電常數的增加。其結果，能形成有通孔(連接孔)和配線溝的低介電常數絕緣膜組成的雙重鑲嵌結構。
這時，第二絕緣膜最好是介電常數不到3.9的低介電常數絕緣膜。這樣，若利用低介電常數絕緣膜作第二絕緣膜，則能減小配線間的電容。
本發明的第二種形態的半導體裝置的製造方法具備形成具有含C和H的聚合物膜的第一絕緣膜的工序、在第一絕緣膜上的規定區域，形成含Si的第一蝕刻掩模層的工序、在第一蝕刻掩模層上，形成具有含C和H的聚合物膜的第二絕緣膜的工序、在第二絕緣膜上的規定區域形成第二蝕刻掩模工序、以及將第二蝕刻掩模層及第一蝕刻掩模層作為掩模，利用含氮的蝕刻氣體和能量寬度窄的單色化離子能量，等離子蝕刻第二絕緣膜及第一絕緣膜，以同時形成通孔和配線溝的工序。
用該第二種局面的半導體裝置的製造方法，如上所述，將第二蝕刻掩模層及含Si的第一蝕刻掩模層作為掩模，利用含氮的腐蝕氣體和能量寬度窄的單色化的離子能量，等離子蝕刻第二絕緣膜及第一絕緣膜，若調節單色化的離子能量的範圍，則容易提高低介電常數絕緣膜等第一絕緣膜及第二絕緣膜和第一蝕刻掩模層的蝕刻選擇比。這樣，就不必增加由具有較高介電常數的材料組成的第一蝕刻掩模層的厚度，所以能抑制含第一絕緣膜和第一蝕刻掩模層和第二絕緣膜的全部絕緣膜的有效介電常數的增加。其結果是，能形成具有通孔(連接孔)和配線溝的低介電常數絕緣膜組成的雙重鑲嵌結構。
在上述第二種形態半導體裝置的製造方法中，最好是同時形成通孔和配線溝的工序為包括，利用含氨氣以及氮氣氫氣混合氣體中之任一種的蝕刻氣體和單色化的200eV以上600eV以下的離子能量，等離子蝕刻第二絕緣膜及第一絕緣膜的工序。採用這樣的構成，低介電常數絕緣膜等組成的第一絕緣膜和第二絕緣膜與第一蝕刻掩模的蝕刻選擇比可提高到大約5以上這時，最好是同時形成通孔和配線溝的工序為包括利用含氨氣以及氮氣氫氣混合氣體中之任一種蝕刻氣體和單色化的400eV以上600eV以下離子能量，等離子蝕刻第二絕緣膜及第一絕緣膜的工序。採用這樣的構成，低介電常數絕緣膜等組成的第一絕緣膜及第二絕緣膜與第一蝕刻掩模層的選擇比約能提高到大約5以上，同時可加快蝕刻速度。
在上述第二種形態半導體裝置的製造方法中，最好是同時形成通孔和配線溝的工序為包括用含氮氣的蝕刻氣體與單色化的200eV以上400eV以下離子能量，等離子蝕刻第二絕緣膜及第一絕緣膜的工序。採用這樣的構成，低介電常數絕緣膜等組成的第一絕緣膜及第二絕緣膜與第一蝕刻掩模層的選擇比約能提高到5以上。
在上述第二種形態半導體裝置的製造方法中，最好是第一蝕刻掩模層是含Si膜。若用這樣的膜構成第一蝕刻掩模層，則利用上述的蝕刻條件，能夠提高低介電常數絕緣膜等組成的第一絕緣膜及第二絕緣膜與第一蝕刻掩模層的蝕刻選擇比。
在上述第二種形態半導體裝置的製造方法中，最好是第一蝕刻掩模層含Si3N4，同時形成通孔和配線溝的工序為包括將第二蝕刻掩模層和含Si3N4膜的第一蝕刻掩模層作為掩模、利用含氨氣的蝕刻氣體與能量寬度窄的單色化的離子能量，等離子蝕刻第二絕緣膜及第一絕緣膜的工序。採用這樣的構成，能更加提高低介電常數絕緣膜等第一絕緣膜及第二絕緣膜與第一蝕刻掩模層的蝕刻選擇比。
在上述第二種形態半導體裝置的製造方法中，最好是第一絕緣膜及第二絕緣膜是介電常數不到3.9的低介電常數絕緣膜。這樣，如採用低介電常數絕緣膜作為第一絕緣膜及第二絕緣膜，則能減少配線間的電容。


圖1為說明本發明第一實施形態的半導體裝置製造過程用的剖面圖。
圖2為說明本發明第一實施形態的半導體裝置製造過程用的剖面圖。
圖3為說明本發明第一實施形態的半導體裝置製造過程用的剖面圖。
圖4為表示使用氨氣(NH3)時，對於Si3N4膜、SiO2膜及SiOCH膜的，離子能量和蝕刻選擇比間的關係的特性圖。
圖5為表示使用氮氣(N2)時，對於Si3N4膜，SiO2膜及SiOCH膜的，離子能量和蝕刻選擇比間的關係的特性圖。
圖6為表示使用氨氣(NH3)或氮氣(N2)時，對於有機聚合物膜(GX-3膜)和Si3N4膜的，蝕刻量(etching yield)與離子能量的關係的特性圖。
圖7為表示將氬氣、氮氣及氨氣作為蝕刻氣體使用，蝕刻Si3N4膜時離子能量和標準化的蝕刻速率間的關係的特性圖。
圖8為表示將氬氣、氮氣及氨氣作為蝕刻氣體使用，蝕刻SiO2膜時離子能量和標準化的蝕刻速率間的關係的特性圖。
圖9為表示將氬氣、氮氣及氨氣作為蝕刻氣體使用，蝕刻SiOCH膜時離子能量和標準化的蝕刻速率間的關係的特性圖。
圖10為表示利用本發明第一實施形態的半導體裝置的製造方法的等離子蝕刻裝置概要示意圖。
圖11為表示利用圖10示出的第一實施形態的等離子蝕刻裝置時離子能量分布狀態的特性圖。
圖12為表示用於本發明第二實施形態的半導體裝置的製造方法的等離子蝕刻裝置的構成的概要示意圖。
圖13為表示對於本發明第二實施形態的真空室的基板電位樣態的示意圖。
圖14為表示使用圖12所示的第二實施形態的等離子蝕刻裝置時的離子能量分布狀態的特性圖。
圖15為表示用於本發明第三實施形態的半導體裝置的製造方法的等離子蝕刻裝置構成的概要示意圖。
圖16為表示本發明第三實施形態的真空室的基板電位樣態的示意圖。
圖17為表示使用圖15所示的第三實施形態的等離子蝕刻裝置時的離子能量分布狀態的特性圖。
圖18為表示使用於本發明第四實施形態的半導體裝置的製造方法的等離子蝕刻裝置構成的概要示意圖。
圖19為表示對於本發明第四實施形態的真空室的基板電位樣態的示意圖。
圖20為表示圖18所示的第四實施形態的等離子蝕刻裝置的離子能量分布狀態的特性圖。
圖21為說明包含已有的雙重鑲嵌結構的半導體裝置製造過程用的剖面圖。
圖22為說明包含已有的雙重鑲嵌結構的半導體裝置製造過程用的剖面圖。
圖23為說明包含已有的雙重鑲嵌結構的半導體裝置製造過程用的剖面圖。
具體實施形態以下根據

本發明的具體實施形態。
第一實施形態下面參照圖1～圖6說明包括第一實施形態的雙重鑲嵌結構的半導體裝置製造過程。
首先，如圖1所示在金屬管底阻擋膜1上形成厚約700nm的霍尼威爾電氣材料(Honewell electric material)公司生產的有機聚合物膜即GX-3(註冊商標)膜組成的第一低介電常數層間絕緣膜2。然後，在第一低介電常數層間絕緣膜2上形成厚約70nm～200nm的具有開口部3a的Si3N4、SiO2或SiOCH中的任一種構成的蝕刻停止膜3。其後，在蝕刻停止膜3上形成厚約400nm的由GX-3膜構成的第二低介電常數層間絕緣膜4。再者，第一低介電常數層間絕緣膜2和第二低介電常數層間絕緣膜4具有比Si3N4、SiO2、及SiOCH低的介電常數(小於3.9)。
然後，在第二低介電常數層間絕緣膜4上形成厚約70nm～200nm的具有由Si3N4膜、SiO2膜或SiOCH膜構成的開口部5a的硬掩模5。還有，SiOCH膜包括被稱為SiC膜的膜。SiO2中加入甲基的方法就是其代表性的製造方法。
還有，蝕刻停止膜3為本發明的「第一蝕刻掩模層」之一例，硬掩模5為本發明的「第二蝕刻掩模層」之一例。另外，第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4分別為本發明的「第一絕緣膜」及第二絕緣膜「之一例。
以下，如圖2所示，將硬掩模5及蝕刻停止膜3作為掩模，等離子蝕刻第二低介電常數層間絕緣膜4及第一低介電常數層間絕緣膜2，以形成配線溝7及通孔(連接孔)6。
這裡，在第一實施形態的蝕刻過程中，將氨氣(NH3)作為蝕刻氣體使用，同時還以能量寬度窄的單色化約200eV以上約600eV以下離子能量進行等離子蝕刻。在用氨氣(NH3)時，離子能量設定在約200eV以上約600eV以下是基於以下理由。
即從圖4的特性圖可知，離子能量若是在約600eV以下，則在將氨氣(NH3)作為蝕刻氣體時，能將Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的蝕刻選擇比提高到大約為5以上。另外，從圖6所示的特性圖可知，在將氨氣(NH3)作為蝕刻氣體使用時，對於GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4，為了得到某種程度的蝕刻量(蝕刻速度)，需要約200eV以上離子能量。基於上述理由，在第一實施形態使用氨氣(NH3)時，離子能量設定在約200eV以上約600eV以下。
在上述條件下進行等離子蝕刻，能得到約為5以上的高蝕刻選擇比，所以蝕刻停止膜3的厚度可做得薄些。以此可抑制因蝕刻防止膜3的膜厚增加引起包括第一低介電常數層間絕緣膜2和蝕刻防止膜3以及第二低介電常數層間絕緣膜4在內的全部絕緣膜的有效介電常數的增加。
還有，作為蝕刻氣體也可用氨氣(N2)。這時用約200eV以上約400eV以下單色化的離子能量進行等離子蝕刻。在利用氨氣(N2)時，將離子能量設定在約200eV以上約400eV以下是基於以下的理由。
即從圖5示出的特性圖可知，如設定離子能量約在400eV以下，則在將氮氣(N2)作為蝕刻氣體使用時，能將Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的蝕刻選擇比提高到大約為5以上。另外，從圖6示出的特性圖可知，在利用氮氣(N2)作為蝕刻氣體時，對於GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4，為了得到某種程度的蝕刻量(蝕刻速度)，需要約200eV以上離子能量。基於上述理由，用氮氣(N2)時，最好是將離子能量設定在約200eV以上約400eV以下。
另外，在上述蝕刻過程中，含有氨氣(NH3)或氮氣(N2)中的N的離子(NHx±(X＝1-4)，N2+)與構成第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的聚合物膜(GX-3膜)中的碳發生化學反應，促進蝕刻。在該蝕刻中，如圖6所示，從約100eV開始蝕刻量(蝕刻速度)加速，離子能量增加的同時，蝕刻量(蝕刻速度)急劇增加。而且，在氨氣(NH3)的情況下，在約400eV的能量，蝕刻量(蝕刻速度)達到飽和。另外，氮氣(N2)的情況下，在約200eV的能量，蝕刻量(蝕刻速度)達到飽和。
另一方面，在Si3N4膜構成的蝕刻停止膜3上，如圖6所示，對於氨氣(NH3)及氮氣(N2)，隨著離子能量增加，蝕刻量(蝕刻速度)單調增加。因此可知，離子能量越低，則相對於第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的，蝕刻停止膜的蝕刻選擇比越高。從這點出發，若想只提高蝕刻選擇比，則將離子能量降低即可。但是，為了增大蝕刻量(蝕刻速度)，如上所述，在使用氨氣(NH3)的情況下，最好是使蝕刻量飽和的約400eV以上的離子能量，在使用氮氣(N2)的情況下，最好是使蝕刻量飽和的約200eV以上的離子能量。
因而，根據圖4及圖6的特性圖，在氨氣(NH3)的情況下，為了將選擇比提高到約為5以上，並且加大蝕刻量(蝕刻速度)，在氨氣(NH3)的情況下離子能量最好是設定在約400eV以上約600eV以下。另外，從圖5及圖6的特性圖可知，在氮氣(N2)的情況下，為了將選擇比提高到約為5以上，並加大蝕刻量(蝕刻速度)，離子能量最好是設定在約200eV以上約400eV以下。
另外，圖7～圖9表示氬氣(Ar)、氮氣(N2)、及氨氣(NH3)作為蝕刻氣體使用，分別蝕刻Si3N4膜、SiO2膜、及SiOCH膜時的離子能量和標準化的蝕刻速率間的關係。圖中直線的斜率越大表示越是容易蝕刻。以該觀點對圖7～圖9作比較，可知對於氨氣(NH3)和氮氣(N2)，Si3N4膜最難蝕刻。另外，可知氬氣(Ar)、氮氣(N2)、及氨氣(NH3)中，使用氨氣(NH3)時最難蝕刻。由此可知，用Si3N4膜構成的蝕刻停止膜3及氨氣(NH3)進行蝕刻時，蝕刻停止膜的蝕刻速率最低，並且蝕刻選擇比高。
以下參照圖10及圖11，在圖2所示的工序，對生成單色化離子能量用第一實施形態的等離子蝕刻裝置的構成進行說明。
該第一實施形態的等離子蝕刻裝置如圖10所示，具備高真空室構成的試料室11、和通過節流孔(orifice)12與試料室11連接的等離子源13。等離子源13上連接DC偏置電源14。又在試料室11內設置基板15。
因為等離子內電氣上呈中性，所以等離子電位Vp對於真空室具有正電位(通常為數十伏)。離子能量正確地取加速離子的Vbias加上該等離子電位Vp的值。
這時，離子的能量由加在等離子源13上的偏置決定，因此在偏置採用DC偏壓Vbias時，離子能量的中心變成e(Vp+Vbias)，其分布如圖11所示，呈單色化分布。
使用氨氣(NH3)時，離子能量e(Vp+Vbias)設定在約200eV以上約600eV以下的範圍。這樣，從圖4示出的特性圖可知，能將Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比取約為5以上的高選擇比。另外，使用氮氣(N2)的情況下，離子能量e(Vp+Vbias)設定在約200eV以上約400eV以下的範圍。這樣，從圖5所示的特性圖可知，能將Si3N4膜、SiO2膜、或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比取約為5以上的高選擇比。
還有，在需要高選擇比，而且需要達到高蝕刻量(蝕刻速度)的情況下，在使用氨氣(NH3)時，最好是離子能量e(Vp+Vbias)設定在約400eV以上約600eV以下，在使用氮氣(N2)時，最好是離子能量e(Vp+Vbias)設定在約200eV以上約400eV以下。
利用上述的等離子蝕刻條件及等離子蝕刻裝置，形成圖2所示的通孔6及配線溝7後，利用圖3所示的工序形成雙重鑲嵌結構。即在用銅充填通孔6及配線溝7後，通過研磨除去多餘的堆積部分形成銅組成的埋設配線8，以此完成包含第一實施形態的雙重鑲嵌結構的半導體裝置。
第二實施形態下面參照圖12～圖14，對於在該第二實施形態中利用和圖10所示的第一實施形態的等離子蝕刻裝置不同的等離子蝕刻裝置，生成單色化離子能量的情況進行說明。
參照圖12，該第二實施形態的等離子蝕刻裝置具備高真空室21、與高真空室21內的基板24連接的電容器22、以及連接在電容器22上的高頻電源23。該第二實施形態的等離子蝕刻裝置是將偏置用的高頻電壓Vrf·sin(2πft)加在基板24上的等離子蝕刻裝置。
參照圖12～圖14，對於離子通過等離子區域25和基板24間的電場區域(sheath)的通過時間小於1/f的，偏置電壓Vrf·sin(2πft)的頻率f低於1MHZ的情況下，在偏置電壓的波峰，一旦離子射入電場區域(sheath)，離子能量就變成最小(eVp)，在偏置電壓波谷，一旦離子射入電場區域(sheath)，離子能量就變成最高(e(Vp+Vbias))。即如圖14所示，離子能量的寬度為2eVrf，同時在其兩端附近存在兩個能量峰值。這時，低能量峰值的離子對蝕刻的作用比高能量峰值的離子小。因此，在該第二實施形態中，將高能量峰值的離子能量e(Vp+2Vrf)作為單色化的離子能量使用。
具體地說，在將氨氣(NH3)作為蝕刻氣體使用時，將離子能量e(Vp+2Vrf)的值設定在約200eV以上約600eV以下的值。這樣，從圖4所示的特性可知，可以將Si3N4膜、SiO2膜、或SiOCH膜構成的蝕刻停止膜3與GX-2膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比取為約5以上的高選擇比。又，在將氮氣(N2)用作蝕刻氣體時，將離子能量e(Vp+2Vrf)設定在約200eV以上約400eV以下。這樣，從圖5所示的特性圖可知，可將Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比取約為5以上的高選擇比。
再者，在需要高選擇比，而且要得到高蝕刻量(蝕刻速度)的情況下，在使用氨氣(NH3)時，最好是將高能量峰值的離子能量e(Vp+Vrf)的值設定在約400eV以上約600eV以下，在使用氮氣(N2)時，最好是將高能量峰值的離子能量的值設定在約200eV以上約400eV以下。
第三實施形態參照圖15～圖17，在該第三實施形態的等離子蝕刻裝置中，利用和圖12所示的第二實施形態的等離子蝕刻裝置同樣的等離子蝕刻裝置。但在該第三實施形態的等離子蝕刻裝置中，提高了高頻電源23a的偏置頻率。
即該第三實施形態的等離子蝕刻裝置是和上述第二實施形態一樣，將偏置用的高頻波加在基板24上的等離子蝕刻裝置。這時，為了控制離子的能量，從高頻電源23a通過電容22，將10MHz以上的高偏置頻率f1的高頻電壓Vrf·sin(2πf1t)加在基板24上。這樣，偏置頻率f1一升高，離子在通過等離子區域25和基板24間的電場區域(sheath)期間，離子受到加速和減速的力。這時，離子不因高頻而加速，而由電壓Vdc加速，電壓Vdc則根據基板24所帶電荷而定。該電壓Vdc的值就好像要把離子拉進來一樣，相對於真空室為負值。
這時的離子能量為e(Vp+|Vde|)。在使用氨氣時，將該e(Vp+|Vdc|)設定在約200eV以上約600eV以下，這樣，從圖4的特性圖可知，Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比能取約為5以上的高選擇比。另外，蝕刻氣體使用氮氣(N2)時，將e(Vp+|Vdc|)的值設定在約200eV以上約400eV以下。這樣，從圖5示出的特性圖可知，Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比可取約為5以上的高選擇比。
還有，在要求高蝕刻選擇比，而且需要得到高蝕刻量(蝕刻速度)的情況下，使用氨氣(NH3)時，最好是將e(Vp+|Vdc|)的值設定在約400eV以上約600eV以下，使用氮氣(N2)時，最好是將e(Vp+|Vdc|)的值設定在約200eV以上約400eV以下。
第四實施形態參照圖18，該第四實施形態的等離子蝕刻裝置具備高真空室31、以及連接基板34的脈衝電源33。在圖18示出的第四實施形態的等離子蝕刻裝置中，脈衝偏置(脈衝電壓VPL)加在基板34上。還有，在等離子蝕刻裝置中施加脈衝偏置一法已在日本特開平9-27399號公報等揭示。
第四實施形態中，作為偏置導入如圖19所示的脈衝，因此離子能量如圖20所示為e(VP+|VPL|)，在使用氨氣(NH3)時，該e(VP+|VPL|)的值設定在約200eV以上約600eV以下。這樣，從圖4的特性圖可知，Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比可取約為5以上的高選擇比。另外，在使用氮氣(N2)作為蝕刻氣體時，e(Vp+|Vdc|)的值設定在約200eV以上約400eV以下。這樣，從圖5的特性圖可知，Si3N4膜、SiO2膜或SiOCH膜構成的蝕刻停止膜3與GX-3膜構成的第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的選擇比可取約為5以上的高選擇比。
還有，在需要高選擇比而且要得到高蝕刻量(蝕刻速度)的情況下，使用氨氣(NH3)時，最好是將e(Vp+|Vdc|)的值設定在約400eV以上約600eV以下，使用氮氣(N2)時，最好是將e(Vp+|Vdc|)的值設定在約200eV以上約400eV以下。
還有，這次揭示的實施形態在所有的方面均作示例，而不應該看作是限定性的。本發明之範圍不是由上述實施形態的說明，而是由專利要求的範圍來表示，還包括和專利要求範圍均等的意義及範圍內的所有的變更。
例如，上述實施形態中，列舉了使用Si3N4膜、SiO2膜或SiOCH膜作為蝕刻停止膜3的例子，但本發明並不限於此，只要是含Si的膜，即便用其他的膜構成的蝕刻停止膜也能得到同樣的效果。
另外，在上述實施形態中，列舉了利用霍尼威爾電氣材料公司生產的GX-3(註冊商標)膜作為構成第一低介電常數層間絕緣膜2及第二低介電常數層間絕緣膜4的有機聚合物膜的例子，但本發明並不限於此，只要是含C和H的聚合物膜，即便用其他的聚合物膜也能取得同樣的效果。
另外，在上述實施形態中，列舉了使用氨氣(NH3)或氮氣(N2)作為含氮的蝕刻氣體的例子，但本發明並不限於此，也可用含氮的其他氣體。例如也可用氮氣和氫氣的混合氣體(N2/H2)(氫氣的混合比在20％～90％的範圍)。在使用該氮氣和氫氣的混合氣體的情況下，可以用和氨氣(NH3)同樣的離子能量等的蝕刻條件。
另外，上述實施形態中，以形成雙重鑲嵌結構時的蝕刻過程為例進行了說明，但本發明並不限於此，也能適用於含Si的膜構成的蝕刻停止膜(蝕刻掩模層)、以及含有機聚合物膜構成的低介電常數絕緣膜的其他結構的蝕刻過程。
權利要求
1.一種半導體裝置的製造方法，其特徵在於，具備形成含C和H的聚合物膜的第一絕緣膜的工序、在所述第一絕緣膜上的規定區域，形成含Si的第一蝕刻掩模層的工序、以及將所述第一蝕刻掩模層作為掩模，使用含氮的蝕刻氣體的等離子體和能量寬度窄的單色化的離子能量，對所述第一絕緣膜進行等離子蝕刻的工序。
2.根據權利要求1所述的半導體裝置的製造方法，其特徵在於，所述等離子蝕刻工序包括利用包含氨氣及氮氣、氫氣的混合氣體中的任一種的蝕刻氣體與單色化的200eV以上600eV以下的離子能量，對所述第一絕緣膜進行等離子蝕刻的工序。
3.根據權利要求2所述半導體裝置的製造方法，其特徵在於，所述等離子蝕刻工序包括利用含氨氣及氮氣、氫氣的混合氣體中的任一種的蝕刻氣體與單色化的400eV以上600eV以下的離子能量，對所述第一絕緣膜進行等離子蝕刻的工序。
4.根據權利要求1所述半導體裝置的製造方法，其特徵在於，所述等離子蝕刻工序包括利用含氮氣的蝕刻氣體和單色化的200eV以上400eV以下的離子能量，對所述第一絕緣膜進行等離子蝕刻的工序。
5.根據權利要求1所述的半導體裝置的製造方法，其特徵在於，所述第一蝕刻掩模層為含Si膜。
6.根據權利要求5所述的半導體裝置的製造方法，其特徵在於，所述第一蝕刻掩模層包含從Si3N4膜、SiO2膜及SiOCH膜組成的一組中選出的至少一種膜。
7.根據權利要求1所述的半導體裝置的製造方法，其特徵在於，所述第一蝕刻掩模層包括Si3N4膜，所述等離子蝕刻工序包括將含所述Si3N4膜的第一蝕刻掩模層作為掩模，利用含氨氣的蝕刻氣體和能量寬度窄的單色化的離子能量，對所述第一絕緣膜進行等離子蝕刻的工序。
8.根據權利要求1所述的半導體裝置的製造方法，其特徵在於，所述第一絕緣膜為介電常數3.9以下的低介電常數絕緣膜。
9.根據權利要求1所述的半導體裝置的製造方法，其特徵在於，所述等離子蝕刻工序包括在利用等離子源上外加DC偏置電壓Vbias的等離子蝕刻裝置的情況下，將以e(Vp+Vbias)規定的離子能量作為單色化的離子能量使用，對所述第一絕緣膜進行等離子蝕刻的工序，其中Vp為等離子電位。
10.根據權利要求1所述半導體裝置的製造方法，其特徵在於，所述等離子蝕刻工序包括在利用對基板加上高頻偏置電壓Vrf·sin(2πft)的等離子蝕刻裝置的情況下，將以e(Vp+2Vrf)規定的高能量峰值的離子能量作為單色化的離子能量使用，對所述第一絕緣膜進行等離子蝕刻的工序，其中Vp為等離子電位。
11.據權利要求1所述半導體裝置的製造方法，其特徵在於，所述等離子蝕刻工序包括在使用對基板施加具有10MHZ以上高頻f1的高頻偏置電壓Vrf·sin(2πf1t)的等離子蝕刻裝置的情況下，利用以e(Vp+|Vdc|)規定的離子能量作為單色化的離子能量，對所述第一絕緣膜進行等離子蝕刻的工序，其中等離子電位記為Vp、由所述基板上所帶電荷而決定的電壓記為Vdc。
12.根據權利要求1所述半導體裝置的製造方法，其特徵在於，所述等離子蝕刻工序包括在利用對基板施加脈衝偏置電壓VPL的等離子蝕刻裝置的情況下，將以e(Vp+|VPL|)規定的離子能量作為單色化的離子能量使用，對所述第一絕緣膜進行等離子蝕刻的工序，其中Vp為等離子電位Vp，。
13.根據權利要求1所述半導體裝置的製造方法，其特徵在於，在所述等離子蝕刻工序之前，還具有在所述第一蝕刻掩模層上形成具有包含C和H的聚合物膜的第二絕緣膜的工序、以及在所述第二絕緣膜的規定區域形成第二蝕刻掩模層的工序，所述等離子蝕刻工序包括將所述第二蝕刻掩模層及第一蝕刻掩模層作為掩模，利用含氮的蝕刻氣體和能量寬度窄的單色化的離子能量，通過對所述第二絕緣膜及所述第一絕緣膜進行等離子蝕刻，同時形成通孔及配線溝的工序。
14.根據權利要求13所述半導體裝置的製造方法，其特徵在於，所述第二絕緣膜為介電常數小於3.9的低介電常數絕緣膜。
15.一種半導體裝置的製造方法，其特徵在於，具備形成具有含C和H的聚合物膜的第一絕緣膜的工序、在所述第一絕緣膜上的規定區域形成含Si的第一蝕刻掩模層的工序、在所述第一蝕刻掩模層上形成具有含C和H的聚合物的第二絕緣膜的工序、在所述第二絕緣膜的規定區域形成第二蝕刻掩模層的工序、以及將所述第二蝕刻掩模層及所述第一蝕刻掩模層作為掩模，利用含氮的蝕刻氣體和能量寬度窄的單色化的離子能量，通過對所述第二絕緣膜及所述第一絕緣膜進行等離子蝕刻，從而同時形成通孔和配線溝的工序。
16.根據權利要求15所述半導體裝置的製造方法，其特徵在於，同時形成所述通孔和配線溝的工序包括使用含氨氣以及氮氣、氫氣的混合氣體中的任一種的蝕刻氣體和單色化的200eV以上600eV以下的離子能量，對所述第二絕緣膜及所述第一絕緣膜進行等離子蝕刻的工序。
17.根據權利要求16所述半導體裝置的製造方法，其特徵在於，同時形成所述通孔和配線溝的工序包括利用含氨氣以及氮氣、氫氣的混合氣體中的任一種蝕刻氣體和單色化的400eV以上600eV以下的離子能量，對所述第二絕緣膜及所述第一絕緣膜進行等離子蝕刻的工序。
18.根據權利要求15所述半導體裝置的製造方法，其特徵在於，同時形成所述通孔和配線溝的工序包括利用含氮氣的蝕刻氣體與單色化的200eV以上400eV以下的離子能量，對所述第二絕緣膜及所述第一絕緣膜進行等離子蝕刻的工序。
19.根據權利要求15所述半導體裝置的製造方法，其特徵在於，所述第一蝕刻掩模層為含Si膜。
20.根據權利要求15所述半導體裝置的製造方法，其特徵在於，所述第一蝕刻掩模層含Si3N4膜，同時形成所述通孔和配線溝的工序包括將所述第二蝕刻掩模層及含所述Si3N4膜的第一蝕刻掩模層作為掩模，利用含氨氣的蝕刻氣體與能量寬度窄的單色化的離子能量，對所述第二絕緣膜及所述第一絕緣膜進行等離子蝕刻的工序。
21.根據權利要求15所述半導體裝置的製造方法，其特徵在於，所述第一絕緣膜及所述第二絕緣膜為介電常數小於3.9的低介電常數絕緣膜。
全文摘要
本發明涉及一種半導體裝置的製造方法。該方法能夠在不增加蝕刻停止膜(stopper)等蝕刻掩模層的厚度的情況下提高低介電常數絕緣膜與蝕刻掩模層的選擇比。該半導體裝置的製造方法具備形成含有C和H的聚合物膜的第一絕緣膜的工序、在第一絕緣膜上的規定的區域形成含Si的第一蝕刻掩模層的工序、以及將第一蝕刻掩模層作為掩模，用含氮的蝕刻氣體和能量寬度窄的單色化的離子能量，對第一絕緣膜進行等離子蝕刻的工序。
文檔編號H01L21/768GK1445836SQ0310764
公開日2003年10月1日 申請日期2003年3月19日 優先權日2002年3月20日
發明者山岡義和, 中村守孝 申請人:三洋電機株式會社, 富士通株式會社