基於finFET的非易失性存儲器的製作方法

2023-09-10 05:17:25

專利名稱：基於finFET的非易失性存儲器的製作方法
技術領域：
本發明涉及一種基於FinFET的非易失性存儲器。 同時，本發明涉及一種製造該存儲器的方法。
背景技術：
出於尺寸的原因，在65nin及以下設計規則器件中使用平面M0SFET 結構由於所謂的短溝道效應而變得越來越複雜。應用finFET結構可以獲得器件的性能的提高。在finFET中，絕緣層(相對較窄)頂部上，在源和漏區之間產生 矽線(鰭)作為溝道。然後，產生穿過鰭的線形控制柵極。通過一個薄 柵氧化膜與鰭隔離的所述控制柵極圍繞(在截面上)在所述鰭的側壁和 頂部外面，以從鰭溝道上的柵極獲得相對較大的場效應。對於閃速存儲器，US2005/013983A1中已經公開了上述finFET結構 的應用。將電荷俘獲層定位於控制柵極和鰭材料(finmaterial)之間。 這裡，將電荷俘獲疊層定位於鰭的頂部上。控制柵極層與電荷俘獲疊層 輪廓鄰接，同時覆蓋在上述鰭的側壁以便形成側壁電晶體。不利的是，在現有技術的finFET閃速存儲器製造期間，鰭結構及 其頂部上的電荷俘獲疊層的形成要求相對高精度的光刻技術，以保證鰭 和電荷俘獲疊層的尺寸分別具有最小的變動，因為這種尺寸變動將強烈 地影響finFET存儲器的電性能。此外，鰭溝道和電荷俘獲疊層間相對較小的接觸區域將在存儲器感 測(讀取)操作中期間導致相對較小的電流，可能要求對信號的額外放 大。不利地是，用於放大的電路要求在半導體襯底上額外的封裝。尤其 是對於現有技術的器件，特別是相對較小的鰭尺寸，單位單元的較低電 流電平不利地限制了器件的速度。發明內容本發明的目的是提供一種基於finFET的非易失性存儲器，該存儲 器需要的光刻技術不甚嚴格，同時可以減小鰭和/或電荷俘獲疊層的尺寸 影響。本發明涉及如權利要求所限定的基於finFET的存儲器。本發明涉 及襯底層上的非易失性存儲器，包括源區、漏區和溝道區； 上述源區、漏區和溝道區排列在襯底層上的半導體層中； 溝道區呈鰭狀，在源和漏區之間縱向地延伸；其中，所述溝道區包括縱向延伸並且彼此間隔幵的兩個鰭部分以及 位於所述鰭部分之間的鰭內間隔。電荷存儲區位於所述鰭部分之間的鰭 內間隔。有利地，在根據本發明的非易失性存儲器中，對鰭部分的位置和它 們的及尺寸提供了更好的控制減小了由誤差造成的尺寸變動，因為存 儲器內的鰭部分之間的距離由溝道或鰭內間隔的寬度限定。同時，本發明還涉及這種在襯底層上基於finFET存儲器的製造方 法，所述方法包括在襯底層上設置半導體層；在半導體層中形成源和漏區以及溝道區，所述溝道區呈鰭狀，並且 在源和漏區之間縱向延伸；在鰭狀溝道區內形成兩個鰭部分，所述鰭部分沿縱向延伸並且彼此 間隔開，其中鰭內間隔位於所述鰭部分之間；以及將電荷存儲區設置在所述鰭部分之間的鰭內間隔中。此外，本發明涉及包含至少一個上述非易失性存儲器的存儲器陣列。同時，本發明涉及包括至少一個上述非易失性存儲器的半導體器件。


下面將結合附圖對本發明進行詳細描述，圖中所示的是本發明的示例實施例。本領域的普通技術人員應該理解本發明其他可選或等效實施 例可以在不背離本發明真實精神的前提下設計實施，發明範圍僅由所附 權利要求限制。圖1示出了根據本發明中的基於finFET的存儲器的布局透視圖；圖2示出了圖1的基於finFET的存儲器的截面圖；圖3示出了圖1所示基於finFET的存儲器在經歷製造步驟後的截面圖；圖4示出了圖1所示基於finFET的存儲器在隨後的製造步驟之後 的截面圖；圖5示出了圖1所示基於finFET的存儲器在另外的製造步驟之後 的截面圖；圖6示出了第一實施例中基於finFET的存儲器的截面圖； 圖7示出了第二實施例中基於finFET的存儲器的截面圖； 圖8示出了根據第三實施例的基於finFET的存儲器的截面圖；以及圖9示出了根據第四個實施例的基於finFET的存儲器的截面圖。
具體實施方式
圖1示出了根據本發明中的基於finFET的存儲器的實施例的布局 透視圖。finFET結構1位於在絕緣層2上，例如二氧化矽層或S0工(絕緣體 .匕的矽)晶片的B0X層(掩埋氧化物層)。finFET結構l包括源和漏區3，以及位於源和漏區之間、並且將其 互連的(相對較窄)的線或鰭4。源區、漏區和鰭區3、 4均由矽半導體 材料組成。鰭區4的截面大體上呈矩形，具有側壁部分和頂部部分。根 據本發明，鰭區4包括兩個縱向延伸並且彼此間隔開的鰭部分，其中鰭 內間隔(未示出)位於這兩個鰭部分之間。具有兩個彼此間隔開的鰭部分和鰭內間隔的鰭區4將在下面詳細描述。典型地，鰭4的長度在30 — 50nm之間，鰭4的寬度等於或小於長柵極5位於源和漏區3之間的絕緣層上，並且在鰭4上方沿Y方向 延伸，所述Y方向與鰭4的長度方向X大體上垂直。柵極5通過柵氧化 層(未示出)與鰭4分離。柵極5可以由沉積工藝生成，其中通過光刻限定了合適的掩模可由 光刻法限定。在該示例中，柵極5示出為呈薄線形層，但是可選地它也可以是片 狀，這取決於它的高度(Z向)和鰭4高度的比較。柵極材料可以是任何合適的材料，例如摻雜半導體多晶矽或金屬。 下面將結合圖2—圖7詳細描述根據本發明的存儲器的製造方法。 圖2示出了圖1的基於finFET的存儲器在製造步驟之後的截面圖。 在S0I襯底(S0I:絕緣體2上的矽20)上，使用溝槽掩模(未示 出)在半導體矽層20中刻蝕溝槽10。其次，沉積包括二氧化矽的絕緣 層11，所述絕緣層11覆蓋在矽層20的頂部表而21以及溝槽10的側壁 22和底面23。然後，按照這樣的方式沉積多晶矽層12，使其填充溝槽 IO並且覆蓋在矽層(20)周圍的頂部表面(21)。在替代步驟中，代替絕緣層ll，沉積由第一電介質層、電荷俘獲層 和第二電介質層組成的的電荷俘獲疊層15。 一種眾所周知的電荷俘獲疊 層是所謂的0N0疊層，它由二氧化矽層、氮化矽層和第二二氧化矽層組 成。代替二氧化矽，電荷俘獲疊層15中的任一個電介質層都可以由高K 材料組成，例如氧化鉿Hf02、矽酸鉿HfxSi卜A (0《x《l)、氮化矽酸鉿 HfSiON、氧化鋁AlA或者氧化鋯Zr02。圖3示出了圖1所示基於finFET的存儲器在下一個製造步驟之後 的截面圖。隨後，為了平面化該結構，對其進行化學機械拋光工藝(CMP)以 去除多晶矽12，接著利用溼法刻蝕從矽層20的頂部表面21上去除絕緣 層ll (或者電荷俘獲疊層15)。在溝槽區10中，在內側壁和底部壁上， 絕緣層ll (或者電荷俘獲疊層15)以及多晶矽線12仍然保留。在平面 化(CMP和溼法刻蝕)後，多晶矽線12的頂部表面與矽層20的頂部表 面21大體上水平。然後，在溝槽區10上方限定掩模Ml:掩模層Ml覆蓋溝槽區10，並其在其頂部表面上延伸以覆蓋與溝槽10的側壁22相鄰的矽層20的周邊部分。此外，掩模M]是這樣的形狀，使得還覆蓋源和漏區3。 圖4示出了圖1所示的基於finFET的存儲器在另外的製造步驟之 後的截面圖。執行幹法刻蝕工藝以去除未被掩模M1覆蓋的那部分矽層20。通過 刻蝕，獲得了半導體層20的自由表面24，所述自由表面實際上與溝槽 區10的底面23在同一平面上。隨後，去除掩模Ml。由於掩模Ml在溝槽區10外的那部分矽層20 上延伸，在與絕緣層11 (或電荷俘獲疊層15)相鄰的區域中形成兩個線 形矽區域或者鰭部分4a、 4b，並且在溝槽區10中形成多晶矽線12。在 該幹法刻蝕步驟期間，已經形成了源和漏區3。因此，鰭區4包括與鰭內間隔10間隔開兩個的鰭部分4a、 4b，即 位於這兩個鰭部分之間的溝槽10。每個鰭部分4a、 4b都是在源和漏區 之間沿t々度方向延伸，並且每個鰭部分4a、僕都具有開口末覆蓋的側壁 25，從自溝槽或鰭內間隔10向外。在根據本發明的基於finFET的存儲器中，與電荷存儲區(即多晶 矽12或電荷俘獲疊層15)接觸的鰭區4的面積相對較大，這有利於產 生相對較大的每單元電流。圖5示出了圖1所示的基於finFET的存儲器在另外的製造步驟之 後的截面圖。在另--步中，頂部表面24、鰭部分4a、 4b的開口側壁25、鰭內間 隔10頂部表面26處的電介質層11 (或電荷俘獲疊層15)的末端區域以 及鰭內間隔10中多晶矽線12的頂部表面26均被柵氧化層13覆蓋。在 柵氧化層13形成後，沉積第二多晶矽層14以覆蓋該結構。圖6示出了第一實施例中的基於finFET的存儲器的截面圖。 在對第二多晶矽層14構圖之後，形成了柵極G，所述柵極圍繞鰭部 分4a、 4b，電介質層11的末端區域以及鰭內間隔10中的多晶矽線12， 其中柵氧化層13用於將鰭部分4a、 4b、電介質層11的末端區域以及多晶矽線12與柵極G分離。在第一實施例中，非易失性存儲器具有電荷存儲區ll、 12，包括絕 緣層11和鰭內間隔10中的多晶矽線12，所述鰭內間隔作為用於電荷存 儲的浮置柵極FG。在第一實施例中，柵極G作為控制柵極。有利地，上述方法提供了一種非易失性存儲器，其中由於對光刻工 藝沒有那麼嚴格的要求，獲得了對對鰭部分4a、 4b的位置將其尺寸更好 的控制。值得注意的是，代替使用鰭4a， 4b的尺寸的直接限定，通過重 疊溝槽掩模和掩模M1，也就是溝槽掩模與掩模M1的尺寸差來限定鰭部 分4a、 4b，同時維持這兩個掩模的適當對齊。這種方法減少了可能由於 鰭部分4a、 4b的直接限定期間的未對齊導致的變動。典型地，鰭部分4a、 4b的高度為30 — 100nm之間。鰭部分4a、 4b 的寬度等於或小於鰭部分4a、 4b的高度。鰭內間隔10的寬度為50 — 150nm之間。柵氧化層13的厚度為l一10nm之間。絕緣層11的厚度為4一10nm之間。柵極14的厚度G為50 — 150nm 之間。圖示出了是第二實施例中的基於finFET的存儲器的截面圖。在對第二多晶矽層12構圖之後，形成柵極G，所述柵極G包圍在鰭 部分4a、4b的外部側壁25、電荷俘獲疊層15的末端區域和多晶矽線12， 柵氧化層13用於將鰭部分4a、 4b、電荷俘獲疊層15的末端區域和多晶 矽線12與柵極G分離。在第二實施例中，非易失性存儲器具有電荷存儲區15、 12，它包括 在鰭部分4a、 4b加上鰭內間隔10的底面23以及鰭內間隔10中的多晶 矽層之間插入的的電荷俘獲疊層15。典型地，鰭部分4a、 4b的高度為30 — 100nm之間。鰭部分4a、 4b 的寬度等於或小於鰭部分4a、 4b的高度。鰭內間隔10的寬度約為50 — 150nm之間。柵氧化層13的厚度為l一10nm之間。電荷俘獲疊層15中的第一二氧化矽電介質層的厚度為1 —3nm之 間。電荷俘獲疊層15的電荷俘獲氮化矽層的厚度為4一10nm之間。電荷 俘獲疊層15的第二二氧化矽電介質層的厚度為4一25nra之間。柵極14 的厚度G為50—150nm之間。在另外的後端處理中，可以形成鈍化層(未示出)，在鈍化層中可 能形成與源和漏區3、柵極G或如第二實施例所應用的與控制柵極CG相 連的觸點(未示出)，這對於本領域的普通技術人員是公知的。圖8示出了根據第三實施例的基於finFET的存儲器的截面圖。 在第三實施例中，按照這樣的方式進行頂部表面21的刻蝕，使得 刻蝕之後，自由表面24實質上將低於鰭內間隔區10的底面23。為了表 示底面23和自由表面24之間的差別，圖8中用水平虛線示出了與底面 23相同的位置。按照這種方式，操作中可以獲得自由表面和鰭部分4a、 僕之間的角落區域中電場的更好控制。這保證了控制柵極對低於鰭內間 隔區10的鰭的底部區域具有更好的控制(低於由矽組成的鰭內間隔10 的底部區域)。典型地，刻蝕導致自由表面24與鰭內間隔10的底面23之間的高 度差在30—100nm左右。其他大小和尺寸可參考圖6或圖7的描述。注意，在本實施例中，多晶矽線12或者可以是浮置柵極或者可以 是控制柵極。依賴於多晶矽線12作為浮置柵極FG還是控制柵極CG，將 絕緣層11或電荷俘獲疊層15插入到鰭部分4a、4b和多晶矽線12之間。 如果將多晶矽線12用作浮置柵極FG，柵極14、 G則為控制柵極。如果 多晶矽線12用作控制柵極CG來控制電荷俘獲疊層15中的電荷存儲，則 柵極14， G則為存取柵極。圖9示出了根據第四實施例的基於finFET的存儲器的截面圖。在第四實施例中，按照這樣的方式進行頂部表面21的刻蝕在刻 蝕後，矽層20的自由表面24將低於鰭內間隔區10的底面23，同時， 獲得了鰭區域4a、 4b的底切口 (imdercut)。該底切口可以通過在開口 側壁25上的隔板獲得，如圖4和圖5所示，並且隨後應用各向同性(溼 法)刻蝕以刻蝕掉隔板下面的矽。為了表示底面23和自由表面24的之 間差別，圖9中用水平虛線表示與底面相同的位置。典型地，刻蝕工藝導致自由表面24與鰭內間隔10的底面23之間 的高度差在30 — 100nm左右。鰭部分4a、 4b的底切口略小於鑽蝕，即小 於每個鰭部分的寬度。其他大小和尺寸可參考圖6或圖7的描述。同樣，與第三實施例類似，操作中，在自由表面和鰭部分4a、 4b之間的角落區域中獲得了的電場的更好控制。注意，在本實施例中，多晶矽線12可以作為浮置柵極FG或控制柵 極CG。如果多晶矽線用作浮置柵極FG，柵極14、 G則作為控制柵極。如 果多晶矽線12用作控制柵極CG以控制電荷俘獲疊層15中的電荷存儲， 在柵極14、 G則作為存取柵極。最後，需要注意的是，在本實施例中，控制柵極CG與電荷俘獲疊 層15 (例如0N0疊層)聯合使用，可以減小存儲器單元的讀取擾動，因 為控制柵極CG僅用於電荷俘獲疊層15的充放電。由於每個單元所提供的相對較大的電流(讀取期間)，與現有技術 相比，對根據本發明的存儲器陣列中放大電路的要求有所降低。典型地， 與新型存儲器佔用區域相比，這種電路的封裝比現有技術小。
權利要求
1.一種位於襯底層(2)上的非易失性存儲器，包括源和漏區(3)以及溝道區(4)；所述源和漏區(3)以及所述溝道區(4)設置在所述襯底層(2)上的半導體層(20)中；溝道區(4)呈鰭狀，在源和漏區(3)之間縱向(X)地延伸；其中，溝道區(4)包括兩個鰭部分(4a，4b)以及鰭內間隔(10)，所述鰭部分(4a、4b)沿縱向(X)延伸並且間隔開，所述鰭內間隔(10)位於所述鰭部分(4a、4b)之間；以及電荷存儲區(11，12；15，12)位於鰭部分(4a，4b)之間的鰭內間隔(10)中。
2. 根據權利要求1中所述的非易失性存儲器，其中，柵氧化層(13) 覆蓋鰭部分(4a， 4b)以及鰭內間隔(10)中的電荷存儲區(11， 12; 15， 12);柵極層(14， G)圍繞鰭部分(4a， 4b)以及電荷存儲區(11， 12; 15， 12)，所述柵氧化層(13)將鰭部分(4a， 4b)和電荷存儲區(11， 12; 15， 12)與柵極(14， G)分離。
3. 根據權利要求2中所述的非易失性存儲器，其中，所述電荷存儲 區(11， 12)包括電介質層(11)和多晶矽層(12);所述電介質層(11) 插入到鰭部分(4a， 4b)加上鰭內間隔(10)的底面(23)和多晶矽層(12)之間，在操作期間多晶矽層(12)配置作為浮置柵極(FG)，所述 柵極(14， G)配置作為控制柵極(CG)。
4. 根據權利要求2中所述的非易失性存儲器，其中，電荷存儲區(15， 12)包括電荷俘獲疊層(15)和多晶矽層(12);電荷俘獲疊層(15)插 入到鰭部分Ua， 4b)加上鰭內間隔(10)的底面(23)和多晶矽層(12) 之間；電荷俘獲疊層(15)包括第一電介質層、電荷俘獲層和第二電介 質層，在操作期間多晶矽層(12)配置作為控制柵極(CG)，所述柵極(14， G)作為存取柵極。
5. 根據權利要求4中所述的非易失性存儲器，其中，所述電荷俘獲 層為氮化矽層。
6. 根據權利要求4或5中所述的非易失性存儲器，其中，所述第一 和第二電介質層包括二氧化矽或高K材料。
7. 根據任一前述權利要求中所述的非易失性存儲器，其中，所述 半導體層(20)的自由表面(24)低於所述鰭內間隔(10)的底面(23)。
8. 根據任--前述權利要求中所述的非易失性存儲器，其中，所述 半導體層(20)的自由表面(24)低於鰭內間隔(10)的底面(23)，並 且在所述自由表面(24)附近的鰭部分(4a， 4b)的較低區域處存在底 切口。
9. 一種位於襯底層(2)上的非易失性存儲器的製造方法，包括 在襯底層(2)上設置半導體層(20);在半導體層(20)中形成源和漏區(3)以及溝道區(4)，所述溝 道區(4)呈鰭狀，並且在源和漏區(3)之間縱向(X)延伸；在鰭狀溝道區(4)內形成兩個鰭部分(4a， 4b)，所述鰭部分(4a， 4b)沿縱向延伸(X)並且彼此間隔開，其中鰭內間隔(10)位於所述鰭 部分(4a， 4b)之間；以及將電荷存儲區(11， 12; 15， 12)設置在鰭部分(4a， 4b)之間的 鰭內間隔(10)中。
10. 根據權利要求9中所述的非易失性存儲器的製造方法，其中， 所述方法包括使用溝槽掩模在半導體層(20)中刻蝕出溝槽(10)作為鰭內間隔(10);沉積疊層(11， 12; 15， 12)，用於在鰭內間隔(10)中形成電荷 存儲區；按照這樣的方式平面化所述疊層(11， 12; 15， 12)，使得所述疊 層的頂部表面實質上與所述半導體層(20)的頂部表面(21)水平；在已平面化的疊層(11， 12; 15， 12)以及與溝槽(10)相鄰的半 導體層(20)的周邊區域上設置掩模(Ml);以及刻蝕未被所述掩模(Ml)覆蓋的半導體層(20)以形成鰭部分(4a，4b)。
11.根據權利要求io中所述的非易失性存儲器的製造方法，其中，所述方法還包括刻蝕所述半導體層(20)，用於設置半導體層(20)的自 由表面(24)，所述自由表面(24)與溝槽(10)的底面(23)實質上在 同一水平面上。
12.根據權利要求10中所述的非易失性存儲器的製造方法，其中， 該方法還包括刻蝕半導體層(20)，用於設置半導體層(20)的自由表面 (24)，所述自由表面(24)實質上位於低於溝槽(10)的底面(23)的 水平面上。
13. 根據權利要求12中所述的非易失性存儲器的製造方法，其中， 所述方法還包括刻蝕所述半導體層(20)，用於設置鰭部分(4a， 4b)的 底切口 (18)。
14. 根據權利要求9至13中任一項所述的非易失性存儲器的製造 方法，其中所述方法還包括設置柵氧化層(13),覆蓋鰭部分(4a， 4b)和鰭內間隔(10)中 的電荷存儲區(11， 12; 15， 12);設置圍繞鰭(4a， 4b)和電荷存儲區(11， 12; 15， 12)的柵極層 (M， G)，柵氧化層(13)將鰭部分(4a， 4b)和電荷存儲區(11， 12; 15， 12)與柵極(14， G)分離。
15. 根據權利要求9至14中任一項所述的非易失性存儲器的製造 方法，其中所述方法還包括設置鈍化層，用於覆蓋所述非易失性存儲器；形成觸點，所述觸點穿過所述鈍化層至少達到源和漏區(3)以及 柵極(14， G)。
16. —種存儲器陣列，包括根據權利要求1至8中任一項所述的至 少一個非易失性存儲器。
17. —種半導體器件，包括根據權利要求1至8中任一項所述的至 少一個非易失性存儲器。
全文摘要
一種位於襯底層(2)上的非易失性存儲器，包括源和漏區(3)以及溝道區(4)。所述源和漏區(3)以及所述溝道區(4)設置在所述襯底層(2)上的半導體層(20)中。溝道區(4)呈鰭狀，在源和漏區(3)之間縱向(X向)地延伸。溝道區(4)包括兩個鰭部分(4a，4b)以及鰭內間隔(10)，所述鰭部分(4a、4b)沿縱向(X向)延伸並且間隔開，所述鰭內間隔(10)位於所述鰭部分(4a、4b)之間；以及電荷存儲區(11，12；15，12)位於鰭部分(4a，4b)之間的鰭內間隔(10)中。
文檔編號H01L21/28GK101273440SQ200680035421
公開日2008年9月24日 申請日期2006年9月26日 優先權日2005年9月28日
發明者皮埃爾·戈阿蘭 申請人:Nxp股份有限公司