單副載波模式信號解碼器的製造方法
2023-09-19 15:56:55
單副載波模式信號解碼器的製造方法
【專利摘要】本發明公開了一種解碼ISO/IEC15693協議中讀卡器發送的單副載波模式信號解碼器。包括：一數字累加器，一邊界檢測電路，一副載波判決電路，一幀頭檢測電路，一數據解碼有效標誌產生電路，一數據解碼電路，一幀尾檢測電路，一狀態標誌產生電路，一接收編碼錯誤檢測邏輯電路；利用數字累加器對半個數據編碼周期內的副載波高電平信號進行累加，通過累加值得到編碼周期內的副載波在編碼周期內的存在位置，然後對照ISO/IEC15693協議規定的編碼規律，利用狀態標誌產生電路，來檢測幀頭，幀尾，對數據解碼以及產生編碼錯誤標誌。本發明能有效提高其抗幹擾性能。
【專利說明】單副載波模式信號解碼器
【技術領域】
[0001]本發明涉及一種解碼ISO (國際標準化組織)/IEC (國際電工委員會)15693協議中讀卡器發送的單副載波模式信號的解碼器。
【背景技術】
[0002]IS0/IEC15693協議中讀卡器發送的單副載波模式信號有高速與低速兩種速率，副載波頻率為fc/32，其中fc為載波頻率13.56M。數據的每一幀有幀頭，數據以及幀尾3種波形類型。高速情況下，幀頭，數據0，數據I以及幀尾的波形分別如圖1到圖4所示。其中:
[0003]圖1是IS0/IEC15693協議中讀卡器發送的單副載波模式信號的幀頭波形示意圖，橫軸是時間，縱軸是副載波包絡幅值。該波形中，讀卡器先發768/fc時間長度的無調製信號，約56.64 μ S，再發24個fc/32的副載波，約56.64 μ s，然後再發一個數據I的編碼波形，約 37.76 μ S。
[0004]圖2是IS0/IEC15693協議中讀卡器發送的單副載波模式信號的數據值為O的編碼波形示意圖，橫軸是時間，縱軸是副載波包絡幅值。該波形中，讀卡器先發8個fc/32的副載波，約18.88 μ S，再發256/fc時間長度的無調製信號，約18.88 μ So
[0005]圖3是IS0/IEC15693協議中讀卡器發送的單副載波模式信號的數據值為I的編碼波形示意圖，橫軸是時間，縱軸是副載波包絡幅值。該波形中，讀卡器先發256/fc時間長度的無調製信號，約18.88 μ S，再發8個fc/32的副載波，約18.88 μ So
[0006]圖4是IS0/IEC15693協議中讀卡器發送的單副載波模式信號的幀尾波形示意圖，橫軸是時間，縱軸是副載波包絡幅值。該波形中，讀卡器先發一個數據O的編碼波形，約37.76 μ S，再發24個fc/32的副載波，約56.64 μ s，最後發768/fc時間長度的無調製信號，約56.64 μ S。對應低速情況，幀頭，數據0，數據I以及幀尾的波形中副載波的個數與無調製信號的時間長度都乘以4。
【發明內容】
[0007]本發明要解決的技術問題是提供一種解碼IS0/IEC15693協議中讀卡器發送的單副載波模式信號解碼器，能有效提高其抗幹擾性能。
[0008]為解決上述技術問題，本發明的解碼IS0/IEC15693協議中讀卡器發送的單副載波模式信號解碼器，用模擬射頻解調模塊解調輸出的載波頻率的時鐘作為時鐘信號，包括:
[0009]一數字累加器，對輸入的副載波包絡信號rf_dout累加，產生並輸出接收開始信號det_Start，並且記錄半個數據編碼周期內的副載波高電平長度；
[0010]一邊界檢測電路，與所述數字累加器相連接，以半個數據編碼周期為周期進行計數，當計數到半個數據編碼周期時，產生邊界標誌信號edge_det，在所述周期內的一個時間點，產生米樣標誌信號samp_pos ；
[0011]一副載波判決電路，與所述數字累加器和邊界檢測電路相連接，用於判決半個數據編碼周期內是否含有副載波；產生並輸出副載波存在標誌信號f_have和經緩存的副載波存在標誌信號f_have_r ；
[0012]一幀頭檢測電路，與所述邊界檢測電路和副載波判決電路相連接，用於檢測幀頭波形信號，產生並輸出巾貞頭標誌信號sof_flag ；
[0013]一數據解碼有效標誌產生電路，與所述邊界檢測電相連接，用於並輸出產生數據解碼預有效標誌信號dec_dout_vld_tl和數據解碼有效標誌dec_dout_vld信號；
[0014]一數據解碼電路，與所述副載波判決電路和數據解碼有效標誌產生電路相連接，根據IS0/IEC15693協議中的數據編碼波形進行解碼，產生並輸出解碼數據信號dec_d0Ut ；
[0015]一幀尾檢測電路，與所述邊界檢測電路、數據解碼電路、數據解碼有效標誌產生電路和副載波判決電路相連接，根據IS0/IEC15693協議中的幀尾波形，產生幀尾標誌信號eof_flag ；
[0016]一狀態標誌產生電路，與所述邊界檢測電路、數據解碼有效標誌產生電路、幀頭檢測電路和幀尾檢測電路相連接，用於產生不同狀態標誌信號，區分不同接收階段；
[0017]一接收編碼錯誤檢測邏輯電路，與所述邊界檢測電路、副載波判決電路、數據解碼電路、狀態標誌產生電路和數據解碼有效標誌產生電路相連接，根據數據編碼特點，進行編碼錯誤檢測。
[0018]本發明利用數字累加器對半個數據編碼周期內的副載波高電平信號進行累加，通過累加值得到半個數據編碼周期內的副載波在半個數據編碼周期內的存在位置，然後對照IS0/IEC15693協議規定的編碼規律，利用狀態標誌產生電路(狀態機)，來檢測幀頭和幀尾，對數據進行解碼，並對編碼錯誤進行檢測；能有效提高其抗幹擾性能。
[0019]本發明通過判斷半個數據編碼周期內累計的副載波高電平信號的個數，可以最大程度上來區分有載波與無載波，即使有幹擾，也就是造成累計值上的一些小波動，不會超過閾值，也就不會產生解碼錯。
[0020]本發明用累計值的方法也足夠判斷接收信號衝突(這種錯誤是協議上要求必須能判別的)，即如果在整個數據編碼周期內累計值都大於閾值，就可以判決出接收信號衝突。[0021 ] 本發明整體結構清晰，能檢測的錯誤類型完整，便於硬體實現。
【專利附圖】
【附圖說明】
[0022]下面結合附圖與【具體實施方式】對本發明作進一步詳細的說明:
[0023]圖1是單副載波模式信號的幀頭波形示意圖；
[0024]圖2是單副載波模式信號的數據值為O的編碼波形示意圖；
[0025]圖3是單副載波模式信號的數據值為I的編碼波形示意圖；
[0026]圖4是單副載波模式信號的幀尾波形示意圖；
[0027]圖5是單副載波模式信號解碼器的結構框圖。
【具體實施方式】
[0028]結合圖5所示，所述解碼IS0/IEC15693協議中讀卡器發送的單副載波模式信號解碼器，包括:一數字累加器，一邊界檢測電路，一副載波判決電路，一幀頭檢測電路，一數據解碼有效標誌產生電路，一數據解碼電路，一幀尾檢測電路，一狀態標誌產生電路，一接收編碼錯誤檢測邏輯電路。圖中相同序號信號埠是相互連接的。
[0029]所述解碼器有3個輸入信號，分別是:
[0030]a、模擬射頻解調模塊解調輸出的載波頻率的時鐘rf_clk信號1，載波頻率為
13.56M。
[0031]b、模擬射頻解調模塊解調輸出的副載波包絡信號rf_dout信號2。
[0032]C、復位信號rstn信號17。
[0033]所述解碼器有5個輸出信號，分別是:
[0034]A、解碼數據信號dec_dout信號9，位寬為I位。
[0035]B、數據解碼有效標誌信號dec_dout_vld信號19 ；
[0036]C、巾貞頭標誌信號sof_flag信號11 ；
[0037]D、巾貞尾標誌信號eof_flag信號1δ ；
[0038]Ε、接收信號編碼錯誤標誌信號bit_coding_err信號18。
[0039]所述數字累加器，用模擬射頻解調模塊解調輸出的載波頻率的時鐘作為時鐘信號rf_clk信號1，對模擬射頻解調模塊解調輸出的副載波包絡信號rf_dout信號2累加，得到累加值f_sum信號4，在接收到邊界檢測電路輸出的邊界標誌信號edge_det信號3後把累加值f_sum清O。
[0040]高速編碼時，幀頭波形中，開始副載波調製後就是24個副載波(對應低速編碼時為96個)，而之後的數據編碼波形中，無副載波調製與副載波調製的時間長度都是8個副載波長度(對應低速編碼時為32個)，所以當解碼器處於初始狀態，即靜默狀態標誌信號dec_state_idle信號16控制狀態下，並且數字累加器的累加值f_sum等於24-8即16(對應低速編碼時為64個)個副載波可以計到的高電平長度後，產生並輸出接收開始信號det_Start信號20，同時把數字累加器清O ;然後就按8個副載波周期的時間長度(對應低速編碼時為32個)來對副載波高電平計數，即用邊界標誌信號edge_det信號3把累加值清0，這樣就在邊界標誌信號edge_det信號3有效時刻得到了半個數據編碼周期內的副載波高電平長度(即清O前一刻，從數字累加器中得到了半個數據編碼周期內的副載波高電平長度)。
[0041]所述邊界檢測電路，由一個計數器和一組邏輯電路構成，該計數器的計數周期為半個數據編碼周期，即在高速編碼時為256 (在低速編碼時為1024)。用所述時鐘信號rf_elk信號1，在收到所述數字累加器輸出的接收開始信號det_Start信號20後，所述計數器清零，即將邊界檢測電路復位。然後，按半個數據編碼周期為周期計數，在計數到半個數據編碼周期時間長度時，即在高速編碼當計數值等於255時(低速編碼當計數值等於1023時)，產生並輸出邊界標誌信號edge_det信號3。在半個數據編碼周期內的一個時間點即計數值為SAMP_NUM時，產生並輸出採樣標誌信號samp_pos信號5。計數值SAMP_NUM根據實際模擬射頻解調信號的解調包絡特性調整，在高速編碼時為不大於255的整數，在低速編碼時為不大於1023的整數。
[0042]所述副載波判決電路，用於判決所述半個數據編碼周期內是否包含副載波。用時鐘rf_clk信號I,在米樣標誌信號samp_pos信號5有效時,若所述數字累加器輸出的累加值f_sum信號4大於一定閾值BIT_THD，則判決為有副載波，即置副載波存在標誌信號f_have信號6為I,否則置副載波存在標誌信號f_have信號6為O。由於解碼時需要用到2個判決值，所以用D觸發器在米樣標誌信號samp_pos信號5有效時緩存副載波存在標誌信號f_have信號6,副載波存在標誌信號f_have信號6經緩存後的信號為f_have_r信號
7。其中，閾值BIT_THD為不大於半個數據編碼周期內可以計到的高電平長度的整數，根據實際模擬射頻解調信號的解調包絡特性調整。
[0043]所述幀頭檢測電路，根據IS0/IEC15693協議中的幀頭波形，用時鐘信號rf_clk信號1，在幀頭檢測狀態下，即在接收幀頭狀態標誌信號dec_state_sof信號10控制狀態下，以半個數據編碼周期時間長度為單位，幀頭的後續波形應該是有副載波，無副載波，再有副載波；所以用米樣標誌信號samp_pos信號5米樣副載波存在標誌f_have信號6,如果米樣值依次是1，0,1序列,那麼就產生並輸出巾貞頭標誌信號sof_flag信號11。
[0044]所述數據解碼有效標誌產生電路，由I個翻轉標誌samp_flag信號和一組邏輯電路構成；當收到巾貞頭標誌信號sof_flag信號11後,翻轉標誌samp_flag信號置I,用於產生並輸出數據解碼預有效標誌信號deC_d0ut_vld_tl信號8和數據解碼有效標誌信號dec_dout_Vld信號19。由於採樣標誌信號samp_p0s信號5是以半個數據編碼周期為周期產生的，所以每半個數據編碼周期內會收到2個採樣標誌信號samp_p0s信號5。於是用時鐘信號rf_clk信號I,在接收數據狀態標誌信號dec_state_data信號12控制狀態下，當採樣標誌信號samp_pos信號5有效時,翻轉標誌samp_f lag翻轉,然後,用翻轉標誌samp_flag邏輯「與」上採樣標誌信號samp_p0s信號5構成所述數據解碼有效標誌產生電路的數據解碼預有效標誌信號dec_dout_vld_tl信號8 ;即在接收數據狀態標誌信號dec_state_data信號12控制狀態下，用翻轉標誌samp_f lag的翻轉來標誌出第2個採樣標誌信號samp_pos信號5，產生數據解碼預有效標誌信號deC_d0ut_vld_tl信號8 ;然後在所述幀尾預判決標誌信號eof_det_t信號14有效時,屏蔽掉所述數據解碼預有效標誌信號dec_dout_vld_tl信號8，產生數據解碼有效標誌信號deC_d0Ut_vld信號19 (即最後的數據解碼有效標誌信號dec_dout_vld信號19是由數據解碼預有效標誌信號dec_dout_vld_tl信號8屏蔽掉幀尾預判決標誌信號e0f_det_t信號14後產生的)。這樣會在數據最後多出I個數據解碼有效標誌信號，這個多餘的數據解碼有效標誌信號對應的是含在幀尾開始階段的數據O波形。這可以通過後處理去掉，比如接收後去掉最後一個數據O。
[0045]所述數據解碼電路，根據IS0/IEC15693協議中的數據編碼波形，用時鐘信號rf_elk信號1，在數據解碼有效標誌產生電路的數據解碼預有效標誌信號deC_d0Ut_vld_tl信號8有效時檢測副載波存在標誌信號f_have信號6與經緩存的副載波存在標誌信號f_have_r信號7 ;如果經緩存的副載波存在標誌信號f_have_r信號7是I,同時副載波存在標誌信號f_have信號6是0，那麼解碼輸出0，否則輸出I。解碼輸出用一個D觸發器在數據解碼有效標誌信號deC_dout_Vld信號19有效時緩存，緩存後的信號就是所述解碼器解碼輸出的解碼數據信號dec_d0Ut信號9。
[0046]所述幀尾檢測電路，根據IS0/IEC15693協議中的幀尾波形，首先，用時鐘信號rf_elk信號1，在接收數據狀態標誌信號deC_State_data信號12控制狀態下，在所述數據解碼有效標誌產生電路輸出的數據解碼預有效標誌信號deC_dout_Vld_tl信號8有效時，檢測I個數據O後跟2個副載波存在標誌f_have為I的序列，即判斷解碼數據信號dec_d0Ut信號9為O、副載波存在標誌信號f_have信號6為I和經緩存的副載波存在標誌信號f_have信號7為1，這3個條件是否同時成立，如果同時成立，則產生並輸出幀尾預判決標誌信號e0f_det_t信號14。由於數據編碼不會在一個數據在半個數據編碼周期內發2個副載波存在標誌信號f_have信號6為I的序列，所以這可以作為進入幀尾檢測狀態的轉換條件。接著，在幀尾檢測狀態標誌信號deC_State_e0f信號13控制狀態下，在採樣標誌信號samp_pos信號5有效時，根據IS0/IEC15693協議中的幀尾波形，採樣副載波存在標誌f_have信號6的值，如果採樣值依次是是1，O，O，O，那麼就產生並輸出幀尾標誌信號eof_f lag信號15。
[0047]所述狀態標誌產生電路，用於產生不同狀態標誌信號，以區分不同接收階段。所述狀態標誌信號共有4個，分別是:靜默狀態標誌信號deC_State_idle信號16，接收幀頭狀態標誌信號dec_state_sof信號10,接收數據狀態標誌信號dec_state_data信號12,接收中貞尾狀態標誌信號dec_state_eof信號13。
[0048]無論在任何狀態標誌下，當收到復位信號rstn信號17後，進入靜默狀態標誌信號dec_state_idle 信號 16 中。
[0049]在靜默狀態標誌信號dec_state_idle信號16控制狀態下，當邊界標誌信號edge_det信號3有效後,進入接收巾貞頭狀態標誌信號dec_state_sof信號10控制。
[0050]在接收幀頭狀態標誌信號dec_state_sof信號10控制狀態下，當檢測到幀頭標誌信號sof_flag信號11後,進入接收數據狀態標誌信號dec_state_data信號12控制狀態。
[0051]在接收數據狀態標誌信號dec_state_data信號12控制狀態下，當收到幀尾預判決標誌信號eof_det_t信號14後,進入接收巾貞尾狀態標誌信號dec_state_eof信號13控制狀態。
[0052]在接收幀尾狀態標誌信號dec_state_eof信號13控制狀態下，當收到幀尾標誌信號eof_flag信號15後，回到靜默狀態標誌信號dec_state_idle信號16控制狀態。
[0053]所述接收編碼錯誤檢測邏輯電路，由3個檢測邏輯電路構成，分別檢測幀頭編碼不符合協議要求，數據編碼不符合協議要求，幀尾編碼不符合協議要求這3種錯誤。根據數據編碼特點，可能出現上述3種編碼錯誤，但只要檢測到其中任意一種錯誤，就產生並輸出接收編碼錯誤標誌信號bit_coding_err信號18。其中，
[0054]檢測幀頭編碼不符合協議要求的邏輯電路，用時鐘信號rf_clk信號1，在接收幀頭狀態標誌信號dec_state_sof信號10控制狀態下,在採樣標誌信號samp_pos信號5有效時，採樣副載波存在標誌f_have信號6，如果採樣值不是1，0，I序列(即不是協議規定的幀頭序列)，那麼就產生出幀頭編碼不符合協議要求的錯誤標誌。
[0055]根據數據編碼特點，不可能產生整個數據編碼周期內都無副載波的情況，因此檢測數據編碼不符合協議要求的邏輯電路，用時#rf_clk信號1，在接收數據狀態標誌信號dec_state_data信號12控制狀態下，在所述數據解碼有效標誌產生電路輸出的數據解碼預有效標誌信號deC_dout_Vld_tl信號8有效時，判斷副載波存在標誌f_have信號6和經緩存的副載波存在標誌信號f_have_r信號7，如果都是0，那麼就產生出數據編碼不符合協議要求的錯誤標誌。
[0056]檢測幀尾編碼不符合協議要求的邏輯電路，有2個部分，相對應的，幀尾編碼不符合協議要求錯誤檢測也分兩部分。
[0057]第I部分，用時鐘rf_clk信號I，在接收數據狀態標誌信號dec_state_data信號12控制狀態下，在數據解碼預有效標誌信號deC_dout_Vld_tl信號8有效時，判斷副載波存在標誌信號f_have信號6和經緩存的副載波存在標誌信號f_have_r信號7以及數據解碼電路輸出的解碼數據信號dec_d0Ut信號9是否都為1，如果是，就出錯誤標誌I。
[0058]第2部分，在接收幀尾狀態標誌信號dec_state_eof信號13控制狀態下，在採用標誌信號samp_pos信號5有效時,米樣副載波存在標誌f_have信號6,如果其值不是協議規定的I，O，O，O序列，就出錯誤標誌2。錯誤標誌I和錯誤標誌2任意一個有效時，就出幀尾編碼不符合協議要求的錯誤標誌。
[0059]以上三種錯誤只要檢測到其中任意一種錯誤，就出接收編碼錯誤標誌bit_coding_err 信號 18。
[0060]本發明同樣適用於與IS0/IEC15693協議中讀卡器發送的單副載波模式信號編碼方式相似的信號。
[0061]以上通過【具體實施方式】對本發明進行了詳細的說明，但這些並非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護範圍。
【權利要求】
1.一種解碼IS0/IEC15693協議中讀卡器發送的單副載波模式信號解碼器，其特徵在於，用模擬射頻解調模塊解調輸出的載波頻率的時鐘作為時鐘信號，包括: 一數字累加器，對輸入的副載波包絡信號累加，產生並輸出接收開始信號，並且記錄半個數據編碼周期內的副載波高電平長度； 一邊界檢測電路，與所述數字累加器相連接，以半個數據編碼周期為周期進行計數，當計數到半個數據編碼周期時，產生邊界標誌信號，在所述周期內的一個時間點，產生採樣標誌信號; 一副載波判決電路，與所述數字累加器和邊界檢測電路相連接，用於判決半個數據編碼周期內是否含有副載波；產生並輸出副載波存在標誌信號和經緩存的副載波存在標誌信號; 一幀頭檢測電路，與所述邊界檢測電路和副載波判決電路相連接，用於檢測幀頭波形信號，產生並輸出巾貞頭標誌信號； 一數據解碼有效標誌產生電路，與所述邊界檢測電路相連接，用於產生並輸出數據解碼預有效標誌信號和數據解碼有效標誌信號； 一數據解碼電路，與所述副載波判決電路和數據解碼有效標誌產生電路相連接，根據IS0/IEC15693協議中的數據編碼波形進行解碼，產生並輸出解碼數據信號； 一幀尾檢測電路，與所述邊界檢測電路、數據解碼電路、數據解碼有效標誌產生電路和副載波判決電路相連接，根據IS0/IEC15693協議中的幀尾波形，檢測幀尾波形信號，產生並輸出巾貞尾標誌信號； 一狀態標誌產生電路，與所述邊界檢測電路、數據解碼有效標誌產生電路、幀頭檢測電路和幀尾檢測電路相連接，用於產生不同狀態標誌信號，區分不同接收階段； 一接收編碼錯誤檢測邏輯電路，與所述邊界檢測電路、副載波判決電路、數據解碼電路、狀態標誌產生電路和數據解碼有效標誌產生電路相連接，根據數據編碼特點，進行編碼錯誤檢測。
2.如權利要求1所述的解碼器，其特徵在於:所述數字累加器，對模擬射頻解調模塊解調輸出的副載波包絡信號累加，得到累加值，在接收到所述邊界檢測電路輸出的邊界標誌信號後把累加值清O ; 當所述解碼器處於初始狀態，即靜默標誌信號控制狀態下，並且所述累加值等於16個副載波內計到的高電平長度後，產生並輸出接收開始信號，同時將所述數字累加器清O ;然後按8個副載波周期的時間長度對副載波高電平計數，即用邊界標誌信號把所述累加值清O，得到半個數據編碼周期內的副載波高電平長度。
3.如權利要求1所述的解碼器，其特徵在於:所述邊界檢測電路在收到所述數字累加器輸出的接收開始信號後復位；以半個數據編碼周期為周期計數，在計數到半個數據編碼周期時間長度時，產生並輸出邊界標誌信號；在半個數據編碼周期內的一個時間點所對應的計數值，產生並輸出採樣標誌信號。
4.如權利要求3所述的解碼器，其特徵在於:所述計數值根據實際模擬射頻解調信號的解調包絡特性調整，在高速編碼時為小於等於255的整數，在低速編碼時為小於等於1023的整數。
5.如權利要求1所述的解碼器，其特徵在於:所述副載波判決電路，在所述邊界檢測電路輸出的採樣標誌信號有效時，若所述數字累加器輸出的累加值大於設定的閾值，則判決為有副載波，輸出副載波存在標誌信號為1，否則輸出副載波存在標誌信號為O ;在所述採樣標誌信號有效時緩存並輸出經緩存後的所述副載波存在標誌信號。
6.如權利要求5所述的解碼器，其特徵在於:所述閾值為小於等於半個數據編碼周期內計到的高電平長度的整數，根據實際模擬射頻解調信號的解調包絡特性調整。
7.如權利要求1所述的解碼器，其特徵在於:所述數據解碼電路，根據IS0/IEC15693協議中的數據編碼波形，在所述數據解碼有效標誌產生電路輸出的數據解碼預有效標誌信號有效時，檢測所述副載波判決電路輸出的副載波存在標誌信號和經緩存後的副載波存在標誌信號；如果經緩存後的副載波存在標誌信號是1，同時副載波存在標誌信號是O，那麼解碼輸出O，否則解碼輸出I ;所述解碼輸出在所述數據解碼有效標誌產生電路輸出的數據解碼有效標誌信號有效時緩存，經緩存後由數據解碼電路作為解碼數據信號輸出。
8.如權利要求1所述的解碼器，其特徵在於:所述幀頭檢測電路，根據IS0/IEC15693協議中的幀頭波形，在所述狀態標誌產生電路輸出的接收幀頭狀態標誌信號控制狀態下，以半個數據編碼周期時間長度為單位，用所述邊界檢測電路輸出的採樣標誌信號採樣所述副載波判決電路輸出的副載波存在標誌信號，如果採樣值依次是1，0，I序列，則產生並輸出中貞頭標誌信號。
9.如權利要求1所述的解碼器，其特徵在於:所述幀尾檢測電路，根據IS0/IEC15693協議中的幀尾波形，在所述狀態標誌產生電路輸出的接收數據狀態標誌信號控制狀態下，在所述數據解碼有效標誌產生電路輸出的數據解碼預有效標誌信號有效時，判斷所述數據解碼電路輸出的解碼數據信號為O、副載波判決電路輸出的副載波存在標誌信號和經緩存的副載波存在標誌信號均為I ;如果上述3個條件同時成立，則產生並輸出幀尾預判決標誌信號; 然後，在所述狀態標誌產生電路輸出的幀尾檢測狀態標誌信號控制狀態下，在所述邊界檢測電路輸出的採樣標誌信號有效時，根據IS0/IEC15693協議中的幀尾波形，採樣所述副載波判決電路輸出的副載波存在標誌信號，如果採樣值依次是I，O，O，O，那麼就產生並輸出中貞尾標誌信號。
10.如權利要求1所述的解碼器，其特徵在於:所述狀態標誌產生電路輸出4種狀態標誌信號; 在輸出靜默狀態標誌信號的情況下，當接收到所述邊界檢測電路輸出的邊界標誌信號後，輸出接收幀頭狀態標誌信號； 在輸出接收幀頭狀態標誌信號的情況下，當接收到所述幀頭檢測電路輸出的幀頭標誌信號後，輸出接收數據狀態標誌信號； 在輸出接收數據狀態標誌信號的情況下，當接收到所述幀尾檢測電路輸出的幀尾預判決標誌信號後，輸出接收幀尾狀態標誌信號； 在輸出接收幀尾狀態標誌信號的情況下，當接收到所述幀尾檢測電路輸出的幀尾標誌信號後，回到輸出所述靜默狀態標誌信號的狀態； 無論輸出任何狀態標誌信號，當接收到復位信號後，均回到輸出所述靜默狀態標誌信號的狀態。
11.如權利要求1所述的解碼器，其特徵在於:所述接收編碼錯誤檢測邏輯電路，分別檢測幀頭編碼不符合協議要求，數據編碼不符合協議要求，幀尾編碼不符合協議要求3種錯誤; 所述檢測幀頭編碼不符合協議要求，在所述狀態標誌產生電路輸出的接收幀頭狀態標誌信號控制狀態下，在所述邊界檢測電路輸出的採樣標誌信號有效時，採樣所述副載波判決電路輸出的副載波存在標誌信號，如果採樣值不是1，O，I序列，則產生幀頭編碼不符合協議要求的錯誤標誌； 所述檢測數據編碼不符合協議要求，在所述狀態標誌產生電路輸出的接收數據狀態標誌信號控制狀態下，在所述數據解碼有效標誌產生電路輸出的數據解碼預有效標誌信號有效時，判斷副載波存在標誌信號和經緩存的副載波存在標誌信號，如果都是O，則產生數據編碼不符合協議要求的錯誤標誌； 所述檢測幀尾編碼不符合協議要求，分為兩部分: 第I部分，在所述狀態標誌產生電路輸出的接收數據狀態標誌信號控制狀態下，在所述數據解碼有效標誌產生電路輸出的數據解碼預有效標誌信號有效時，判斷副載波存在標誌信號和經緩存的副載波存在標誌信號以及所述數據解碼電路輸出的解碼數據信號是否都為I，如果是，則產生錯誤標誌I; 第2部分，在所述狀態標誌產生電路輸出的接收幀尾狀態標誌信號控制狀態下，在所述邊界檢測電路輸出的採樣標誌信號有效時，採樣所述副載波判決電路輸出的副載波存在標誌信號，如果採樣值不是1，O，O，O序列，則產生錯誤標誌2 ;所述錯誤標誌I和錯誤標誌2任意一個有效時，則產生幀尾編碼不符合協議要求的錯誤標誌； 以上三種錯誤只要檢測到其中任意一種錯誤，則產生並輸出接收編碼錯誤標誌信號。
12.如權利要求1所述的解碼器，其特徵在於:所述數據解碼有效標誌產生電路，具有一翻轉標誌信號，當接收到所述幀頭檢測電路輸出的幀頭標誌信號後，所述翻轉標誌信號置I ; 在所述狀態標誌產生電路輸出的接收數據狀態標誌信號控制狀態下，當所述邊界檢測電路輸出的採樣標誌信號有效時，所述翻轉標誌信號翻轉後邏輯「與」上所述採樣標誌信號構成所述數據解碼有效標誌產生電路輸出的數據解碼預有效標誌信號；在所述幀尾檢測電路輸出的幀尾預判決標誌信號有效時，屏蔽掉所述數據解碼預有效標誌信號，產生並輸出數據解碼有效標誌信號。
【文檔編號】H03M13/09GK104242955SQ201310250634
【公開日】2014年12月24日 申請日期:2013年6月21日 優先權日:2013年6月21日
【發明者】王吉健 申請人:上海華虹集成電路有限責任公司