用於o形環場效應電晶體的改進控制器的製作方法
2023-08-13 23:13:31
專利名稱：用於o形環場效應電晶體的改進控制器的製作方法
用於o形環場效應電晶體的改進控制器
背景技術：
很多電力系統(power system )的結構包括通過7>共電源總線(power bus ) 並聯連接的多個電源模塊(power module )。 O形環(ORing )電路元件一般 被包括在電源模塊(power supply module )的輸出和電源總線之間，以防止 一個電源模塊的故障拉低電源總線而導致電力系統完全故障。現有若干種常 見的ORing元件設計，每一種設計都有一定的缺點。
一種常見的ORing元件是串聯布置在電源模塊的輸出和電源總線之間 的簡單二極體。當電源模塊的輸出電壓充分大於電源總線上的電壓時，該二 極管被正向偏置，允許電流從電源模塊流向電源總線。然而，如果電源模塊 的輸出下降到低於電源總線的輸出，則二極體將被反向偏置。當該二極體被 反向偏置時，基本可防止電源模塊從電源總線獲取反向電流，由此，防止電 力系統的潛在故障。
理想的二極體將是理想的ORing元件，但是實際的二極體具有相當大的 正向電壓降，且對於很多應用，與此相關聯的功耗使得簡單電晶體的使用不 具備吸引力。因此，在一些應用中， 一般慣例是使用一個或多個場效應晶體 管(FET)作為ORing元件。基於標準、額定電壓、成本、尺寸等的某一組 合，來選擇具有足夠低的導通電阻以便在合適的輸出電流條件下產生可接受 的功耗的一個FET或多個FET。
另 一常見ORing元件設計包括由比較器電路控制的一個或多個FET。比 較器電路檢測電源模塊的輸出電壓和電源總線上的電壓之差，並相應地導通 或關斷FET。即，當電源模塊和電源總線之間的電壓差大於閾值電壓時，(一 個或多個)FET被導通。那麼，允許輸出電流從電源模塊流向電源總線，壓 降基本等於輸出電流的量值與FET的導通電阻(或並聯的FET的等效電阻) 的乘積。當電壓差小於閾值電壓時，FET被偏置截止。
用於控制基於FET的ORing元件的比較器電路的缺點在於理想比較 器具有與它們的輸入電路相關聯的有限的偏移電壓。該偏移電壓意味著在設 置(或判斷)閾值電壓時總是存在某些誤差，而控制功能將在該閾值電壓導 通和關斷FET。如果閾值為正，對於某些足夠低的輸出電流，比較器將在開和關之間振蕩，且導致電源總線上出現階躍電壓。由於這一原因，基於比較
器的ORing控制電路一般被設計成具有小的但總為負的閾值。如果閾值為 負，則在該反方向的壓降足夠高以達到閾值並導致FET關斷之前，將允許相 當大的反向電流從電源總線流向電源。
作為一個例子，市場上可購得的ORing FET集成電路的典型閾值為-IO 毫伏。在採用100A電源(或電源模塊)的典型系統中，並聯的ORingFET 電阻可以為500微歐或更小。-10毫伏的反向電壓將對應於這樣的不希望的 情況，即，在FET截止之前，有至少20安培的電流從電源總線流到電源。
發明內容
在一個廣義方面，本發明涉及一種在電源中使用的ORing元件。該ORing 元件可以包括場效應電晶體(FET)、第一雙極電晶體和第二雙極電晶體。該 FET可以電連接在電源模塊的輸出和電源總線之間。該第 一雙極電晶體的發 射極可以電連接到FET的源極，並且第一雙極電晶體的集電極可以電連接到 FET的柵極。第二雙極電晶體可以連接成二極體形式，其發射極電連接到其 基極。第二雙極電晶體的發射極還可以電連接到第一雙極電晶體的基極。第 二雙極電晶體的集電極可以電連接到FET的漏極。這樣，該ORing電路可 以選擇性地從電源總線連接和隔離電源模塊。另外，多個電源模塊和ORing 元件可以被組合以形成單個電力系統。
結合附圖，本文通過舉例的方式描述了本發明的實施例，在附圖中 圖1示出了根據各個實施例的ORing元件的示意圖；和 圖2示出了根據各個實施例的電力系統的框圖。
具體實施例方式
本發明的實施例一般涉及ORing電路元件和實施其的電源。圖1示出了 根據本發明的各個實施例的示例性ORing電路元件100的示意圖。電路元件 IOO具有用於接收電源模塊(圖1中未示出)提供的電壓的輸入節點108和 用於向電源總線(圖1中未示出)提供電壓的輸出節點110。電路元件100 還可以具有接收偏置電壓的偏置節點112。電路元件100包括場效應電晶體(FET) 102,其可以電連接在輸入節點108和輸出節點110之間。例如，如 圖1所示，FET 102的源極端子152可以耦合到輸入節點108，且漏極端子 154可以耦合到輸出節點110。這樣，通過改變FET 102的狀態，可以控制 輸入節點108和輸出節點110之間的電流。例如，當FET 102被偏置為導通 狀態時，電流可以從輸入節點108流向輸出節點110。當FET102不被偏置 為導通狀態時，電流可能受限和/或^t完全阻止。
ORing電路元件100還可以包括用於選擇性偏置FET 102的各種組件， 包括，例如，雙極電晶體104和106。電晶體104可以被連接成，使得其集 電極端子158耦合到FET 102的柵極端子156。電晶體104的發射極160被 耦合到FET 102的源極端子152。電晶體106可以被連接成，使得其發射極 164被短接到其基極166。這樣，電晶體106可以用作具有類似於二極體的 特性的兩端子器件(例如，"連接成二極體形式")。電晶體106的發射極164 和基極166可以被耦合到電晶體104的基極162。電晶體106的集電極168 可以被耦合到FET 102的漏極154。
在各個實施例中，電晶體104、 106可以通過偏置電流而被偏置。例如， 可以在電晶體104的集電極158提供第一偏置電流，且可以在電晶體106的 發射極164提供第二偏置電流。在各個實施例中，可以通過在與電晶體104 的集電極158相連的電阻器116和與電晶體106的發射極164相連的電阻器 118處提供偏置電壓，分別產生相應的偏置電流。在圖1中示出的非限制實 施例中，由偏置電壓源112向電阻器116、 118提供偏置電壓，且通過齊納 二極體120和電阻器114相對於FET 102的源極152而被調整。應當意識到， 圖示的偏置組件112、 114、 116、 118僅用於示例性目的，且可以使用任意 合適的電路組件或其組合向電晶體104、 106提供偏置電流。
在操作中，FET 102基於輸入電壓108和輸出電壓IIO之差被選擇性地 偏置。當輸出110高於輸入108時，則FET102保持在其截止狀態，從任意 電源模塊和/或與輸入108電連接的其他組件隔離輸出110。這可能是希望的， 因為輸入電壓108相對於輸出電壓110的下降可能指示電源模塊或與輸入 108電相接的其他組件的故障。當輸出IIO低於輸入108時，則FET102可 以被偏置成活動模式(active mode)或完全導通，允許電流在輸入108和輸出 IIO之間流動。
當輸出IIO充分高於輸入108時，FET 102的體二極體將被反向偏置。 由於IIO處的電壓比較高，被連接成二極體形式的電晶體106也被反向偏置。應當意識到，因為電晶體106在基極-集電極結兩端連接為二極體形式，它 可以比其他連接成二極體形式的配置承受更高的反向偏置電壓。在各個實施 例中，這可以使電路100在電源應用中有用，其中電晶體106上的反向偏置 電壓可能相當大。電晶體104可處於其飽和模式，其基極-集電極結和基極-發射極結都被正向偏置。這導致電晶體104的集電極電壓比較低，這使得 FET 102的柵極156的電壓保持在比較低的水平，從而使FET 102保持在截 止狀態。
當輸入108相對於輸出IIO開始上升時，FET 102的體二極體可能變得 稍微地正向偏置。連接成二極體形式的電晶體106也可能變成正向偏置且可 以開始從電晶體104提取基極電流。這因而可以使電晶體104離開飽和狀態， 減小其集電極電流且增加其集電極電壓。當電晶體104的集電極158的集電 極電壓增加時，FET 102的柵極156的電壓開始上升，當達到柵極閾值電壓 時，FET 102轉變到活動模式。在各個實施例中，當輸出110的電流比較低 (例如，小於100mA)且具有低的體二極體偏置電壓(例如，小於10mV) 時，達到柵極閾值電壓。當輸出IIO處的電流進一步增加時，FET102的導 通電阻可能變得突出，導致FET 102兩端的壓降以及FET 102的柵極156 的電壓更加快速地增加。因此，FET 102最終可能轉變為完全導通狀態。在 操作中，該電路的功能不同於比較器電路之處在於，FET102的柵極-源極電 壓156-152與IIO處的輸出電流具有成比例的關係，而不是基於比較器的電 路的簡單的開或關。
FET 102被偏置導通的輸入108與輸出IIO之間的最低壓降(例如，FET 102兩端的壓降)可以稱為電路100的"閾值電壓"。應當意識到，因為連接 成二極體形式的電晶體104的正向偏置電壓將比簡單的二極體更加緊密地匹 配電晶體106的基極-發射極電壓，電路100可以獲得更可重複和更低的閾 值電壓。為潛在地進一步增加電路元件100的可重複性，電晶體104和106 可以被容納在單個封裝中，例如，被容納在6-pin-SOT-23封裝(諸如從ZETEX 可購買到的零件號ZXTD09N50DE6)中。這樣，電晶體104和106可以彼 此地熱跟蹤，進一步導致它們的行為相似。
應當意識到，當輸出IIO處的電流比較低時，FET將工作在其活動狀態。 在這種狀態中，FET 102以非歐姆方式作用(例如，其動態阻抗高於歐姆定 律的得出的靜態計算)。因此，輸出110處的電流中的小變化會傾向於導致 FET102兩端壓降中的大變化。因此，即使ORing電路元件100的組件通常仍然受限。因為接近閾值，輸出電流中的小變
化會帶來FET 102兩端的壓降的大變化，如果輸出110的電流開始變為負值， -它將帶來FET兩端的壓降中的大變化。這可以導致電晶體104、 106將FET 102的柵極156拉低且阻止基本負的輸出電流。
圖2示出了根據示例性電力系統200的各個實施例的框圖。該電力系統 包括多個電源模塊202。每個電源模塊202經由類似於或等同於上述ORing 元件100的ORing元件100電連接到電源總線204。 ORing元件100的輸入 108被連接到其相應的電源模塊202,而ORing元件100的輸出110被連接 到電源總線204。這樣，如上所述，ORing元件可以在相應的電源模塊202 和電源總線204之間提供緩衝器。應當意識到，電源模塊202和ORing元件 100的數目可以根據特定應用而變化。
在操作中，當各個電源模塊202正常工作時，它們在輸入108處提供比 輸出IIO和電源總線204上的電壓至少稍高一些的電壓。因此，相應ORing 元件100的FET 102 (圖2中未示出)處於活動狀態或飽和狀態，允許電源 模塊202和電源總線204之間的正向電流。如果電源模塊202故障，則它可 以拉低其相應ORing元件100的輸入108。因此，ORing元件的FET 102將 .被轉變為截止狀態，防止故障的電源模塊202拉低電源總線204上的電壓。
當在本文中使用時，術語"電力系統"是指任意電力結構，包括獨立的 電源、電源組合等。而且，當在本文中使用時，術語"電源模塊"或"模塊" 是指任意種類的來源功能電源、整流器、電力調節器、功率調節器、電壓 調節器、電流源、電池、發生器、變壓器等。
應當理解，本發明的附圖和描述已經被簡化且僅用於說明與清晰理解本 發明目的相關的元件，同時為了清楚起見，排除了其他元件，例如，諸如上 述裝備的某些特定項等。本領域技術人員將意識到這些和其他元件可能是所 希望的。然而，因為這種元件在本領域中是已知的，且因為它們並不有助於 更好地理解本發明，本文中沒有提供對這些元件的討i侖。
儘管已經描述了本發明的若干實施例，顯然本領域技術人員將容易想到 這些實施例的各種調整、變更和修改，以獲得本發明的一些或全部優點。例 如，各個組件的值可以變化。而且，還可以將各種組件(例如，電阻器、濾 波電容器等)添加到電路中或從電路中移除。因此本描述旨在覆蓋不偏離如 所附權利要求限定的本發明的範圍和精神的所有的這種調整、變更和修改。
8
權利要求
1. 一種用於電源的O形環元件，該O形環元件包括場效應電晶體FET，其電連接在所述電源的輸出和總線之間；第一雙極電晶體，其中該第一雙極電晶體的發射極電連接到所述FET的源極，並且其中該第一雙極電晶體的集電極電連接到所述FET的柵極；以及第二雙極電晶體，其中該第二雙極電晶體的發射極電連接到該第二雙極電晶體的基極和所述第一雙極電晶體的基極，並且其中該第二雙極電晶體的集電極電連接到所述FET的漏極。
2. 根據權利要求1所述的O形環元件，其中所述第一雙極電晶體的集電極電連接到第 一偏置電流。
3. 根據權利要求1所述的O形環元件，其中所述第二雙極電晶體的發射極電連接到第二偏置電流。
4. 根據權利要求1所述的O形環元件，其中所述第一雙極電晶體和所述第二雙極電晶體被容納在單個封裝中。
5. 根據權利要求4所述的O形環元件，其中所述單個封裝是6-pinSOT-23封裝。
6. —種電力系統，包^":第一電源模塊；公共電源總線；以及連接在所述第一電源模塊和所述公共電源總線之間的O形環元件，其中該O形環元件包括場效應電晶體FET，其電連接在所述第一電源模塊和所述公共電源總線之間；第 一雙極電晶體，其中該第 一雙極電晶體的發射極電連接到所述FET的源極，並且其中該第一雙極電晶體的集電極電連接到所述FET的柵極；以及第二雙極電晶體，其中該第二雙極電晶體的發射極電連接到該第二雙極電晶體的基極和所述第 一雙極電晶體的基極，並且其中該第二雙極電晶體的集電極電連接到所述FET的漏極。
7. 根據權利要求6所述的電力系統，其中所述第一雙極電晶體的集電才及電連接到第 一偏置電流。
8. 根據權利要求6所述的電力系統，其中所述第二雙極電晶體的發射極電連接到第二偏置電流。
9. 根據權利要求6所述的電力系統，其中所述第一雙極電晶體和所述第二雙極電晶體被容納在單個封裝中。
10. 根據權利要求9所述的電力系統，其中所述單個封裝是6-pin SOT-23封裝。
11. 根據權利要求6所述的電力系統，還包括第二電源模塊；以及連接在該第二電源模塊和所述/^共電源總線之間的第二 O形環元件。
全文摘要
本發明提供了一種用於電源和/或電力系統的ORing元件。該ORing元件可包括場效應電晶體(FET)、第一雙極電晶體和第二雙極電晶體。該FET可以電連接在輸入和輸出之間。該第一雙極電晶體的發射極可電連接到該FET的源極，該第一雙極電晶體的集電極可電連接到該FET的柵極。該第二雙極電晶體可以被連接成二極體形式，其發射極電連接到其基極。該第二雙極電晶體的發射極還可以電連接到該第一雙極電晶體的基極。該第二雙極電晶體的集電極可以電連接到該FET的漏極。
文檔編號H02J1/10GK101490922SQ200780027661
公開日2009年7月22日 申請日期2007年7月26日 優先權日2006年7月27日
發明者布魯斯·A·弗雷德裡克, 達裡爾·韋斯普芬尼格 申請人:雅迪信科技有限公司