半導體元件結構的製作方法

2023-09-18 09:39:45 2

本公開有關於半導體元件結構及其形成方法，且特別是有關於半導體元件結構的內連線結構。

背景技術：

半導體集成電路(ic)工業已歷經快速發展的階段。集成電路材料及設計在技術上的進步已生產出許多代的集成電路。每一代的集成電路比前代的集成電路具有更小且更複雜的電路。在集成電路發展的進程中，功能性密度(亦即每一個晶片區域中內連接元件的數目)已經普遍增加，而幾何尺寸(亦即製程中所能創造出最小的元件或線路)則是下降。這種微縮化的過程通常可因增加生產效率及降低相關成本而提供許多利益。

為了符合元件密度需求，工業上採用的方法之一是在內連線結構中使用鑲嵌(damascene)結構及/或雙鑲嵌(dual-damascene)結構。在鑲嵌製程中，將下方絕緣層圖案化而形成溝槽及/或通孔(viahole)。之後，沉積導電材料並將其研磨至目標厚度以形成圖案化的導電部件(conductivefeature)。雙鑲嵌製程使用相似的方式，並在單一的導電材料沉積中填充兩相連開口(例如，溝槽及通孔)以形成兩相連導電部件。

然而，隨著特徵尺寸進一步縮小及元件密度需求的增加，兩部件(例如，內連線結構)間的間距也相應縮小。因此，製程也持續變得更加難以實施。於半導體元件之中形成具有間距越來越小的內連線結構面臨著挑戰。

技術實現要素：

本公開的實施例提供一種半導體元件結構，包括：一半導體基底；一介電層，位於該半導體基底之上；以及一導電部件，位於該介電層之中，其中：該導電部件包括一觸媒層及一導電構件，該觸媒層介於該導電構件與該介電層之間，該觸媒層物理接觸該導電構件，該觸媒層連續地圍繞該導電構件的一側壁及一底部，該觸媒層的材質不同於該導電構件的材質，以及該觸媒層具有降低該導電構件的一形成溫度的能力。

本公開的實施例提供一種半導體元件結構，包括：一半導體基底；一介電層，位於該半導體基底之上；以及一導電部件，位於該介電層之中，其中：該導電部件包括一觸媒層及一導電構件，該觸媒層介於該導電構件與該介電層之間，該導電構件大抵填充了由該觸媒層所圍繞出的一空間，該導電構件的導電率大於銅，以及該觸媒層具有降低該導電構件的一形成溫度的能力。

本公開的實施例提供一種半導體元件結構的形成方法，包括：於一半導體基底之上形成一介電層；於該介電層之中形成一開口；於該開口的一側壁及一底部上形成一觸媒層；以及直接於該觸媒層之上形成一導電構件，其中該觸媒層可以降低該導電構件的一形成溫度。

附圖說明

圖1a-1d顯示根據一些實施例的半導體元件結構的數階段製程剖面圖。

圖2a-2g顯示根據一些實施例的半導體元件結構的數階段製程剖面圖。

圖3顯示根據一些實施例的一部分半導體元件結構的剖面圖。

圖4顯示根據一些實施例的一部分半導體元件結構的上視圖。

圖5顯示根據一些實施例的半導體元件結構的剖面圖。

圖6a-6b顯示根據一些實施例的半導體元件結構的數階段製程剖面圖。

【符號說明】

100～半導體基底；

102a、102b～導電部件；

104～介電層；

106～蝕刻停止層；

108～介電層；

110a、110b～通孔；

112、112a、112b～溝槽；

114～阻障層；

116～觸媒層；

118～導電層；

120、122a、122b～導電部件；

202、202』、202」～阻障層；

204a、204b～導電部件；

206～觸媒層；

208～導電層；

209～子層；

210～導電層；

212a、212b～導電構件；

214～導電構件；

216a、216b～導電部件；

218～蝕刻停止層；

220～介電層；

222a、222b～開口；

224a、224b～導電部件；

s～空間(或空隙)。

具體實施方式

以下的公開內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本公開以下的公開內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本公開以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。再者，在以下敘述提及在第二製程前進行第一製程，可包括第二製程於第一製程之後立刻進行的實施例，且亦可包括附加製程於第一製程與第二製程之間進行的實施例。另外，本公開中不同範例可能使用重複的參考符號及/或標記。這些重複為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或特徵部件與另一(多)元件或(多)特徵部件的關係，可使用空間相關用語，例如「在。。。之下」、「下方」、「較下部」、「上方」、「較上部」及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。

本公開的一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。所敘述的一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述的一些構件，可於不同的實施例中被置換或排除。雖然，所敘述的一些實施例具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的順序進行。

圖1a-1d顯示根據一些實施例的半導體元件結構的製程剖面圖。如圖1a所示，提供或取得半導體基底100。在一些實施例中，半導體基底100包括半導體晶圓(semiconductorwafer)、一部分的半導體晶圓、或半導體晶粒(semiconductordie)。半導體晶圓(例如矽晶圓)可包含元件構件(deviceelements)，例如是有源元件及/或無源元件。在一些實施例中，半導體基底100包括矽或其他元素半導體材料(elementarysemiconductormaterials)，例如鍺(germanium)。在一些其他實施例中，半導體基底100包括化合物半導體(compoundsemiconductor)。化合物半導體可包括碳化矽(siliconcarbide)、砷化鎵(galliumarsenide)、砷化銦(indiumarsenide)、磷化銦(indiumphosphide)、其他適合的化合物半導體、或前述的組合。在一些實施例中，半導體基底100包括絕緣層上覆半導體(semiconductor-on-insulator，soi)基底。soi基底可借著使用氧植入隔離(implantationofoxygen，simox)製程、晶圓接合(waferbonding)製程、其他適用的方法、或前述的組合而製作。

在一些實施例中，於半導體基底100之上形成內連線結構(interconnectionstructure)。內連線結構包括層間介電層(interlayerdielectriclayer)104及多個導電部件(multipleconductivefeatures)，其包括導電部件102a及102b。導電部件102a及102b可包括導電線路(conductivelines)、導電插塞(或通孔導電塞)(conductivevias)、及/或導電接觸(conductivecontacts)。在一些實施例中，層間介電層104包括多個介電子層(dielectricsub-layers)。多個導電部件(例如導電線路、導電插塞、及導電接觸)形成在層間介電層104之中。

之後，於導電部件102a及102b與層間介電層104之上形成一或更多的介電層及導電部件以繼續形成內連線結構。在一些實施例中，半導體基底100之中形成有多種元件構件(deviceelements)。多種元件構例如包括電晶體(例如，金屬氧化物半導體場效應電晶體(mosfet)、互補金屬氧化物半導體(cmos)電晶體、雙極結電晶體(bipolarjunctiontransistors，bjt)、高壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體(pfet/nfet)等)、二極體、或其他適用的元件。可使用多種製程來形成元件構件，例如包括沉積、蝕刻、植入、微影、熱處理、及/或其他適合的製程。

元件構件透過半導體基底100上的內連線結構彼此相連而形成集成電路元件。例如，其中一導電部件102a及102b可透過一些導電部件而電性連接至形成於半導體基底100中的摻雜區(dopedregion)，導電部件例如包括導電線路、導電插塞、及/或導電接觸。集成電路元件包括邏輯元件、存儲器元件(例如，靜態隨機存取存儲器，srams)、無線射頻元件(rf)、輸入/輸出(i/o)元件、單晶片系統(system-on-chip，soc)元件、影像感測元件(imagesensordevices)、其他合適類型的元件、或前述的組合。

如圖1a所示，根據一些實施例，於層間介電層104及導電部件102a及102b之上沉積蝕刻停止層106及介電層108。蝕刻停止層106可用以輔助後續於介電層108中形成開口。在一些實施例中，蝕刻停止層106由氮化矽(siliconnitride)、氮氧化矽(siliconoxynitride)、碳化矽(siliconcarbide)、氮碳化矽(siliconcarbonnitride)、其他適合的材料、或前述的組合所製成。在一些實施例中，蝕刻停止層106借著使用化學氣相沉積(chemicalvapordeposition，cvd)製程、原子層沉積(atomiclayerdeposition，ald)製程、旋塗(spin-on)製程、其他適用的製程、或前述的組合而沉積。可對本公開的實施例作出許多變化及/或調整。在一些其他實施例中，未形成蝕刻停止層106。

在一些實施例中，介電層108由氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicateglass，bsg)、磷矽酸鹽玻璃(phosphoricsilicateglass，psg)、硼磷矽酸鹽玻璃(borophosphosilicateglass，bpsg)、氟矽酸鹽玻璃(fluorinatedsilicateglass，fsg)、低介電常數材料(low-kmaterial)、其他適合的材料、或前述的組合所製成。在一些實施例中，介電層108大抵不包含氮。在一些實施例中，介電層108包括多個子層(sub-layers)。在一些實施例中，介電層108借著使用化學氣相沉積製程、原子層沉積製程、旋塗製程、噴塗(spraycoating)製程、其他適用的製程、或前述的組合而沉積。

低介電常數材料的介電常數可小於二氧化矽的介電常數。例如，低介電常數材料的介電常數介於約1.5至約3.5之間。隨著半導體元件密度增加，且電路構件的尺寸變得更小，電阻-電容時間遲滯(rcdelaytime)更為顯著地影響電路效能。因此，使用低介電常數材料來形成介電層108有助於減輕電阻-電容時間遲滯。

可使用許多種類的低介電常數材料來形成介電層108。在一些實施例中，介電層108包括旋塗無機介電材料(spin-oninorganicdielectric)、旋塗有機介電材料(spin-onorganicdielectric)、多孔介電材料(porousdielectricmaterial)、有機高分子(organicpolymer)、有機矽玻璃(organicsilicaglass)、氟氧化矽列材料(siofseriesmaterial)、氫矽酸鹽(hydrogensilsesquioxane，hsq)列材料、甲基矽酸鹽(methylsilsesquioxane，msq)列材料、有機多孔列材料(porousorganicseriesmaterial)、其他適合的材料、或前述的組合。

之後，根據一些實施例，如圖1b所，於介電層108之中形成多個特徵開口(featureopenings)。特徵開口包括溝槽(trench)112及通孔(viaholes)110a及110b。溝槽112與通孔110a及110b連通。在一些實施例中，每一通孔110a及110b自溝槽112的底部而朝向形成在層間介電層104中的導電部件(例如，導電部件102a及102b)延伸。在一些實施例中，通孔110a及110b穿過蝕刻停止層106而相應地露出導電部件102a及102b。

特徵開口的形成可涉及多個微影製程及蝕刻製程。在一些實施例中，溝槽112形成在通孔110a及110b之前。在一些其他實施例中，溝槽112形成在通孔110a及110b之後。在一些實施例中，使用蝕刻製程以部分移除蝕刻停止層106，使得導電部件102a及102b由通孔110a及110b露出。

如圖1c所示，根據一些實施例，於溝槽112的側壁上與通孔110a及110b的側壁及底部上沉積阻障層(barrierlayer)114。阻障層114可用以避免將形成在特徵開口中的導電部件的金屬離子擴散進入介電層108。在一些實施例中，阻障層114包括多個子層，其包括黏著層(未顯示)。黏著層可用以增進阻障層114與後續所形成的材料層之間的黏合。

在一些實施例中，阻障層114由氮化鈦(titaniumnitride，tin)、氮化鉭(tantalumnitride，tan)、鉭(ta)、鈦(ti)、鈦鎢(tiw)、其他適合的材料、或前述的組合所製成。黏著層可由鉭、鈦、其他適合的材料、或前述的組合所製成。在一些實施例中，阻障層114可借著使用物理氣相沉積(physicalvapordeposition，pvd)製程、化學氣相沉積製程、原子層沉積製程、電化學沉積(electrochemicaldeposition)製程、無電鍍(electrolessplating)製程、其他適用的製程、或前述的組合而沉積。可對本公開的實施例作出許多變化及/或調整。在一些其他實施例中，未形成阻障層114。

之後，如圖1c所示，根據一些實施例，於阻障層114之上沉積觸媒層(catalystlayer)116及導電層118以填充溝槽112與通孔110a及110b。在一些實施例中，導電層118填充由觸媒層116所圍繞出的空間。如圖1c所示，導電層118填充特徵開口的餘留部分(即，觸媒層116所圍繞出的空間)。

觸媒層116可用以幫助導電層118的形成。在一些實施例中，觸媒層116具有降低導電層118的形成溫度(formationtemperature)的能力(可以降低導電層118的形成溫度)。在一些實施例中，受到觸媒層116的輔助，導電層118的形成溫度可減到低於約400℃。在一些實施例中，導電層118的形成溫度介於約25℃至約400℃之間。在一些實施例中，觸媒層116物理接觸(直接接觸)導電層118。

在一些實施例中，觸媒層116具有導電性。在一些實施例中，觸媒層116由不同於導電層118的材料所製成。在一些實施例中，觸媒層116包括銅(cu)、鎳(ni)、鉑(pt)、鈷(co)、釕(ru)、其他適合的材料、或前述的組合。在一些其他實施例中，觸媒層116由銅(cu)、鎳(ni)、鉑(pt)、鈷(co)、釕(ru)、其他適合的材料、或前述的組合所製成。在一些實施例中，觸媒層116借著使用物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程、原子層沉積製程、其他適用的製程、或前述的組合而沉積。

在一些實施例中，導電層118的導電率(conductivity)大於觸媒層116的導電率。在一些實施例中，導電層118的導電率大於銅的導電率。在一些實施例中，相較於銅，導電層118具有更好的電致遷移阻抗性(electromigrationresistance)。在一些情形中，銅的電阻在小尺寸情形下會增加。使用具有更高導電率的導電層118可有助於確保內連線結構的品質。

在一些實施例中，導電層118包括二維材料(two-dimensional(2d)material)。二維材料可包括多個二維材料層的堆疊。每一二維材料層的原子可透過原子之間的層內共價鍵及/或層內離子鍵(intra-layercovalentand/orionbondsbetweenatoms)而連結在一起。大抵較低的力量(例如，範德華力(vanderwaalsforces))可使相鄰接的二維材料層堆疊在一起。在一些實施例中，導電層118包括數層原子層(multipleatomiclayers)，它們透過原子層之間的範德華力而連接在一起。

圖3顯示根據一些實施例的一部分導電層118的剖面圖。在一些實施例中，導電層118包括多個子層(sub-layers)209。在一些實施例中，每一子層209為一原子層。在一些實施例中，這些原子層透過原子層之間的範德華力而連結在一起。

在一些實施例中，導電層118包括石墨烯(graphene)、摻雜石墨烯(dopedgraphene)、氧化石墨烯(grapheneoxide)、含石墨烯化合物(graphene-containingcompound)、過渡金屬硫族化合物(transition-metalchalcogenide)、氮化硼(boronnitride)、其他適合的材料、或前述的組合。在一些其他實施例中，導電層118由石墨烯、摻雜石墨烯、氧化石墨烯、含石墨烯化合物、過渡金屬硫族化合物、氮化硼、其他適合的材料、或前述的組合所製成。在一些實施例中，導電層118借著使用化學氣相沉積製程、原子層沉積製程、電鍍製程、無電鍍製程、物理氣相沉積製程、其他適用的製程、或前述的組合而沉積。

在一些實施例中，由於有觸媒層116，導電層118的形成溫度顯著地被降低。在一些實施例中，導電層118由含碳導電材料(例如，石墨烯)所製成，並借著使用熱化學氣相沉積製程(thermalcvdprocess)而成長在觸媒層116之上。在一些實施例中，以含碳氣體(carbon-containinggas)作為反應氣體來成長導電層118。在一些實施例中，使用包含甲烷(methane，ch4)、氬氣(argon，ar)、及氫氣(h2)的混合氣體作為用以成長導電材料的反應氣體，其具有比銅更好的填洞能力(gap-fillingability)。因而，形成了導電層118。形成溫度被顯著地縮減至小於約400℃。在一些實施例中，導電層118的形成溫度介於約25℃至約400℃之間。

如圖1d所示，根據一些實施例，使用平坦化製程以移除導電層118、觸媒層116、及阻障層114的位於溝槽112外的部分。如此，這些材料層的餘留部分形成了導電部件(conductivefeatures)122a、122b、及120，如圖1d所示。在一些實施例中，平坦化製程包括化學機械研磨製程(chemicalmechanicalpolishing(cmp)process)、研磨製程(grindingprocess)、乾式拋光製程(drypolishingprocess)、蝕刻製程、其他適用的製程、或前述的組合。在一些實施例中，介電層108的頂表面、導電層118的頂表面、及觸媒層116的頂表面大抵共平面。

在一些實施例中，導電層118、觸媒層116、及阻障層114的位於通孔110a及110b中的部分形成了導電部件122a及122b。在一些實施例中，導電部件122a及122b用作導電插塞(或通孔導電塞)。在一些實施例中，導電層118、觸媒層116、及阻障層114的位於溝槽112中的部分形成了導電部件120。在一些實施例中，導電部件120用作導電線路。

可對本公開的實施例作出許多的變化及/或調整。圖2a-2g顯示根據一些實施例的半導體元件結構的製程剖面圖。

如圖2a所示，提供類似於圖1a所示的結構。之後，如圖2b所示，根據一些實施例，於介電層108中形成特徵開口。在一些實施例中，特徵開口包括通孔110a及110b與溝槽112a及112b。

圖4顯示根據一些實施例的一部分半導體元件結構的上視圖。在一些實施例中，圖4為顯示於圖2b的結構的上視圖。在一些實施例中，溝槽112b寬於溝槽112a。在一些實施例中，通孔110b寬於通孔110a。可使用多道微影及蝕刻製程來形成通孔110a及110b與溝槽112a及112b。在一些實施例中，溝槽112a及112b形成在通孔110a及110b之前。在一些其他實施例中，溝槽112a及112b形成在通孔110a及110b之後。

如圖2c所示，根據一些實施例，於特徵開口的側壁及底部上沉積阻障層202。在一些實施例中，阻障層202的材質與形成方法相似於或相同於阻障層114。然而，本公開的實施例不限於此。在一些其他實施例中，未形成阻障層202。

之後，如圖2c所示，根據一些實施例，於通孔110a及110b之中分別形成導電部件204a及204b。導電部件204a及204b可用作導電插塞。在一些實施例中，導電部件204a及204b由銅(copper)、鈷(cobalt)、鎳(nickel)、鋁(aluminum)、鈦(titanium)、鎢(tungsten)、金(gold)、鉑(platinum)、含碳導電材料(carbon-containingconductivematerial)(例如，含石墨烯材料(graphene-containingmaterial)及/或含碳納米管材料(carbonnanotube-containingmaterial)、其他適合的材料、或前述的組合所製成。在一些實施例中，導電部件204a及204b是借著使用無電鍍製程、電鍍製程、化學氣相沉積製程、其他適用的製程、或前述的組合而形成。在一些實施例中，導電部件204a及204b是借著使用選擇性沉積(selectivedeposition)製程(例如，無電鍍製程或選擇性化學氣相沉積製程)而形成。

如圖2d所示，根據一些實施例，於溝槽112a及112b的側壁及底部上沉積觸媒層206。在一些實施例中，觸媒層206的材質與形成方法相似於或相同於觸媒層116。在一些實施例中，由於溝槽112a的寬度較小，觸媒層206的位於溝槽112a中的部分具有多種厚度。在一些實施例中，觸媒層206的位於溝槽112a的側壁上的部分延著自溝槽112a的底部朝向溝槽112a的頂部的方向逐漸變厚，如圖2d所示。因此，形成了由觸媒層206所圍繞的空間(或空隙)s。

如圖2e所示，根據一些實施例，於觸媒層206之上沉積導電層208。在一些實施例中，導電層208的材質與形成方法相似於或相同於導電層118。在一些實施例中，導電層208的位於溝槽112a中的部分填充了由觸媒層206所圍繞出的空間s。在一些實施例中，導電層208的位於溝槽112b中的部分順應性地覆蓋觸媒層206。

在一些實施例中，導電層208由二維材料(例如，石墨烯)所製成，其使用化學氣相沉積製程或原子層沉積製程而形成。因此，導電層208可具有較佳的填洞能力。所以，導電層208可大抵填充由觸媒層206所圍繞出的空間s而不會(或大抵不會)於導電層208中留下孔洞(void)。顯著地增進了導電層208的品質與可靠度。

之後，如圖2e所示，根據一些實施例，於導電層208之上沉積另一導電層210。在一些實施例中，導電層210填充溝槽112b的餘留部分。在一些實施例中，導電層210由不同於導電層208的材料所製成。在一些實施例中，導電層210的材質相似於或相同於觸媒層206的材質。在一些實施例中，導電層210由銅、鎳、鉑、鈷、釕、其他適合的材料、或前述的組合所製成。在一些實施例中，導電層210是使用電鍍製程、化學氣相沉積製程、物理氣相沉積製程、無電鍍製程、原子層沉積製程、其他適用的製程、或前述的組合而沉積。

可對本公開的實施例作出許多的變化及/或調整。在一些其他實施例中，未形成導電層210。

如圖2f所示，根據一些實施例，使用平坦化製程來移除導電層210、導電層208、觸媒層206、及阻障層202的位於溝槽112a及112b以外的部分。因而，形成了導電部件216a及216b。在一些實施例中，介電層108的頂表面與導電部件216a及216b的頂表面大抵共平面，如圖2f所示。

如圖2f所示，導電層208的位於溝槽112a中的部分形成了導電構件(conductiveelement)212a。在一些實施例中，觸媒層206連續性地圍繞及/或覆蓋導電構件212a的側壁及底部，如圖2f所示。在一些實施例中，一部分的導電構件212a沿著自導電構件212a的頂部朝嚮導電構件212a的底部的方向逐漸變寬，如圖2f所示。在一些實施例中，導電構件212的導電率大於銅的導電率。在一些實施例中，相較於銅，導電構件212a具有較佳的電致遷移阻抗性。因此，增進了導電部件216a的品質與可靠度。

如圖2f所示，導電層208的位於溝槽112b中的部分形成了導電構件212b。在一些實施例中，觸媒層206連續性地圍繞及/或覆蓋導電構件212b的側壁及底部，如圖2f所示。在一些實施例中，導電構件212b的厚度介於約1納米至約15納米之間。導電層210的位於溝槽112b中的部分形成了另一導電構件214。在一些實施例中，導電構件214由導電構件212b所圍繞，如圖2f所示。在一些實施例中，導電構件214由不同於導電構件212b的材料所製成。在一些實施例中，導電構件214的材質大抵相同於或相似於觸媒層206的材質。由於導電構件212b具有良好的導電率及電致遷移阻抗性，增進了導電部件216b的品質與可靠度。

在一些實施例中，導電部件216a包括導電構件212a與觸媒層206和阻障層202的位於溝槽112a中的部分。在一些實施例中，導電部件216b包括導電構件212b、導電構件214、及觸媒層206和阻障層202的位於溝槽112b中的部分。在一些實施例中，導電部件216a及216b用作導電線路。然而，本公開的實施例不限於此。在一些其他實施例中，導電部件216a及216b是形成在通孔之中而用作導電插塞(或通孔導電塞)。

如圖2g所示，根據一些實施例，於介電層108及導電部件216a及216b之上沉積蝕刻停止層218。在一些實施例中，蝕刻停止層218的材質與形成方法相似於或相同於蝕刻停止層106。在一些其他實施例中，未形成蝕刻停止層218。

之後，如圖2g所示，根據一些實施例，於蝕刻停止層218之上沉積介電層220。在一些實施例中，介電層220的材質與形成方法相似於或相同於介電層108。

在一些實施例中，於介電層220之中形成開口(例如，通孔)222a及222b，如圖2g所示。開口222a及222b穿過蝕刻停止層218而露出導電部件216a及216b。在一些實施例中，使用一或更多的微影製程及蝕刻製程來形成開口222a及222b。

在一些實施例中，開口222a及222b分別延伸進入導電構件212a及212b。由於對於導電構件212a的蝕刻速率較高，相較於延伸進入觸媒層206，開口222a可更深地延伸進入導電構件212a。相似地，由於導電構件212b被蝕刻的速率高於觸媒層206或導電構件214，相較於延伸進入觸媒層206或導電構件214，開口222b可更深地延伸進入導電構件212b。在一些實施例中，觸媒層206的頂表面與導電構件212a或212b的頂表面彼此不共平面，如圖2g所示。在一些實施例中，導電構件212b的頂表面與導電構件214的頂表面彼此不共平面。

如圖2g所示，根據一些實施例，於開口222a及222b之中分別形成導電部件224a及224b。在一些實施例中，導電部件224a及224b分別延伸進入導電構件212a及212b。在一些實施例中，導電部件224a的底部介於導電構件212a的頂部與觸媒層206的頂部之間，如圖2g所示。在一些實施例中，導電部件224b的底部介於導電構件212b的頂部與觸媒層206的頂部之間，如圖2g所示。在一些實施例中，導電部件224b的底部介於導電構件212b的頂部與導電構件214的頂部之間(導電構件214由導電構件212b所圍繞)，如圖2g所示。

在一些實施例中，導電部件224a及224b的材質與形成方法相似於或相同於導電部件204a或204b。在一些其他實施例中，導電部件224a及224b的材質與形成方法相似於或相同於導電部件216a或216b。本公開的實施例不限於此。在一些其他實施例中，未形成介電層220及導電部件224a及224b。

可對本公開的實施例作出許多的變化及/或調整。圖5顯示根據一些實施例的半導體元件結構的剖面圖。顯示於圖5中的結構相似於圖2g中的結構。在一些實施例中，在形成導電構件204a及204b之前，移除阻障層202的底部部分以形成圖案化阻障層202』。阻障層202』具有露出導電部件102a及102b的開口。在一些實施例中，在形成導電部件204a及204b之後，導電部件204a及204b分別物理接觸導電部件102a及102b。

在一些實施例中，導電部件204a及204b借著使用選擇性沉積製程(例如無電鍍製程或選擇性化學氣相沉積製程)而形成。將導電材料選擇性地僅沉積在金屬表面上而不沉積在介電層108的表面上。

可對本公開的實施例作出許多的變化及/或調整。圖6a-6b顯示根據一些實施例的半導體元件結構的製程剖面圖。

如圖6a所示，提供類似於圖2c所示的結構。在一些實施例中，在形成導電部件204a及204b之後，於溝槽112a及112b的側壁與底部之上沉積阻障層202」。在一些實施例中，導電部件204a及204b借著使用選擇性沉積製程(例如，無電鍍製程或選擇性化學氣相沉積製程)而形成。將導電材料選擇性地僅沉積在金屬表面上而不沉積在介電層108之上。在一些實施例中，阻障層202」的材質與形成方法相似於或相同於阻障層202。之後，根據一些實施例，進行類似於或相同於圖2d-2g所述的製程以形成出如圖6b所示的結構。

本公開的實施例使用觸媒層來輔助形成內線結構的導電部件。由於觸媒層的幫助，顯著地增進後續導電部件的形成。例如，大幅地減低了導電部件的成長溫度。導電部件可由二維材料所製成，其相較於銅具有較佳的導電率及/或較佳的電致遷移阻抗性。因此，顯著地增進內連線結構的品質與可靠度。

根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括半導體基底及位於半導體基底之上的介電層。半導體元件結構還包括位於介電層之中的導電部件。導電部件包括觸媒層及導電構件，且觸媒層介於導電構件與介電層之間。觸媒層物理接觸導電構件，且觸媒層連續地圍繞導電構件的側壁及底部。觸媒層的材質不同於導電構件的材質，且觸媒層具有降低導電構件的一形成溫度的能力。

在一些實施例中，其中該導電構件包括石墨烯、摻雜石墨烯、氧化石墨烯、含石墨烯化合物、過渡金屬硫族化合物、氮化硼、或前述的組合。

在一些實施例中，其中該導電構件包括一二維材料。

在一些實施例中，其中該導電部件包括一導電線路。

在一些實施例中，其中該導電部件包括一導電插塞。

在一些實施例中，其中該觸媒層包括銅、鎳、鉑、鈷、釕、或前述的組合。

在一些實施例中，其中該導電構件的一部分沿著自該導電構件的一頂部朝向該導電構件的一底部的方向逐漸變寬。

在一些實施例中，其中該導電部件更包括一第二導電構件，由該導電構件所圍繞，且該第二導電構件的材質不同於該導電構件的材質。

在一些實施例中，其中該觸媒層的材質與該第二導電構件的材質大抵相同。

在一些實施例中，更包括一第二導電部件，電性連接至該導電部件，其中該第二導電部件的一底部介於該導電構件的一頂部與該觸媒層的一頂部之間。

根據一些實施例，提供了一種半導體元件結構。半導體元件結構包括半導體基底及位於半導體基底之上的介電層。半導體元件結構還包括位於介電層之中的導電部件。導電部件包括觸媒層及導電構件，且觸媒層介於導電構件與介電層之間。導電構件大抵填充了由觸媒層所圍繞出的空間，且導電構件的導電率大於銅。觸媒層具有降低導電構件的一形成溫度的能力。

在一些實施例中，其中該導電構件包括數層的原子層，借著該些原子層之間的範德華力而連接在一起。

在一些實施例中，其中該導電構件的一部分沿著自該導電構件的一頂部朝向該導電構件的一底部的方向逐漸變寬。

在一些實施例中，更包括一阻障層，介於該觸媒層與該介電層之間。

在一些實施例中，其中該觸媒層的一頂表面與該導電構件的一頂表面彼此不共平面。

根據一些實施例，提供了一種半導體元件結構的形成方法。方法包括於半導體基底之上形成介電層及於介電層之中形成開口。方法還包括於開口的側壁及底部上形成觸媒層。方法更包括直接於觸媒層之上形成導電構件，且觸媒層可以降低導電構件的形成溫度。

在一些實施例中，其中該導電構件借著使用一化學氣相沉積製程而形成，且形成該導電構件期間的製程溫度小於約400℃。

在一些實施例中，其中該開口包括與一溝槽相連的一通孔。

在一些實施例中，更包括：透過一無電鍍製程而於該通孔中形成一導電插塞；以及於該溝槽的一側壁上與該導電插塞之上形成該觸媒層。

在一些實施例中，更包括：在形成該觸媒層之前，於該開口的該側壁與該底部上形成一阻障層。

前述內文概述了許多實施例的特徵，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本公開。本技術領域中具有通常知識者應可理解，且可輕易地以本公開為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同的優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本公開的發明精神與範圍。在不背離本公開的發明精神與範圍的前提下，可對本公開進行各種改變、置換或修改。

雖然本公開已以多個較佳實施例公開如上，然其並非用以限定本公開，任何所屬技術領域中具有通常知識者，在不脫離本公開的精神和範圍內，當可作任意的更動與潤飾，因此本公開的保護範圍當視後附的申請專利範圍所界定者為準。