形成外延部件的方法

2023-09-17 20:14:40 2

形成外延部件的方法
【專利摘要】形成外延部件的方法。本發明提供一種集成電路器件和製造該集成電路器件的方法。所披露的方法提供了基本上無缺陷的外延部件。一種示例性方法包括：在襯底上方形成柵極結構；在襯底中形成凹槽從而使柵極結構介於凹槽之間；以及在凹槽中形成源極/漏極外延部件。形成源極/漏極外延部件包括：實施選擇性外延生長工藝以在凹槽中形成外延層，以及實施選擇性回蝕刻工藝以從外延層移除位錯區。
【專利說明】形成外延部件的方法
【技術領域】
[0001]本發明涉及半導體集成電路，具體而言，涉及形成外延部件的方法。
【背景技術】
[0002]半導體集成電路(IC)產業經歷了快速增長。在IC發展的過程中，功能密度(即，每個晶片面積上互連器件的數量)通常增大了，而幾何尺寸(即，使用製造工藝可以創建的最小的元件(或線))則有所降低。這種按比例縮小的工藝通常通過提高生產效率和降低相關的成本帶來益處。這種按比例縮小也增加了加工和製造IC的複雜度，而為了實現這些改善，在IC製造方面需要類似的發展。例如，隨著半導體器件(諸如金屬氧化物半導體場效應電晶體(MOSFET))通過各種技術節點按比例縮小，已經使用外延Gpi)半導體材料來實現應變的源極/漏極部件(例如，應激源區)，從而提高載流子遷移率並改進器件性能。形成帶有應激源區的MOSFET通常外延生長矽(Si)以形成適用於η型器件的凸起的源極和漏極部件，以及外延生長矽鍺(SiGe)以形成適用於P型器件的凸起的源極和漏極部件。針對這些源極和漏極部件的形狀、配置以及材料的各種技術被用於進一步改進電晶體器件的性能。雖然現有方法大體上已足以滿足他們的預期目的，但它們在所有的方面尚未盡如人
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【發明內容】

[0003]為了解決現有技術中存在的問題，根據本發明的一方面，提供了一種方法，包括:在襯底上方形成柵極結 構；在所述襯底中形成凹槽，從而使所述柵極結構介於所述凹槽之間；以及在所述凹槽中形成源極/漏極外延部件，其中，形成所述源極/漏極外延部件包括:實施選擇性外延生長工藝以在所述凹槽中形成外延層，其中，在所述選擇性外延生長工藝期間在所述外延層中形成位錯區；和實施選擇性回蝕刻工藝以移除所述位錯區。
[0004]在所述的方法中，實施所述選擇性外延生長工藝以形成所述外延層包括:使用第一選擇性外延生長工藝形成第一外延層，其中，所述第一外延層包括所述位錯區，所述位錯區鄰近於所述柵極結構；以及在所述選擇性回蝕刻工藝之後，使用第二選擇性外延生長工藝在所述第一外延層上方形成第二外延層。在所述的方法中，所述位錯區位於所述第一外延層和所述柵極結構的角部之間的界面。在進一步的實施例中，所述位錯區是鄰近於所述柵極結構的所述第一外延層的〈111〉面。
[0005]在所述的方法中，所述選擇性外延生長工藝使用基於矽的前體氣體；以及所述選擇性回蝕刻工藝使用包含氯化氫(HCl)氣體和鍺烷(GeH4)氣體的氣體。在一個實施例中，所述基於矽的前體氣體是矽烷(SiH4)、二氯矽烷(DCS)、乙矽烷(Si2H6)、丙娃烷(Si3H8)以及它們的組合中的一種。在另一個實施例中，所述選擇性外延生長工藝還使用摻雜劑氣體。在進一步的實施例中，所述摻雜劑氣體是磷化氫(PH3)、砷化氫(AsH3)、單甲基矽烷(MMS)或它們的組合中的一種。在又一個實施例中，所述選擇性回蝕刻工藝還使用二氯矽烷(DCS)氣體作為蝕刻/外延生長混合氣體的一部分。[0006]在所述的方法中，實施所述選擇性外延生長工藝包括實施低壓化學汽相沉積。
[0007]在所述的方法中，原位實施所述選擇性外延生長工藝和所述選擇性回蝕刻工藝。
[0008]根據本發明的另一方面，提供了一種方法，包括:在襯底上方形成柵極結構；在所述襯底中鄰近於所述柵極結構形成凹槽；在所述凹槽中形成第一外延層，其中，所述第一外延層具有鄰近於所述柵極結構的缺陷區；從所述第一外延層移除所述缺陷區；以及在所述凹槽中在所述第一外延層上方形成第二外延層。
[0009]在所述的方法中，形成所述第一外延層包括實施使用基於矽的前體氣體和第一摻雜劑氣體的第一選擇性外延生長工藝；以及形成所述第二外延層包括實施使用所述基於矽的前體氣體和第二摻雜劑氣體的第二選擇性外延生長工藝。在一個實施例中，所述基於矽的前體氣體包括矽烷(SiH4)、二氯矽烷(DCS)、乙矽烷(Si2H6)、丙矽烷(Si3H8)以及它們的組合中的一種；所述第一摻雜劑氣體包括磷化氫(PH3)和單甲基矽烷(MMS);以及所述第二摻雜劑氣體包括磷化氫(PH3)。
[0010]在所述的方法中，從所述第一外延層移除所述缺陷區包括:實施使用包含氯化氫(HCl)氣體和鍺烷(GeH4)氣體的氣體的選擇性回蝕刻工藝。在一個實施例中，所述選擇性回蝕刻工藝還使用二氯矽烷(DCS)氣體。
[0011]在所述的方法中，所述缺陷區位於所述第一外延層與所述柵極結構的角部之間的界面。
[0012]根據本發明的又一方面，提供了一種方法，包括:在襯底上方形成柵極結構；在所述襯底中形成凹槽，從而使所述柵極結構介於所述凹槽之間；以及在所述凹槽中形成源極/漏極外延部件，其中，形成所述源極/漏極外延部件包括:實施第一選擇性外延生長工藝以形成部分填充所述凹槽的第一外延層，其中，所述第一外延層的一部分接觸所述柵極結構的角部，對所述第一外延層實施選擇性回蝕刻工藝以移除與所述第一外延層接觸柵極角部的部分相關聯的位錯區，和實施第二外延生長工藝以在所述第一外延層上方形成填充所述凹槽的第二外延層，其中，所述第二外延層的一部分接觸所述柵極結構的角部。
[0013]在所述的方法中，所述選擇性回蝕刻工藝移除所述第一外延層的〈111〉面。在一個實施例中，所述柵極結構的角部包括介電材料，而所述第一外延層和所述第二外延層包括η型摻雜的娃。
【專利附圖】

【附圖說明】
[0014]當結合附圖進行閱讀時，根據下面詳細的描述將更好地理解本發明。應該強調，根據工業中的標準實踐，各種部件沒有按比例繪製並且僅僅用於說明的目的。實際上，為了清楚的討論，各種部件的尺寸可能被任意增大或縮小。
[0015]圖1是根據本發明的各方面製造集成電路器件的方法的流程圖。
[0016]圖2至圖7是根據圖1所述方法在各個製造階段期間的集成電路器件的實施例的各種圖解截面圖。
【具體實施方式】
[0017]為了實施本發明的不同部件，以下公開內容提供了許多不同的實施例或示例。在下文描述元件和布置的特定示例以簡化本發明。當然這些僅是示例並不打算限定。例如，在以下描述中，在第二部件上方或在第二部件上形成第一部件可以包括其中第一部件和第二部件以直接接觸形成的實施例，還可以包括其中可以在第一和第二部件之間形成額外的部件從而使第一和第二部件可以不直接接觸的實施例。此外，本發明可以在各種實例中重複參考編號和/或字母。這種重複是為了簡單和清楚的目的，其本身並不指定所討論的各種實施例和/或配置之間的關係。
[0018]圖1是根據本發明的各方面製造集成電路器件的方法100的流程圖。具體地說，方法100提供帶有無位錯的源極/漏極外延部件的集成電路器件。方法100開始於框110，其中，在襯底上方形成柵極結構。在框120中，在襯底中形成凹槽，從而使柵極結構介於凹槽之間。在框130中，實施第一選擇性外延生長工藝以在凹槽中形成第一外延層。在第一選擇性外延生長工藝期間在第一外延層中鄰近於柵極結構形成位錯區。在框140中，實施選擇性回蝕刻工藝以從第一外延層移除位錯區。在框150中，實施第二外延生長工藝以在第一外延層上方形成第二外延層。第一外延層和第二外延層結合起來形成源極/漏極外延部件。方法100可以繼續到完成集成電路器件的製造。可以在方法100之前、期間以及之後提供額外的步驟，並且對於方法100的其他實施例，所描述的某些步驟可以被替換或去除。以下討論示出了可以根據圖1的方法100製造的集成電路器件的實施例。
[0019]圖2至圖7是根據圖1的方法100在各個製造階段的集成電路器件200的各種圖解截面圖。為了可以清楚地、更好地理解本發明的發明構思，圖2至圖7被簡化了。在所描述的實施例中，集成電路器件200包括:場效應電晶體器件205，具體地說是η溝道場效應電晶體(NFET)。可選地，場效應電晶體是P溝道場效應電晶體(PFET)。集成電路器件200可以進一步包括:存儲器單元和/或邏輯電路；無源元件，諸如電阻器、電容器、電感器和/或熔絲；以及有源元件，諸如金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體電晶體(CMOS)、高電壓電晶體和/或高頻電晶體；其他合適的元件；或它們的組合。可以將額外的部件添加到集成電路器件200中，並且對於集成電路器件200的其他實施例，以下所描述的某些部件可以被替換或去除。
[0020]在圖2中，提供了襯底210。在所描述的實施例中，襯底210是含矽的半導體襯底。襯底可以是P型或η型襯底。可選地，襯底210包括:另一元素半導體，諸如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP>AlInAs>AlGaAs>GaInAs>GaInP和/或GaInAsP ;或它們的組合。在另一可選的實施例中，襯底210是絕緣體上半導體(SOI)。在其他可選的實施例中，襯底210可以包括摻雜外延層、梯度半導體層和/或位於不同類型的另一半導體層上方的半導體層，諸如矽鍺層上矽層。襯底210包括取決於集成電路器件200設計要求的各種摻雜區(諸如各種P型阱或η型阱)。摻雜區可以摻雜有P型摻雜劑，諸如硼或BF2 ;η-型摻雜劑，諸如磷或砷；或它們的組合。例如，襯底210包括被配置成用於場效應電晶體器件205的摻雜區，諸如在所描述的實施例中被配置成用於NFET的摻雜區。
[0021]隔離部件212設置在襯底210中用於隔離襯底210的各個區域。例如，隔離部件212將場效應電晶體器件205與集成電路器件200的其他器件(未示出)隔離。隔離部件212利用諸如矽的局部氧化(LOCOS)和/或淺溝槽隔離(STI)的隔離技術類來限定並電隔離各個區域。隔離部件212包括:氧化矽、氮化矽、氮氧化矽、其他合適的材料或它們的組合。在所描述的實施例中，隔離部件212是包含氧化物材料(諸如氧化矽)的淺溝槽隔離部件(STI)。隔離部件212通過合適的工藝形成。例如，形成STI部件包括:使用光刻工藝來曝光襯底210的一部分，在襯底210的曝光部分中蝕刻溝槽(例如，通過幹蝕刻工藝、溼蝕刻工藝或它們的組合)，以及使用一種或多種介電材料填充溝槽(例如，通過化學汽相沉積工藝)。在實例中，填充後的溝槽具有多層結構，諸如由氮化矽或氧化矽填充的熱氧化物襯層。
[0022]在襯底210上方形成柵極結構220。在所描述的實施例中，柵極結構220包括包含柵極介電層222和柵電極層224的柵極堆疊件。取決於場效應電晶體器件205的設計要求，柵極堆疊件可以包括多個其他層(諸如保護層、擴散層、阻擋層、硬掩模層或它們的組合)。柵極結構220的柵極堆疊件通過沉積工藝、光刻工藝、蝕刻工藝或它們的組合形成。沉積工藝包括化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、金屬有機CVD (MOCVD)、遠程等離子體CVD (RPCVD)、等離子體增強CVD(PECVD)、鍍、其他合適的沉積方法或它們的組合。光刻工藝包括光刻膠塗布(例如旋轉塗布)、軟烘烤、掩模對準、曝光、曝光後烘烤、顯影、衝洗、乾燥(例如硬烘烤)、其他合適的工藝或它們的組合。可選地，使用其他方法來實施或替換光刻曝光工藝，諸如無掩模光刻、電子束書寫或離子束書寫。蝕刻工藝包括幹蝕刻、溼蝕刻、其他的蝕刻方法或它們的組合。
[0023]柵極介電層222形成在襯底210上方並包含介電材料，諸如氧化矽、氮氧化矽、氮化矽、高k介電材料或它們的組合。在所描述的實施例中，柵極介電層222包含高k介電材料。示例性高k介電材料包括氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鎵(Ga2O3)、氧化鈦(TiO2)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釓(Gd2O3)、氧化釔(Y2O3)、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、氧化鉿鋁(HfAlO)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鈦鋁(TiAlO)、氧化鑭鋁(諸如LaAlO3)、其他的高k介電材料或它們的組合。柵極介電層222可以包括多層結構。例如，柵極介電層222可以包括在襯底210上方形成的界面層以及在該界面層上方形成的高k介電層。界面層可以是通過熱工藝或ALD工藝形成的氧化矽層。
[0024]柵電極層224設置在柵極介電層222上方。柵電極層224包括導電材料，諸如多晶矽、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鉬(Pt)、氮化鉭(TaN)、氮化鈦(TiN)、氮化鎢(WN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、TaCN、TaC、TaSiN、其他的導電材料或它們的組合。取決於場效應電晶體器件205的設計要求，柵電極層224的導電材料可以是摻雜的或未摻雜的。在所描述的實施例中，柵電極層224包括調整以具有適當的功函數從而增強場效應電晶體器件205的性能的功函數層。例如，在所描述的實施例中，當場效應電晶體器件205是NFET時，功函數層包括η型功函數金屬(η-金屬)，諸如Ta、TiAl、TiAlN、TaCN、其他η型功函數金屬或它們的組合。當場效應電晶體器件205是PFET時，功函數層包括ρ_型功函數金屬(P-金屬)，諸如TiN、TaN、其他的P型功函數金屬或它們的組合。在本實例的進一步發展中，在功函數層上方形成諸如鋁層的導電層，從而使柵電極層224包括在柵極介電層222上方設置的功函數層和在該功函數層上方設置的導電層。
[0025]柵極結構220進一步包括沿柵極堆疊件的側壁(具體地說是沿柵極介電層222和柵電極層224的側壁)放置的柵極間隔件226。柵極間隔件226包括介電材料，諸如氧化矽、氮化矽、氮氧化矽、其他的介電材料或它們的組合。在實例中，柵極間隔件226通過如下步驟形成:在集成電路器件200上方覆蓋沉積第一介電層(氧化矽層)，在第一介電層上方覆蓋沉積第二介電層(氮化矽層)，然後進行各向異性蝕刻以移除部分介電層，從而形成圖2所示的所述柵極間隔件226。
[0026]在圖3中，蝕刻工藝230移除位於柵極結構220任一側的部分襯底210，以在襯底210中形成凹槽232。在所描述的實施例中，在場效應電晶體器件205的源極區和漏極區中形成凹槽232，從而使柵極結構220介於凹槽232之間。蝕刻工藝230包括幹蝕刻工藝、溼蝕刻工藝或它們的組合。控制蝕刻工藝230以實現凹槽232的所需輪廓。例如，可以調整幹蝕刻和溼蝕刻工藝的蝕刻參數(諸如使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、RF偏壓、RF偏置功率、蝕刻劑流速、以及其他合適的參數)來實現所需的凹槽輪廓。幹蝕刻工藝可以使用含氯氣體、含氟氣體、其他的蝕刻氣體或它們的組合。溼蝕刻溶液可以包括NH40H、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他合適的溼蝕刻溶液或它們的組合。在蝕刻工藝230之後，可以實施預清潔工藝，使用氫氟酸(HF)溶液或其他合適的溶液清潔凹槽232。通過蝕刻襯底210來形成凹槽232，蝕刻工藝230暴露出柵極結構220的角部234。
[0027]因此，在圖4至圖6中，本發明提供了用於形成無位錯的源極/漏極外延部件的方法，具體地說是鄰近於柵極結構220的角部234的無位錯的源極/漏極外延部件。在圖4中，實施選擇性外延生長(SEG)工藝240以在凹槽232中形成外延層242。在本實例中，SEG工藝240是低壓化學汽相沉積(LPCVD)工藝。SEG工藝240使用基於矽的前體氣體來形成外延層242。示例性的基於矽的前體氣體包括矽烷(SiH4)、二氯矽烷(DCS)、乙矽烷(Si2H6)、丙矽烷(Si3H8)、其他的基於矽的前體氣體或它們的組合。進一步地，在本實例中，SEG工藝240原位摻雜外延層242。例如，SEG工藝240使用諸如磷化氫(PH3)的含磷氣體、諸如砷化氫(AsH3)的含砷氣體、諸如單甲基矽烷(MMS)的含碳氣體、其他的含η型摻雜劑的氣體或它們的組合引入η型摻雜劑。在一個實施例中，SEG工藝240使用HCl。在同時進行沉積和蝕刻的情況下，SEG工藝240通過使用LPCVD實現淨生長。在該實施例中，使用諸如DCS的沉積氣體提供Si源，同時使用諸如HCl的蝕刻氣體來控制Si暴露區(opening area)和介電錶面之間的選擇性生長。在其他的實施例中,在單獨的加工步驟中分開並獨立地實施沉積和蝕刻工藝。例如，沉積工藝在Si暴露區和介電錶面上實施Si膜的非選擇性生長，然後接下來的蝕刻步驟試圖從電介質表面移除Si膜以保持選擇性。
[0028]在所描述的實施例中，SEG工藝240使用基於矽的前體氣體、諸如磷化氫(PH3)的含磷氣體以及諸如單甲基矽烷(MMS)的含碳氣體，從而使外延層242成為S1: CP (用磷和碳摻雜的娃)層。在實例中，基於娃的前體氣體以大約50sccm到大約500sccm的流速被引入到室中，PH3氣體以大約IOsccm到大約50sccm的流速被引入到室中，以及麗S以大約5sccm到大約50sccm的流速被引入到室中。SEG SiCP層的沉積時間為?60sec到?1200sec。可選地，當場效應電晶體器件205是PFET時，SEG工藝240使用諸如乙硼烷(B2H6)的含硼氣體、其他的含P型摻雜劑的氣體或它們的組合引入P型摻雜劑。如果外延層242在SEG工藝240期間未被摻雜，其可以在隨後的工藝中被摻雜，例如，通過離子注入工藝、等離子體浸沒離子注入(PIII)工藝、氣態和/或固態源擴散工藝、其他的工藝或它們的組合。可以實施諸如快速熱退火和/或雷射熱退火的退火工藝來激活外延層242中的摻雜劑。可以調整SEG工藝240的其他工藝參數以形成外延層242。例如，在SEG工藝240期間，襯底的溫度為大約500°C到大約700°C。作為另一個實例，在SEG工藝240期間，室壓力為大約IOtorr到大約600torr。正如以上所提到的，在本實例中，SEG工藝240是LPCVD工藝。可選地，SEG工藝240應用其他的CVD工藝(諸如超高真空CVD(UHV-CVD))、分子束外延、其他的選擇性外延生長工藝或它們的組合。
[0029]外延層242選擇性地生長在限定凹槽232的襯底210的表面上，從而使凹槽232被外延層242部分地填充。在所描述的實施例中，實施SEG工藝240直到外延層242達到臨界厚度，從而在外延層242中鄰近於柵極結構220形成位錯區244。位錯區244形成在柵極結構220的角部234，具體地說是在柵極間隔件226 (介電部分)和外延層242的界面。位錯區244形成在位於柵極結構220的角部234的外延層242中。這可能至少部分地歸因於靠近介電錶面的不完全晶體生長，且位錯或缺陷會很容易在外延膜和介電錶面之間的界面處形成。外延層242具有遵循凹槽232側壁的各個表面。在所描述的實施例中，外延層242具有多個面(也被稱為表面)246A、246B以及246C。面246A與凹槽232的底面基本平行，而在所描述的實施例中，面246A在〈100〉晶面中。面246B和246C與凹槽232的側壁表面基本平行，且在所描述的實施例中，面246B和246C在〈111〉晶面中。
[0030]在圖5中，實施回蝕刻工藝250以移除部分外延層242。更具體地說，回蝕刻工藝250選擇性地蝕刻外延層242以移除位錯區244。在所描述的實施例中，回蝕刻工藝250通過移除外延層242的〈111〉晶面(在此處為面246B和246C)來移除外延層242中的位錯區244。回蝕刻工藝250因而修改外延層242的輪廓。回蝕刻工藝250包括幹蝕刻工藝、溼蝕刻工藝或它們的組合。在其他的實施例中，可以使用異位蝕刻工藝(例如溼蝕刻或RF等離子體)來移除任何位錯。
[0031]控制和調整回蝕刻工藝250以確保移除外延層242的位錯區244。例如，可以調整幹蝕刻工藝和溼蝕刻工藝的蝕刻參數(諸如使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、RF偏壓、RF偏置功率、蝕刻劑流速以及其他合適的參數)以移除位錯區244。在所描述的實施例中，回蝕刻工藝250是幹蝕刻工藝，其使用含氯氣體(諸如HClXl2、其他的含氯氣體或它們的組合)和含鍺烷氣體(諸如GeH4、GeCH3、其他的含鍺烷氣體或它們的組合)。幹蝕刻工藝也可以使用含氟氣體(諸如HF、NF3> SF6, CF4、其他的含氟氣體或它們的組合)、含矽氣體(諸如DCS、SiCH3、其他的含矽氣體、或它們的組合)、其他的氣體或它們的組合。在本實例中，回蝕刻工藝250使用HCl和GeH4的混合氣體。例如，HCl氣體以大約IOOsccm到大約IOOOsccm的流速被引入到室中，以及GeH4氣體(lat % GeHjPH2的混合物)以大約IOOsccm到大約500sccm的流速被引入到室中。在另一個實例中，回蝕刻工藝250使用HCUGeH4以及DCS的混合氣體。例如，HCl氣體以大約IOOsccm到大約IOOOsccm的流速被引入到室中，GeH4氣體(lat% GeH4和H2的混合物)以大約IOOsccm到大約500sccm的流速被引入到室中，以及DCS以大約IOsccm到大約300sccm的流速被引入到室中。回蝕刻步驟的蝕刻時間為?IOsec到?180sec。可以調整回蝕刻工藝250的其他工藝參數來回蝕刻外延層242。例如，在回蝕刻工藝250期間，襯底的溫度為大約500°C到大約700°C。作為另一實例，在回蝕刻工藝250期間，室壓力為大約IOtorr到大約600torr。在本實施例中，在相同的溫度和壓力下實施SEG和回蝕刻工藝。
[0032]在圖6中，實施SEG工藝260以在凹槽232中在外延層242上方形成外延層262，從而使外延層262和外延層242合起來填充凹槽232並形成源極/漏極外延部件270。在本實例中，SEG工藝260是低壓化學汽相沉積(LPCVD)工藝。SEG工藝260使用基於矽的前體氣體來形成外延層262。不例性的基於娃的前體氣體包括娃燒(SiH4)、二氯娃燒(DCS)、乙矽烷(Si2H6)、丙矽烷(Si3H8)、其他的基於矽的前體氣體或它們的組合。進一步地，在本實例中，SEG工藝260原位摻雜外延層262。例如，SEG工藝260使用諸如磷化氫(PH3)的含磷氣體、諸如砷化氫(AsH3)的含砷氣體、諸如單甲基娃燒(MMS)的含碳氣體、其他的含η型摻雜劑氣體或它們的組合引入η型摻雜劑。在所描述的實施例中，SEG工藝260使用基於矽的前體氣體和諸如磷化氫(PH3)的含磷氣體，從而使外延層262成為S1:Ρ (用磷摻雜的矽)層。在實例中，基於娃的前體氣體(DCS)以大約IOOsccm到大約500sccm的流速被引入到室中，以及PH3氣體以大約IOsccm到大約50sccm的流速被引入到室中。SEG SiP層的沉積時間為?60sec到?1200sec。可選地，當場效應電晶體器件205是PFET時，SEG工藝260使用諸如乙硼烷(B2H6)的含硼氣體、其他的含P型摻雜劑的氣體或它們的組合引入P型摻雜劑。如果外延層262在SEG工藝260期間未被摻雜，其可以在隨後的工藝中例如通過離子注入工藝、等離子體浸沒離子注入(PIII)工藝、氣態和/或固態源擴散工藝、其他的工藝或它們的組合被摻雜。可以實施諸如快速熱退火和/或雷射熱退火的退火工藝以激活外延層262中的摻雜劑。可以調整SEG工藝260的其他工藝參數來形成外延層262。例如，在SEG工藝260期間，襯底的溫度為大約500°C到大約700°C。作為另一實例，在SEG工藝260期間，室壓力為大約IOtorr到大約600torr。正如以上所提到的，在本實例中，SEG工藝260是LPCVD工藝。可選地，SEG工藝260應用其他的CVD工藝(諸如超高真空CVD (UHV-CVD))、分子束外延、其他的選擇性外延生長工藝或它們的組合。
[0033]因為外延層242中的位錯區244通過回蝕刻工藝250 (圖5)被移除，源極/漏極外延部件270無位錯，具體地說是在柵極結構220的角部234無位錯。具有通過本文所描述的SEG/回蝕刻/SEG方法形成的無位錯的源極/漏極外延部件270的場效應電晶體器件205，相對於具有無回蝕刻工藝而形成的源極/漏極外延部件的場效應電晶體器件，顯示出顯著的器件性能改進。例如，場效應電晶體器件205顯示了減小的串聯寄生源極-漏極電阻(Rsd)、漏致勢壘降低(DIBL)以及斷態漏電流(Itw)。在一個具體的實例中，當與通過傳統的選擇性外延生長工藝且未實施所披露的回蝕刻工藝形成的場效應電晶體器件比較時，場效應電晶體器件205顯示出11%的通態電流(IJ改進。
[0034]在所描述的實施例中，原位實施SEG工藝240、回蝕刻工藝250以及SEG工藝260 (換句話說，在同一工藝室中實施SEG工藝240、回蝕刻工藝250以及SEG工藝260)。在實例中，在SEG工藝240、回蝕刻工藝250以及SEG工藝260之間沒有真空破壞。相應地，可以通過調整諸如工藝氣體的組成、流速和壓力以及襯底的溫度的工藝條件來實施從SEG工藝240到回蝕刻工藝250到SEG工藝260的過渡。
[0035]進一步地，所披露的用於形成無位錯的源極/漏極外延部件270的SEG/回蝕刻/SEG工藝易於應用到現有加工中。儘管循環沉積/蝕刻工藝能夠實現無位錯的源極/漏極外延部件，但進行集成電路器件的大量生產時，與所披露的SEG/回蝕刻/SEG工藝比較，這種工藝是複雜且耗時的。對於上述的一個或多個實施例實現了若干優勢。例如，本工藝使用相對長的沉積時間具有更優的選擇性外延生長，取代了傳統工藝中的短脈衝沉積時間以及更差的選擇性生長。而且，傳統的工藝試圖移除矽和介電錶面上的非晶膜或多晶膜，而本發明中的回蝕刻工藝具體移除柵極角部區域上的缺陷或位錯。不同的實施例可以具有不同的優勢，但沒有特定的優勢是任何實施例所必需的。[0036]在圖7中，在源極/漏極外延部件270上形成導電部件280。在本實例中，導電部件280是金屬矽化物部件，諸如矽化鎳部件。在實例中，通過在源極/漏極外延部件270上方沉積金屬層，對金屬層進行退火從而使金屬層與源極/漏極外延部件中的矽反應以形成金屬矽化物部件，以及移除未反應的金屬層，在源極/漏極外延部件270上形成金屬矽化物部件。集成電路器件200可以經過如下簡述的其他工藝。例如，可以通過η型摻雜劑和/或P型摻雜劑的離子注入形成用於場效應電晶體器件的輕摻雜源極/漏極(LDD)和/或重摻雜源極/漏極(HDD)區域。LDD和/或HDD區域可以先於所描述實施例形成。在實例中，在襯底上方形成層間介電(ILD)層，並對襯底進一步實施化學機械拋光(CMP)工藝以平坦化襯底。進一步地，在形成ILD層之前，可以在柵極結構220上方形成接觸蝕刻停止層(CESL)。在實施例中，柵電極層保留多晶矽。在另一實施例中，在後柵極或柵極替換工藝中移除多晶矽並用金屬替換。在後柵極工藝中，繼續進行對ILD層的CMP工藝以暴露柵極結構的多晶矽，並實施蝕刻工藝以移除多晶矽，從而形成溝槽。由用於PFET器件和NFET器件的適當的功函數金屬(例如，P型功函數金屬和η型功函數金屬)填充該溝槽。進一步地，在襯底210上方形成包括金屬層和金屬間介電(MD)層的多層互連件(MLI)以電連接集成電路器件200的各種部件或結構。多層互連件包括垂直互連件，諸如通孔或接觸件；以及水平互連件，諸如導線。各種互連部件可以應用各種導電材料，包括銅、鎢以及矽化物。在一個實例中，鑲嵌工藝或雙鑲嵌工藝形成銅多層互連結構。
[0037]在所描述的實施例中，形成用於平面型器件(具體地說是場效應電晶體器件200)的源極/漏極外延部件270。用於形成源極/漏極外延部件270的方法同樣適用於形成用於鰭式場效應電晶體(FinFET)的源極/漏極外延部件。例如，該方法可以包括:在鰭(未示出)(例如，在襯底上方設置的矽鰭)上形成柵極結構，蝕刻鰭的未被柵極結構覆蓋的部分，以及實施本文所描述的選擇性外延生長和選擇性回蝕刻工藝以在鰭的暴露部分上形成外延部件。進一步地，本文所描述的工藝細節可以用於形成其他的CMOS器件、太陽能單元、微機電系統(MEMS)器件以及其他類型的器件中的外延部件。
[0038]本發明提供各種實施例。一種示例性方法包括:在襯底上方形成柵極結構；在襯底中形成凹槽從而使柵極結構介於凹槽之間；以及在凹槽中形成源極/漏極外延部件。形成源極/漏極外延部件包括:實施選擇性外延生長工藝以在凹槽中形成外延層，其中在選擇性外延生長工藝期間在外延層中形成位錯區；以及實施選擇性回蝕刻工藝以移除位錯區。在實例中，實施選擇性外延生長工藝以形成外延層包括:使用第一選擇性外延生長工藝形成第一外延層，其中第一外延層包括位錯區，所述位錯區鄰近於柵極結構；以及在選擇性回蝕刻工藝之後，使用第二選擇性外延生長工藝在第一外延層上方形成第二外延層。位錯區位於第一外延層和柵極結構的角部之間的界面。在實例中，位錯區為鄰近於柵極結構的第一外延層的〈111〉面。在實例中，選擇性外延生長工藝使用基於矽的前體氣體和摻雜劑氣體，以及選擇性回蝕刻工藝使用包含氯化氫(HCl)氣體和鍺烷(GeH4)氣體的氣體。示例性的基於矽的前體氣體包括矽烷(SiH4)、二氯矽烷(DCS)、乙矽烷(Si2H6)、丙矽烷(Si3H8)以及它們的組合。示例性摻雜劑氣體包括磷化氫(PH3)、砷化氫(AsH3)、單甲基矽烷(MMS)或它們的組合。選擇性回蝕刻工藝可以進一步使用二氯矽烷(DCS)氣體。在實例中，選擇性外延生長工藝為低壓化學汽相沉積。在實例中，原位實施選擇性外延生長工藝和選擇性回蝕刻工藝。[0039]另一示例性方法包括:在襯底上方形成柵極結構；在襯底中鄰近於柵極結構形成凹槽；在凹槽中形成第一外延層，其中，第一外延層具有鄰近於柵極結構的缺陷區；從第一外延層移除缺陷區；以及在凹槽中在第一外延層上方形成第二外延層。通過使用基於矽的前體氣體和第一摻雜劑氣體的第一選擇性外延生長工藝形成第一外延層；以及通過使用基於矽的前體氣體和第二摻雜劑氣體的第二選擇性外延生長工藝形成第二外延層。在實例中，基於矽的前體氣體包括矽烷(SiH4)、二氯矽烷(DCS)、乙矽烷(Si2H6)、丙娃烷(Si3H8)以及它們的組合中的一種；第一摻雜劑氣體包括磷化氫(PH3)和單甲基矽烷(MMS);以及第二摻雜劑氣體包括:磷化氫(PH3)。通過使用包含氯化氫(HCl)氣體和鍺烷(GeH4)氣體的氣體的選擇性回蝕刻工藝移除缺陷區。選擇性回蝕刻工藝還可以使用二氯矽烷(DCS)氣體。在實例中，缺陷區位於第一外延層和柵極結構的角部之間的界面。
[0040]又一示例性方法包括:在襯底上方形成柵極結構；在襯底中形成凹槽，從而使柵極結構介於凹槽之間；以及在凹槽中形成源極/漏極外延部件。形成源極/漏極外延部件包括:實施第一選擇性外延生長工藝以形成第一外延層，該第一外延層部分地填充凹槽，其中，第一外延層的一部分接觸柵極結構的角部；對第一外延層實施選擇性回蝕刻工藝以移除與第一外延層的接觸柵極角部的部分相關聯的位錯區；以及實施第二外延生長工藝以在第一外延層上方形成填充凹槽的第二外延層，其中，第二外延層的一部分接觸柵極結構的角部。在實例中，選擇性回蝕刻工藝移除第一外延層的〈111〉面。在實例中，柵極結構的角部包括介電材料而第一外延層和第二外延層包括η型摻雜的娃。
[0041]上面論述了若干實施例的特徵，使得本領域技術人員可以更好地理解本發明的各個方面。本領域技術人員應該理解，他們可以很容易地使用本發明作為基礎來設計或更改其他用於達到與本文所介紹實施例相同的目的和/或實現相同優點的工藝和結構。本領域技術人員還應該意識到，這些等效構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，可以進行多種變化、替換以及改變。
【權利要求】
1.一種方法，包括: 在襯底上方形成柵極結構； 在所述襯底中形成凹槽，從而使所述柵極結構介於所述凹槽之間；以及在所述凹槽中形成源極/漏極外延部件，其中，形成所述源極/漏極外延部件包括:實施選擇性外延生長工藝以在所述凹槽中形成外延層，其中，在所述選擇性外延生長工藝期間在所述外延層中形成位錯區；和 實施選擇性回蝕刻工藝以移除所述位錯區。
2.根據權利要求1所述的方法，其中，實施所述選擇性外延生長工藝以形成所述外延層包括: 使用第一選擇性外延生長工藝形成第一外延層，其中，所述第一外延層包括所述位錯區，所述位錯區鄰近於所述柵極結構；以及 在所述選擇性回蝕刻工藝之後，使用第二選擇性外延生長工藝在所述第一外延層上方形成第二外延層。
3.根據權利要求2所述的方法，其中，所述位錯區位於所述第一外延層和所述柵極結構的角部之間的界面。
4.根據權利要求3所述的方法，其中，所述位錯區是鄰近於所述柵極結構的所述第一外延層的〈111〉面。
5.根據權利要求1所述的方法，其中: 所述選擇性外延生長工藝 使用基於矽的前體氣體；以及 所述選擇性回蝕刻工藝使用包含氯化氫(HCl)氣體和鍺烷(GeH4)氣體的氣體。
6.根據權利要求5所述的方法，其中，所述選擇性外延生長工藝還使用摻雜劑氣體。
7.根據權利要求5所述的方法，其中，所述選擇性回蝕刻工藝還使用二氯矽烷(DCS)氣體作為蝕刻/外延生長混合氣體的一部分。
8.根據權利要求1所述的方法，其中，原位實施所述選擇性外延生長工藝和所述選擇性回蝕刻工藝。
9.一種方法，包括: 在襯底上方形成柵極結構； 在所述襯底中鄰近於所述柵極結構形成凹槽； 在所述凹槽中形成第一外延層，其中，所述第一外延層具有鄰近於所述柵極結構的缺陷區； 從所述第一外延層移除所述缺陷區；以及 在所述凹槽中在所述第一外延層上方形成第二外延層。
10.一種方法，包括: 在襯底上方形成柵極結構； 在所述襯底中形成凹槽，從而使所述柵極結構介於所述凹槽之間；以及在所述凹槽中形成源極/漏極外延部件，其中，形成所述源極/漏極外延部件包括:實施第一選擇性外延生長工藝以形成部分填充所述凹槽的第一外延層，其中，所述第一外延層的一部分接觸所述柵極結構的角部， 對所述第一外延層實施選擇性回蝕刻工藝以移除與所述第一外延層接觸柵極角部的部分相關聯的位錯區，和 實施第二外延生長工藝以在所述第一外延層上方形成填充所述凹槽的第二外延層，其中，所述第二外延 層的一部分接觸所述柵極結構的角部。
【文檔編號】H01L21/20GK103811351SQ201310075181
【公開日】2014年5月21日 申請日期:2013年3月8日 優先權日:2012年11月15日
【發明者】鄭有宏, 郭紫微, 蔡俊雄, 許俊豪 申請人:臺灣積體電路製造股份有限公司