集成電路中的可編程多周期信號傳輸的製作方法
2023-12-05 09:03:26 2
專利名稱：集成電路中的可編程多周期信號傳輸的製作方法
技術領域：
本發明通常涉及集成電路，尤其涉及集成電路中通過相對較長距離的信號傳輸。
背景技術：
典型地，集成電路包括在其上傳輸信號的信號路徑或「導線」。信號使用有限的時間沿導線傳播。在此，該時間被稱為「傳播延遲」。導線的傳播延遲可能受很多因素的影響。例如，傳播延遲可能受導線的物理尺寸、導線的電學特性、諸如溫度之類的環境因素等的影響。
圖1示出現有技術中的集成電路。集成電路100包括通過導線114耦合的時序元件110和112。時鐘分配電路120向時序元件110提供時鐘信號CLK1，並且還向時序元件112提供時鐘信號CLK2。典型地，時鐘分配電路120包括匹配的電路以儘可能地以接近相位匹配的形式分配CLK1和CLK2。
傳播延遲「tpd」描述了信號沿導線114在時序元件110和時序元件112之間傳播所用的時間量。只要導線114的傳播延遲小於時鐘信號CLK1和CLK2的周期，時序元件110和時序元件112之間就可以發生同步通信。當集成電路規模加大導致時鐘信號頻率提高以及傳播延遲增加時，傳播延遲可能大於時鐘周期，從而在同步通信中引入誤差。
圖1示出現有技術中的集成電路；圖2示出使用多周期信號傳輸方案的電路；
圖3示出利用可編程多周期信號傳輸的電路；圖4示出依照本發明各個實施例的相位發生器；圖5是示出圖4中的相位發生器的操作的時序圖；圖6示出依照本發明各個實施例的基於相位的信號插入電路；圖7示出基於相位的信號解碼電路；圖8和9示出對可編程多周期信號傳輸系統的操作進行說明的時序圖；圖10示出依照本發明各個實施例的流程圖；以及圖11和12示出依照本發明各個實施例的電子系統的示圖。
具體實施例方式
在以下的詳細說明中，參考附圖，其以圖解的方式示出其中可以實施本發明的具體實施例。非常詳細地介紹了這些實施例，以使得本領域的技術人員能夠實施本發明。應該理解的是，雖然本發明的各個實施例是不同的，但是沒有必要相互排斥。例如，在不脫離本發明的精神和範圍的情況下，這裡結合某一實施例描述的特定的特徵、結構，或特性可以在其它的實施例中實施。另外，應該理解的是，在不脫離本發明的精神和範圍的情況下，可以修改每一個公開的實施例中的單個元件的位置或設置。因此，不應限制性地理解以下詳細描述，並且本發明的範圍只由連同權利要求所賦予的等價物的整個範圍一起恰當地解釋的所附權利要求來限定。在附圖中，所有的圖中的類似的附圖標記表示相同的或相似的功能性。
圖2示出使用多周期信號傳輸方案的電路。電路200包括時序元件202和250，其以時鐘信號1xCLK提供的頻率同步通信。時序元件202在節點208接收同步數字數據206，並且同步元件250在節點252重新生成數字數據流206的副本作為數字數據流256。
時鐘信號1xCLK的頻率決定了數字數據流206和256的數字數據速率(rate)。某些實施例中，電路200被包括在大的集成電路中，並且時序元件202和250之間的物理距離使得在時鐘信號1xCLK的頻率下，無法可靠地維持直接的同步通信。例如，時序元件202和250之間的導線的傳播延遲可能超過1xCLK的時鐘周期。
時序元件212、214和216以及多路復用器230提供了一個多周期信號傳輸方案，其允許時序元件202和250之間以1xCLK的頻率進行可靠的同步通信。例如，時序元件212、214和216均接收時序元件202的輸出，並且各自由不同的相位控制信號(Φ0、Φ1、Φ2)來提供時鐘，生成如導線222、224和226上所示的信號。通過使用不同的相位信號來提供時序元件212、214和216的時鐘，數字數據流206被多路分配於多條導線222、224和226上。出現在所述多條導線上的每個信號的周期均大於1xCLK的周期。在圖2所示的實施例中，數位訊號流206被多路分配成三個單獨的多周期數據流，並且每個多周期數據流的周期為數字數據流206的周期的三倍。這裡，導線222、224和226上的數據流被稱為「多周期」的原因是每個數據流均有一周期或「循環期」，而該周期是初始數字數據流206的周期的倍數。在圖2所示的例子中，導線222、224和226上的每個數據流的周期均為初始數字數據流周期的三倍。
多路復用器230把多周期信號多路轉換(multiplex)為由1xCLK提供時鐘的時序元件250的輸入，從而在節點252上重新產生數字數據流256。多路復用器響應於圖2中標記為「PHASE COUNT」的信號表示的「相位計數」把多周期引導(steer)到時序元件250。在圖2所示的實施例中，相位計數信號是通過對三個值進行重複計數以引導多路復用器230的信號。在某些實施例中，相位計數也用於生成相位控制信號Φ0、Φ1和Φ2。相位計數和相位控制信號將參考後續附圖在下面進行進一步說明。
示出的電路200具有三條並行的導線，其中每條導線均有一周期為初始數據流的周期的三倍的多周期信號。在某些實施例中，使用「N」條並行的導線並且每個多周期信號的周期均為初始數字數據流的周期的「N」倍。任何給出的實施例中並行導線的數量可根據時鐘信號1xCLK的最大可能頻率、並行導線的傳播延遲和其它因素進行選擇。
時序元件212、214和216被示為觸發器，然而這並不是對本發明的限制。例如，時序元件212、214和216可以是電平敏感鎖存器或其它任何能夠在一定時間段內保持數據的時序元件。此外，為時序元件212、214和216提供時鐘的不同的相位時鐘信號可以以多種不同的方式生成，並且可以至少部分基於驅動何種類型的時序元件而具有不同的周期。
時序元件212、214和216響應相位控制信號，在並行導線上產生多周期信號。這裡，該操作稱之為「基於相位的信號插入」。基於相位的信號插入操作把數字數據流多路分配到多個多周期數字數據流，其中基於相位控制信號Φ0、Φ1和Φ2的相位特性，不同的數據值被插入到多周期數據流中。類似地，多路復用器230的操作在這裡被稱之為「基於相位的信號解碼」。基於相位計數的特性，多路復用器230選擇不同的多周期數字數據流並將其提供給時序元件250。
在某些實施例中，電路200的相對時序可通過改變為時序元件212、214及216提供時鐘的相位控制信號的時序和改變控制多路復用器230的PHASE COUNT信號來進行修改。此外，在某些實施例中，相對時序可通過存儲於寄存器中的配置信息而被設定為可編程的。可編程多周期信號傳輸的各個實施例將結合下面的附圖進一步說明。
圖3示出利用可編程多周期信號傳輸的電路。電路300包括基於相位的信號插入電路310，基於相位的信號解碼電路320，相位發生器330和配置寄存器340。基於相位的信號插入電路310接收圖示為SIGA的信號，並提供在312圖示為SIGA_P0至SIGA(N-1)的「N」個多周期信號。此外，基於相位的信號解碼電路320接收多周期信號312並重新生成初始信號SIGA。
在操作中，基於相位的信號插入電路310執行類似於時序元件202、212、214和216(圖2)的功能。此外，基於相位的信號解碼電路320執行類似於多路復用器230和時序元件250(圖2)的功能。
電路300還包括相位發生器330。相位發生器330記錄相位計數並生成彼此同相的多個PHASE COUNT信號。如圖3所示，相位發生器330生成兩個PHASE COUNT信號，以提供給基於相位的信號插入電路310和基於相位的信號解碼電路320。在某些實施例中，相位發生器330可能是鎖相環的一部分。此外，在某些實施例中，相位發生器330可以分布在集成電路管芯(die)周圍。下面參照圖4和5對相位發生器330的示例實施例進行說明。
配置寄存器340可包括可以被編程來影響基於相位的信號插入電路310和基於相位的信號解碼電路320的操作的信息。例如，現在重新參見圖2，配置寄存器340可以保持修改相位控制信號Φ0、Φ1和Φ2的相對相位的信息。配置寄存器340還可保持配置位以控制基於相位的信號解碼電路能夠捕獲多周期數據的粒度(granularity)。這將結合圖7-9在下面進行更加詳細地說明。
在某些實施例中，基於集成電路的操作頻率對配置寄存器340中的信息進行「編程」。例如，特定的集成電路可能支持不同的時鐘頻率，並且配置寄存器340可包括基於操作頻率以不同的值來編程的可編程字。可以響應於可編程字來改變相位控制信號的相位關係。
示出的電路300為單個數字數據流SIGA提供可編程多周期信號傳輸方案。在本發明的各個實施例中，在集成電路內提供了多個這種多周期信號傳輸方案。例如，大的集成電路可能有許多以高頻在集成電路管芯上進行長距離傳輸的同步信號。在這些實施例中，每個信號可被多路分配在多個並行導線上，其中每個導線均傳送多周期數字數據流，並且可以利用基於相位的解碼電路在導線遠端重新產生每個信號。
圖4示出依照本發明各個實施例的相位發生器，而圖5是示出其操作的時序圖。相位發生器400可被用作電路300中的相位發生器330(圖3)。相位發生器400包括多個級(stage)，在圖4中示為410、430和450。相位發生器400可包括任意個級，並不限定為圖4中所示的三個。
相位發生器400維持相位計數，該相位計數提供給部分或整個集成電路上的基於相位的信號插入電路和基於相位的解碼電路。相位計數以「PHASE COUNT x」信號的形式提供給不同的電路，其中「x」可從0到M-1，其中相位發生器具有M個級。如圖5所示，當所有級啟動時存在一個啟動瞬變過程，但是當該瞬變過程消逝之後，所有相位計數信號在整個集成電路上提供相同的相位計數信息。
級410包括時序元件416、加法器412、比較器414和其它邏輯電路。時序元件416是一個保持多位數字信息以記錄相位計數值的寄存器。當復位信號RST無效(de-asserted)時，寄存器416的值將為0，其在節點418上被驅動以提供顯示為PHASE COUNT0的信號。級410在時鐘信號1xCLK指定的速率下進行遞增計數操作，直到達到值「N-1」，此時寄存器416被復位歸0。因此，級410重複生成0到「N-1」之間的相位計數，並且該數據在418上被生成為PHASE COUNT 0。
級430和450也包括加法器、比較器和寄存器。級430和450可以是連接在一起的，並且分布在集成電路管芯周圍。級430和450均生成同步於PHASE COUNT 0表示的相位計數的相位計數輸出信號。在本發明的各個實施例中，許多附加的類似於級430和450的級被連接在一起以在集成電路周圍分配同步的相位計數信號。然後，這些相位計數信號可被提供到基於相位的信號插入電路和基於相位的信號解碼電路以把數字數據流可靠地多路分配到並行導線上，並且在導線的遠端可靠地重新產生初始數字數據流。
圖6示出依照本發明各個實施例的基於相位的信號插入電路。基於相位的信號插入電路600可被用作基於相位的信號插入電路310(圖3)。基於相位的信號插入電路600包括時序元件602、612、614和616。時序元件612、614和616形成輸出電路以驅動多個信號導線613、615和617中的每一個上的數字數據的不同子集。例如，接收到數字數據流SIGA，並且輸出電路驅動在SIGA_P0到SIGA_P(N-1)中每一個上的SIGA的不同子集。
基於相位的信號插入電路600還包括相位控制信號發生器610。時序元件602被示為由時鐘信號1xCLK提供時鐘的觸發器，而時序元件612、614和616被示為由從相位控制信號發生器610輸出的信號Φ0、Φ1和Φ(N-1)所控制的鎖存器。因此，由基於相位的信號插入電路600輸出的多周期數據信號的時序受相位控制信號發生器610和向其輸入的信號所影響。
相位控制信號發生器610接收相位計數和多周期程序(MCP)選擇信號形式的配置信息，並產生相位控制信號Φ0到Φ(N-1)。相位控制信號具有對應於配置信息和相位計數的邏輯組合的相位關係。相位控制信號發生器610包括在620概括示出的比較器，在630概括示出的多路復用器和在640概括示出的輸出觸發器。多路復用器630被多周期程序(MCP)選擇信號控制。該MCP選擇信號可由諸如配置寄存器340(圖3)之類的配置寄存器提供。在某些實施例中，該配置信息被保持為靜態的，使得多路復用器632、634和636中的每一個一致地選擇相同的輸入信號以提供給適當的輸出觸發器。
相位控制信號發生器610還從相位發生器接收PHASE COUNT信號之一。該PHASE COUNT信號輸入到比較器620，其隨後基於當前相位計數值使輸入到多路復用器630的信號有效(assert)。例如，比較器622將相位計數值和0比較。當相位計數值等於0時，節點624有效。進一步，節點624耦合於每個多路復用器630分離的輸入端。從而，當相位計數等於0時，多路復用器630之一將具有有效(asserted)輸出。類似地，當相位計數等於1時，多路復用器之一將具有有效(asserted)輸出，並且這種模式對於每個相位計數值都是延續的。相位控制信號的相位通過修改MCP選擇信號進行循環。在某些實施例中，使用配置寄存器中的位可以控制MCP選擇信號的值。在這些實施例中，控制時序元件612、614和616的相位控制信號的相位關係可以通過修改配置寄存器中的位而被修改。
在某些實施例中，基於相位的信號插入電路600不包括相位控制信號產生電路610。在這些實施例中，控制多周期信號的相位關係的相位控制信號具有基於相位計數值的固定關係。進一步，這些實施例中，類似於相位控制信號產生電路610的電路可以被包括在相應的基於相位的信號解碼電路中，該基於相位的信號解碼電路接收如圖6所示輸出的多周期信號。
圖7示出基於相位的信號解碼電路。基於相位的信號解碼電路700可被用作基於相位的信號解碼電路320(圖3)。基於相位的信號解碼電路700以類似於多路復用器230(圖2)的方式接收多周期信號和相位計數。基於相位的信號解碼電路700包括多路復用器702和706、邏輯704和時序元件708。多路復用器702形成輸入電路以接收多周期信號。多路復用器702的輸出被輸入到多路復用器706，並且多路復用器706的輸出在時序元件708處被時鐘處理以重新生成初始數字數據流。時序元件708由頻率為1xCLK的兩倍的時鐘信號2xCLK來提供時鐘。此外，多路復用器706被兩個信號2xCLK PHASE和HALF CLK PULL IN的邏輯組合控制。HALF CLK PULLIN可以是保持在如配置寄存器340(圖3)的配置寄存器中的信號。
如參考前述的附圖所述，基於相位的信號解碼電路700重新生成初始數字數據流SIGA。基於相位的信號解碼電路700還允許時序元件708使用1xCLK時鐘頻率的兩倍的粒度來為數字數據提供時鐘。
圖8和9示出對包括類似於基於相位的信號插入電路600的基於相位的信號插入電路和類似於基於相位的信號解碼電路700的基於相位的信號解碼電路的可編程多周期信號傳輸系統的操作進行說明的時序圖。在圖8和9所介紹的例子中，提供了三條並行導線，並且多周期信號的周期是1xCLK的三倍。
在圖8中，設置MCP選擇信號和HALF CLK PULL IN信號的組合以提供兩個半時鐘周期的建立(setup)時間和半個時鐘周期的保持時間。例如，設置MCP選擇以提供三個時鐘周期，並且使HALF CLK PULL IN信號有效以減少半個時鐘周期的建立時間。為了提供三個時鐘周期，當N＝3時(例如MCP選擇＝01b)設置MCP選擇信號以選擇多路復用器630(圖6)的第三個輸入。
圖9示出了一個系統，其中MCP選擇信號和HALF CLK PULL IN信號的組合提供了兩個時鐘周期的建立時間和一個時鐘周期的保持時間。例如，MCP選擇被設置為選擇信號選擇多路復用器630(圖6)的第二個輸入(例如MCP選擇＝10b)，並且HALF CLK PULL IN信號不被有效。
圖10示出依照本發明各個實施例的流程圖。在某些實施例中，方法1000可用於進行可編程多周期信號傳輸。方法1000並不限定於進行該方法的特定類型的裝置。方法1000中的不同操作(actions)可按照當前的順序執行，也可按不同的順序執行。此外，在某些實施例中，從方法1000中略去圖10中列出的某些操作。
方法1000開始於1010，其中第一頻率下的單個數字數據流被多路分配為多個較低頻率的並行數據流。例如，如先前附圖中所示，基於相位的信號插入電路可接收數字數據流並將其多路分配到多個並行導線上。
在某些實施例中，該單個數字數據流被分為N個相位，其中N等於導線的數目。每個相位包括初始數據流的一個子集。此外，相位計數值可用於確定N個相位中的哪個將佔有每個導線。在某些實施例中，對靜態配置數據的組合與相位計數值進行邏輯組合來確定N個相位中的哪個將佔有每個導線。
在1020，在具有的傳播延遲大於第一頻率的一個周期並小於較低頻率的一個周期的導線上驅動多個數字數據流。例如，在圖8和9所示的例子中，該較低的頻率的周期比較高頻率的周期長三倍。這些實施例中，並行導線上的傳播延遲可以在這兩個周期值之間。
在1030，所述多個數字數據流被導線遠端的電路所接收。例如，基於相位的解碼電路可接收所述多個數字數據流。在1040，多個數字數據流被多路轉換以重新產生第一頻率下的單個數字數據流。在某些實施例中，可以響應於相位計數來執行解碼。此外，在某些實施例中，對靜態配置數據的組合與相位計數值進行邏輯組合來確定解碼順序。
通過利用靜態配置數據與相位計數值的邏輯組合來控制多周期信號傳輸電路源端或目的地端的時序，目的地端的建立和保持時間可以是可編程的。
圖11示出依照本發明各個實施例的電子系統。電子系統1100包括處理器1110、存儲器控制器1120、存儲器1130、輸入/輸出(I/O)控制器1140、射頻(RF)電路1150和天線1160。在操作中，系統1100使用天線1160發射和接收信號，並且這些信號被圖11所示的各個元件所處理。天線1160可以是定向天線或全向天線。此處使用的術語全向天線是指在至少一個平面上具有基本上均勻方向圖的天線。例如，在某些實施例中，天線1160可以是一全向天線，例如偶極子天線或四分之一波長天線。又例如，在某些實施例中，天線1160可以是定向天線，例如拋物面天線、貼片天線或八木天線。在某些實施例中，天線1160可以包括多個物理天線。
射頻電路1150與天線1160和I/O控制器1140通信。在某些實施例中，RF電路1150包括對應於通信協議的物理接口(PHY)。例如，RF電路1150可包括調製器、解調器、混頻器、頻率合成器、低噪聲放大器、功率放大器等等。在某些實施例中，RF電路1150可包括外差接收機，而在其它實施例中，RF電路1150可包括直接變換接收器。在某些實施例中，RF電路1150可包括多個接收器。例如，在具有多個天線1160的實施例中，每個天線可耦合於對應的接收器。在操作中，RF電路1150從天線1160接收通信信號，並向I/O控制器1140提供模擬或數位訊號。此外，I/O控制器1140可向RF電路1150提供信號，該RF電路1150對信號進行操作並隨後將其傳輸到天線1160。
處理器1110可是任何類型的處理設備。例如，處理器1110可以是微處理器、微控制器等等。此外，處理器1110可包括任意數量的處理內核，或者可以包括任意數量的單獨的處理器。
存儲器控制器1120提供處理器1110和圖11中所示的其它設備之間的通信路徑。在某些實施例中，存儲器控制器1120是一也可提供其它功能的集線器設備的一部分。如圖11所示，存儲器控制器1120耦合於處理器1110、I/O控制器1140和存儲器1130。
存儲器1130可以是任何類型的存儲器技術。例如，存儲器1130可以是隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)、靜態隨機存取存儲器(SRAM)、如FLASH存儲器之類的非易失性存儲器或其它類型的存儲器。
存儲器1130可表示一單個的存儲器設備或一個或多個存儲器模塊上的多個存儲器設備。存儲器控制器1120通過總線1122向存儲器1130提供數據並且響應於讀取請求從存儲器1130接收數據。命令和/或地址可通過總線1122之外的導線或通過總線1122提供給存儲器1130。存儲器控制器1120可從處理器1110或從其它來源接收將被存儲於存儲器1130的數據。存儲器控制器1120可向處理器1110或其它目標提供其從存儲器1130中接收的數據。總線1122可以是雙向總線或單向總線。總線1122可包括許多並行導線。信號可以是差分的或單端的。
存儲器控制器1120也耦合到I/O控制器1140，並提供處理器1110和I/O控制器1140之間的通信路徑。I/O控制器1140包括與例如串口、並口、通用串行總線(USB)接口等I/O電路通信的線路。如圖11所示，I/O控制器1140提供到RF電路1150的通信路徑。
系統1100中的任何電路均可利用上述可編程多周期信號傳輸實施例中的任何一個。例如，存儲器控制器1120可包括基於相位的信號插入電路和基於相位的解碼電路，以在集成電路中相對較長的距離上進行同步通信。此外，存儲器控制器1120可具有一個或多個配置寄存器以保持配置信息，例如如上所述的MCP選擇信息。處理器1110可基於包括圖11所示的各個元件的工作頻率在內的多個因素對MCP選擇信息進行編程。
圖12示出依照本發明各個實施例的電子系統。電子系統1200包括存儲器1130、I/O控制器1140、RF電路1150和天線1160，所有這些元件在上面已經參考圖11進行了說明。電子系統1200還包括處理器1210和存儲器控制器1220。如圖12所示，存儲器控制器1220包含在處理器1210中。處理器1210可以是如上面參照處理器1110(圖11)所述的任何類型的處理器。處理器1210與處理器1110的區別在於，處理器1210包含存儲器控制器1220，而處理器1110不包含存儲器控制器。
圖11和12表示的示例系統包括臺式機、膝上電腦、行動電話、個人數字助理、無線區域網接口或其它任何適合的系統。存在許多其它系統使用可編程多周期信號傳輸。例如，此處介紹的可編程多周期信號傳輸實施例可用於伺服器計算機、網橋或路由器或其它任何帶有或不帶天線的系統。
雖然本發明是結合特定的實施例進行說明的，然而，本領域技術人員應容易理解，在不超出本發明精神和範圍的情況下可以採用各種修改與變化。這些修改與變化被認為是在本發明和所附的權利要求的保護範圍之內。
權利要求
1.一種集成電路，包括第一數字電路，用於提供第一時鐘頻率的數字數據；第二數字電路，用於接收所述第一時鐘頻率的所述數字數據；和多個信號導線，將所述第一數字電路和所述第二數字電路相耦合；其中所述第一數字電路包括輸出電路，用於以低於所述第一時鐘頻率的頻率在所述多個信號導線中的每個導線上驅動所述數字數據的不同子集，並且其中所述第二數字電路包括輸入電路，用於將所述多個信號導線多路轉換回所述第一時鐘頻率的單個導線。
2.如權利要求1所述的集成電路，其中所述第一和第二數字電路在該集成電路上間隔得足夠遠，使得所述多個信號導線中任一個上的傳播延遲均大於所述第一時鐘頻率下的一個時鐘周期。
3.如權利要求2所述的集成電路，進一步包含相位發生器，用於向所述第一和第二數字電路提供數字計數值，其中數字計數值的總數等於所述多個信號導線中的信號導線的數量。
4.如權利要求3所述的集成電路，其中所述相位發生器包括分布於該集成電路周圍的多個加法器電路。
5.如權利要求3所述的集成電路，其中所述第一數字電路的所述輸出電路響應於配置字和來自於所述相位信號發生器的所述數字計數值的邏輯組合，以確定在所述多個導線中的每個導線上驅動所述數字數據中的哪個子集。
6.如權利要求5所述的集成電路，其中所述輸入電路響應於來自於所述相位信號發生器的所述數字計數值以確定多路復用器的時序，該時序用於將所述多個信號導線多路轉換回所述第一時鐘頻率的單個導線。
7.如權利要求5所述的集成電路，其中所述配置字表示第一時鐘頻率的頻率值。
8.如權利要求5所述的集成電路，其中所述第二數字電路的所述輸入電路進一步包括同步元件，其工作在兩倍於所述第一時鐘頻率的頻率下；以及邏輯電路，用於允許該同步元件以兩倍於所述第一時鐘頻率的粒度來為所述數字數據提供時鐘。
9.如權利要求3所述的集成電路，其中所述輸入電路響應於配置字和來自於所述相位信號發生器的所述數字計數值的邏輯組合，以確定多路復用器的時序，該時序用於將所述多個信號導線多路轉換回所述第一時鐘頻率的單個導線。
10.一種方法，包括將第一頻率的單個數字數據流多路分配為在較低頻率的多個並行數字數據流；將所述多個數字數據流驅動到傳播延遲大於所述第一頻率的一個周期且小於所述較低頻率的一個周期的導線上；在所述導線遠端的電路接收所述多個數字數據流；以及多路轉換所述多個數字數據流以重新生成在所述第一頻率的所述單個數字數據流。
11.如權利要求10所述的方法，其中所述單個數字數據流被分為N個相位，其中N是導線的數目，所述方法進一步包括基於計數到值N的計數值來確定所述單個數字數據流中的所述N個相位中的哪個將佔有每個導線。
12.如權利要求11所述的方法，進一步包括基於所述計數值和一配置字的邏輯組合來確定所述單個數字數據流中的所述N個相位中的哪個將佔有每個導線。
13.如權利要求12所述的方法，其中多路轉換包括基於所述計數值對所述多個數字數據流進行多路轉換。
14.如權利要求11所述的方法，其中多路轉換包括基於所述計數值和配置字的邏輯組合對所述多個數字數據流進行多路轉換。
15.一種系統，包括天線；射頻電路，其耦合於所述天線；以及集成電路，其耦合於所述射頻電路，所述集成電路包括第一數字電路，用於提供第一時鐘頻率的數字數據；第二數字電路，用於接收所述第一時鐘頻率的所述數字數據；以及多個信號導線，其將所述第一數字電路和所述第二數字電路相耦合，其中所述第一數字電路包括輸出電路，用於以低於所述第一時鐘頻率的頻率在所述多個信號導線中的每個導線上驅動所述數字數據的不同子集，並且其中所述第二數字電路包括輸入電路，用於將所述多個信號導線多路轉換回所述第一時鐘頻率的單個導線。
16.如權利要求15所述的系統，其中所述第一和第二數字電路在該集成電路上間隔得足夠遠，使得所述多個信號導線中任一個的傳播延遲均大於所述第一時鐘頻率的一個時鐘周期。
17.如權利要求16所述的系統，其中所述集成電路進一步包括相位發生器，用於向所述第一和第二數字電路提供數字計數值，其中數字計數值的總數等於所述多個信號導線中的信號導線的數量。
18.如權利要求17所述的系統，其中所述相位發生器包括分布於所述集成電路周圍的多個加法器電路。
19.如權利要求17所述的系統，其中所述第一數字電路的所述輸出電路響應於配置字和來自於所述相位發生器的所述數字計數值的邏輯組合以確定在所述多個導線中的每個導線上驅動所述數字數據的哪個子集。
20.如權利要求19所述的系統，其中所述輸入電路響應於來自於所述相位信號發生器的所述數字計數值以確定多路復用器的時序，該時序用於將所述多個信號導線多路轉換回所述第一時鐘頻率的單個導線。
全文摘要
一種可編程多周期信號傳輸方案提供相對較長距離上的同步通信。一輸入數字數據流被多路分配到多個導線中。在導線遠端重新產生所述數字數據流。
文檔編號H03L7/00GK101079624SQ20071010531
公開日2007年11月28日 申請日期2007年4月2日 優先權日2006年3月31日
發明者S·卡雷納哈裡亞, Z·博金, C·H·泰赫 申請人:英特爾公司