一種用於高速數據採集系統的綜合誤差校正方法
2023-12-08 17:59:36
一種用於高速數據採集系統的綜合誤差校正方法
【專利摘要】本發明公開了一種用於高速數據採集系統的綜合誤差校正方法，該方法通過FPGA晶片、DSP晶片和DAC晶片的硬體支持來完成三種通道失配誤差估計的處理。首先，在數據採集系統中產生用於自標定的測試信號，對各個ADC通道進行誤差估計；得到時間誤差估計值後，若時間誤差較大，則直接通過FPGA控制時鐘管理晶片精確調節各通道ADC晶片的採樣時鐘的相位差進行校正，若時間誤差小於時鐘管理晶片的調節精度，使用DSP上的高速誤差校正算法處理；軟硬一體化的自適應誤差校正技術提高了誤差校正的精度和可靠性。
【專利說明】一種用於高速數據採集系統的綜合誤差校正方法
【技術領域】
[0001]本發明涉及數據採集及數字通信領域，特別涉及一種用於高速高精度數據採集系統的基於軟硬體結合的綜合誤差校正方法。
【背景技術】
[0002]時間交錯採樣技術的出現，突破了單片ADC晶片(ADC驅動放大器)的限制，使得數據採樣速率和採樣精度得到了提升，推動了高速高精度數據採集技術的發展。ADC驅動放大器具有許多重要功能，包括緩衝、幅度調整、單端至差分和差分至單端轉換、共模失調調節以及濾波功能。ADC驅動器已經成為數據轉換級中必不可少的信號調理元件，也是ADC實現其額定性能的關鍵因素。
[0003]但是利用時間交錯採樣技術，搭建的多片ADC並行採樣系統，在提高採樣速率和精度的同時，由於多個並行採樣通道之間的不一致性會引入三種通道失配誤差(包括時間誤差、增益誤差、偏置誤差)，降低系統的整體性能，這是高速高精度數據採樣系統共同面臨的問題。對通道失配誤差的校正技術是當前高速高精度數據採樣研究領域的一項技術熱點。當前的誤差校正技術主要存在以下問題:
[0004](I)硬體校正技術:通過嚴格精確的電路設計來消除通道失配誤差，包括選用高精度時鐘晶片，嚴格等長的電路布線，高精度高一致性的ADC晶片等。但是由於當前晶片和電路板製造技術的限制，這種嚴格精確的電路設計是無法完全實現的，同時相應的成本代價太高，只能應用於極少數的高速高精度數據採集系統，無法廣泛的推廣和應用。
[0005](2)軟體校正技術:在FPGA或DSP等數位訊號處理晶片上，通過數字處理算法來完成對通道失配誤差的校正。由於軟體校正方法靈活方便，同時不會增加額外的硬體成本，成為當前誤差校正技術的研究熱點。但是當前的軟體校正算法，都不同程度上存在著算法複雜，實時性差，無法隨著系統誤差的改變而靈活調整等問題。
[0006]因此，針對以上問題，本發明提出一種基於軟硬體結合，同時兼顧設計成本的綜合誤差校正方法。
【發明內容】
[0007]本發明用於高速數據採集系統的綜合誤差校正方法是利用了一定的硬體支持，結合軟體處理算法來完成對時間交錯並行採樣數據的失配誤差的估計和校正，通用性強，可廣泛應用於各種採用時間交錯採樣技術的數據採集系統。
[0008]本發明採用的硬體支持包括有DAC晶片、FPGA晶片和DSP晶片。
[0009]對於各個ADC晶片的時鐘管理(即採樣輸入時鐘)由FPGA可編程控制，可適當調整不同ADC晶片採樣時鐘的相位。
[0010]FPGA控制晶片，完成對各個ADC晶片的時鐘管理的可編程控制，並接受高速採樣數據流，適當緩存後，傳遞給DSP數位訊號處理晶片。
[0011]DSP數位訊號處理晶片，接收到FPGA傳遞過來的高速採樣數據流後，通過綜合數字校正算法，抑制並消除各並行通道採樣數據間的失配誤差，從而得到精確的採樣數據。同時，控制DAC晶片產生用於自標定的測試信號。
[0012]本發明用於高速數據採集系統的綜合誤差校正方法，包括利用DSP與DAC晶片結合產生給定的通道測試信號；測試信號經過信號調理進入各ADC轉換通道，DSP獲得已知測試信號的採樣結果，通過誤差估計算法，獲得三種通道失配誤差值。而後根據誤差估計的結果，對採樣數據進行補償修正，從而得到準確的採樣數據。同時，再通過高性能的濾波算法，可實現採樣數據信噪比的增強。
[0013]本發明基於軟硬體結合的綜合誤差校正方法特點在於:
[0014]I)高速數據採集系統自動產生通道測試信號:在系統初始化時，用於獲取當前系統通道失配誤差，結合誤差較正算法，可實現對系統誤差的隨時準確的校正。
[0015]2)自標定的時間誤差校正方法:時間誤差是時間交錯採樣技術最重要的誤差來源之一。本發明方法針對時間誤差校正問題，提出了一種結合軟體校正和硬體控制的自標定的誤差校正技術。首先，在數據採集系統中產生用於自標定的測試信號，對各個ADC通道進行誤差估計；得到時間誤差估計值後，若時間誤差較大，則直接通過FPGA控制時鐘管理晶片精確調節各通道ADC晶片的採樣時鐘的相位差進行校正，若時間誤差小於時鐘管理晶片的調節精度，使用DSP上的高速誤差校正算法處理；軟硬一體化的自適應誤差校正技術提高了誤差校正的精度和可靠性。
[0016]3)基於噪聲整形的信噪比增強方法:針對高速高精度ADC轉換中不可避免的噪聲問題，提出基於噪聲整形的信號信噪比增強技術，將硬體功能軟體化。利用過採樣技術對噪聲做頻域分布擴展的預處理，設計噪聲整形算法以分割有用信號和噪聲頻譜，加強數字濾波的效果，形成一個高效的信噪比增強結構。該結構可以利用線性/非線性信號處理方法，從根本上提高採集信號的信噪比，同時，保持了針對不同應用時系統結構的一致性。
【專利附圖】
【附圖說明】
[0017]圖1是本發明所需的硬體支持結構圖。
[0018]圖2是本發明三種通道失配誤差估計過程圖。
[0019]圖3是本發明綜合誤差校正流程圖。
【具體實施方式】
[0020]下面將結合附圖對本發明方法作進一步的詳細說明。
[0021]參見圖1所示的支持本發明用於高速數據採集系統的綜合誤差校正方法的硬體結構為:包括FPGA晶片1、DSP晶片2和DAC晶片3。所述的DAC晶片3為D/A轉換集成晶片。所述的DSP晶片2即數位訊號處理器，是將信號以數字方式表示並處理的理論和技術；DSP, Digital Signal Process。DSP晶片的內部採用程序和數據分開的哈佛結構,具有專門的硬體乘法器，廣泛採用流水線操作，提供特殊的DSP指令，可以用來快速的實現各種數位訊號處理算法。所述的FPGA晶片I即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。FPGA,Field Programmable Gate Array。它是作為專用集成電路(ASIC)領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。
[0022]在本發明中，DSP晶片2用於產生自測試數位訊號D2，DAC晶片3用於將接收到的D2進行處理後，輸出模擬測試信號M_out ；FPGA晶片I用於將接收到的數字採樣信號M_in進行處理後，輸出數字採樣信號Dl ；DSP晶片2將接收到的數位訊號Dl經過數字算法處理，輸出採集數位訊號D_out。
[0023]參見圖2所示，適用於高速數據採集系統的綜合誤差校正的三種通道失配誤差估計過程如下:
[0024]當高速數據採集系統啟動後，系統會產生自測試信號D2，該自測試信號D2為一個標準正弦信號，頻率為10?100MHz，幅值為IV，且周期幅值之和為零。高速數據採集系統接收到自測試信號D2後，經ADC轉換獲得不同通道的採樣序列。假設有M(M= 1，2，3，…，
i,…，i代表M路通道中的任意一通道，也是通道的標識號)路採樣通道，以第i通道為基準來估算三種通道失配誤差。對不同通道採樣序列分別進行傅立葉變換，得到各自的幅度譜，不同通道採樣譜的幅度比就是不同通道間的增益誤差比，以第i通道為基準，則可獲得其他各通道的增益誤差；由於輸入的自測試信號D2的周期幅值之和是零，所以可對不同通道的採樣序列進行幅值求和，而後再求各自的平均值，就可獲得各自通道的偏置誤差值；對時基誤差的估算時，首先以第i通道為基準，計算其採樣序列中前後採樣點的偏差，再求不同通道與第i通道對應採樣點的偏差，從而獲取偏差函數，對其進行最小均方差迭代，利用最速下降法加速迭代過程，從而獲得不同通道相對第i通道的時基誤差；至此完成了對三種通道失配誤差的估算，將其記錄在DSP晶片2中，用於後續採樣數據的補償校正。
[0025]參見圖3所示，本發明適用於高速數據採集系統的綜合誤差校正方法的工作流程如下:
[0026]當高速數據採集系統啟動後，DSP晶片2首先產生自測試信號D2，並啟動DAC晶片3，檢測DAC晶片3是否產生模擬測試信號M_out，若沒有，則返回重新運行；若檢測到模擬測試信號M_out，則等待FPGA晶片I接收測試採樣數據；當接受到測試採樣數據後，啟動DSP晶片2，並傳輸數據至DSP ；DSP晶片接受到數據，立即進行誤差估計，若時間誤差較大則調節採樣時鐘；若時間誤差小於採樣時鐘的最小調節步長，則記錄誤差值用於後續補償校正，從而完成自標定過程；當有外部觸發信號來時，若有接收採集數據並在DSP晶片2中，按之前自標定過程中測定的系統誤差，進行數據校正；校正完成後，在通過基於噪聲整形的信噪比增強方法，提高採樣數據的信噪比，最後輸出採集數據。該採集數據輸出通過觸發DSP晶片2中的採集數位訊號D_out來完成。
【權利要求】
1.一種用於高速數據採集系統的綜合誤差校正方法，支持該方法的硬體由FPGA晶片(1)、DSP晶片(2)和DAC晶片(3)組成；其特徵在於:適用於高速數據採集系統的綜合誤差校正的三種通道失配誤差估計過程如下； 當高速數據採集系統啟動後，系統會產生自測試信號D2，高速數據採集系統接收到自測試信號D2後，經DAC晶片(3)轉換獲得不同通道的採樣序列； 假設有M路採樣通道，以第i通道為基準來估算三種通道失配誤差。M=l，2，3，…，i,…，i代表M路通道中的任意一通道。 對不同通道採樣序列分別進行傅立葉變換，得到各自的幅度譜； 對不同通道採樣譜的幅度比就是不同通道間的增益誤差比，以第i通道為基準，則可獲得其他各通道的增益誤差； 由於輸入的自測試信號D2的周期幅值之和是零，所以可對不同通道的採樣序列進行幅值求和，而後再求各自的平均值，就可獲得各自通道的偏置誤差值； 對時基誤差的估算時，首先以第i通道為基準，計算其採樣序列中前後採樣點的偏差，再求不同通道與第i通道對應採樣點的偏差，從而獲取偏差函數，對其進行最小均方差迭代，利用最速下降法加速迭代過程，從而獲得不同通道相對第i通道的時基誤差； 至此完成了對三種通道失配誤差的估算，將其記錄在DSP晶片(2)中，用於後續採樣數據的補償校正。
2.根據權利要求1所述的用於高速數據採集系統的綜合誤差校正方法，其特徵在於:該自測試信號D2為一個標準正弦信號，頻率為10?100MHz，幅值為IV，且周期幅值之和為零。
3.根據權利要求1所述的用於高速數據採集系統的綜合誤差校正方法，其特徵在於:DSP晶片(2)用於產生自測試數位訊號D2，DAC晶片(3)用於將接收到的D2進行處理後，輸出模擬測試信號M_out ;FPGA晶片(I)用於將接收到的數字採樣信號M_in進行處理後，輸出數字採樣信號Dl ；DSP晶片(2)將接收到的數位訊號Dl經過數字算法處理，輸出採集數位訊號0_01^。
4.根據權利要求1所述的用於高速數據採集系統的綜合誤差校正方法，其特徵在於:能夠實現高速數據採集系統的自標定的時間誤差校正。
【文檔編號】H03M1/10GK104467843SQ201410653451
【公開日】2015年3月25日 申請日期:2014年11月18日 優先權日:2014年11月18日
【發明者】鄭晨 申請人:鄭晨