半導體器件的形成方法
2023-10-07 16:00:09
半導體器件的形成方法
【專利摘要】一種半導體器件的形成方法，包括：提供襯底；在襯底上形成若干分立的第一金屬層；對第一金屬層的側壁進行刻蝕，使第一金屬層的寬度與設計寬度一致；在刻蝕後的第一金屬層的側壁上形成側牆；在分立的第一金屬層之間的襯底上形成第二金屬層，所述第二金屬層上表面與第一金屬層上表面齊平，且相互之間有側牆隔離；去除所述側牆或者去除所述第一金屬層和第二金屬層。本發明半導體器件的形成方法，利用自對準式雙重曝光光刻工藝在後段製程中形成半導體器件中間隔排列且密度較大的互連線或者插塞，簡化了工藝步驟，降低了工藝難度以及製造成本，且該工藝容易被精確控制，提高了所形成半導體器件的性能。
【專利說明】半導體器件的形成方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其涉及一種半導體器件的形成方法。
【背景技術】
[0002]隨著集成電路的製作向超大規模集成電路(ULSI)發展，其內部的電路密度越來越大，所含元件數量不斷增加，使得晶片的表面無法提供足夠的面積來製作所需的互連線(Interconnect)。為了配合元件縮小後所增加的互連線需求，利用通孔實現的兩層以上的多層金屬互連線的設計，成為超大規模集成電路技術所必須採用的方法。
[0003]傳統的金屬互連是由鋁金屬製作實現的，但隨著集成電路晶片中器件特徵尺寸的不斷縮小，金屬連線中的電流密度不斷增大，響應時間不斷縮短，傳統鋁互連線已達到工藝極限。當工藝尺寸小於130nm以後，傳統的鋁互連線技術已逐漸被銅互連線技術所取代。與鋁金屬相比，銅金屬的電阻率更低、電遷移壽命更長，利用銅工藝製作金屬互連線可以降低互連線的RC延遲、改善電遷移等引起的可靠性問題。但是，採用銅工藝製作互連線也存在兩個問題:一是銅的擴散速度較快，二是銅的刻蝕困難，因此，其所適用的工藝製作方法與鋁工藝完全不同，通常會採用鑲嵌結構以填充的方式實現。
[0004]圖1至圖5為現有工藝形成互連線的示意圖，下面結合圖1至圖5，對現有工藝形成互連線的形成方法進行詳細說明。首先，參考圖1，提供襯底101，並在襯101表面形成層間介質層103 ;接著，參考圖2，在所述介質層103上形成掩膜層105，所述掩膜層105上形成有互連線圖案；再接著，參考圖3，以所述掩膜層105為掩模，刻蝕所述層間介質層103，形成溝槽104，並去除所述掩膜層105 ;然後，參考圖4，在溝槽104內以及溝槽104開口兩側的層間介質層103上沉積銅金屬材料105 ;最後，參考圖5，通過化學機械研磨工藝平坦化所述銅金屬材料105,至暴露出層間介質層103,形成銅互連線106。
[0005]然而，隨著半導體工藝節點的不斷減小，半導體器件中的互連線越來越密集、互連線的關鍵尺寸(⑶,critical dimension)也越來越小,通過現有工藝形成互連線時,形成凹槽以及在凹槽內填充金屬材料的工藝難度較高，所形成互連線的內部易產生空洞、形態較差。
【發明內容】
[0006]本發明解決的問題是提供一種半導體器件的形成方法，以在後段製程中形成線寬較小、密度較高以及間隔排列的互連線或插塞，降低形成半導體器件的工藝難度，提高所形成半導體器件的形態，進而提高所形成半導體器件的性能。
[0007]為解決上述問題，發明人提供了一種半導體器件的形成方法，包括:提供襯底；在襯底上形成若干分立的第一金屬層；對第一金屬層的側壁進行刻蝕，使第一金屬層的寬度與設計寬度一致；在刻蝕後的第一金屬層的側壁上形成側牆；在分立的第一金屬層之間的襯底上形成第二金屬層，所述第二金屬層上表面與第一金屬層上表面齊平，且相互之間有側牆隔離；去除所述側牆或者去除所述第一金屬層和第二金屬層。[0008]可選的，所述第一金屬層和第二金屬層的材質為氮化鈦或者氮化鉭。
[0009]可選的，所述側牆的材質為氮化銅，在刻蝕後的第一金屬層的側壁上形成側牆之後，還包括:對所述側牆進行固化處理。
[0010]可選的，所述側牆的材質為氧化矽、氮化矽、氮氧化矽或者多晶矽。
[0011]與現有技術相比，本發明技術方案具有以下優點:
[0012]先在襯底上形成分立的第一金屬層，並對第一金屬層兩側的側壁進行刻蝕，使第一金屬層的寬度與設計寬度一致，然後在刻蝕後的第一金屬層的側壁上形成側牆，並在第一金屬層之間的襯底上填充使第一金屬層側壁上側牆相互隔離的第二金屬層，最後去除所述第一金屬層和第二金屬層或者去除所述側牆，在襯底上形成間隔排列且密度較大的互連線或者插塞，簡化了形成半導體器件的工藝步驟，降低了工藝難度以及製造成本，且該工藝容易被精確控制，提高了所形成半導體器件的性能。
【專利附圖】
【附圖說明】
[0013]圖1至圖5為現有工藝形成互連線的示意圖；
[0014]圖6為本發明半導體器件的形成方法的一個實施方式的流程示意圖；
[0015]圖7至圖13為本發明半導體器件的形成方法的一個實施例中形成半導體器件的示意圖；
[0016]圖14為本發明半導體器件的形成方法的另一個實施方式的流程示意圖；
[0017]圖15至圖18為本發明半導體器件的形成方法的另一個實施例中形成半導體器件的示意圖。
【具體實施方式】
[0018]為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。
[0019]在下面的描述中闡述了很多具體細節以便於充分理解本發明，但是本發明還可以採用其他不同於在此描述的其它方式來實施，因此本發明不受下面公開的具體實施例的限制。
[0020]正如【背景技術】部分所述，隨著半導體工藝節點的不斷減小，通過現有工藝形成互連線時，形成凹槽以及在凹槽內填充金屬材料形成互連線的工藝難度較高，所形成互連線的內部易產生空洞、形態較差。
[0021]基於上述原因，本發明提供了一種半導體器件的形成方法，先在襯底上形成分立的第一金屬層，並對第一金屬層兩側的側壁進行刻蝕，使第一金屬層的寬度與設計寬度一致，然後在刻蝕後的第一金屬層的側壁上形成側牆，並在第一金屬層之間的襯底上填充使第一金屬層側壁上側牆相互隔離的第二金屬層，最後去除所述第一金屬層和第二金屬層或者去除所述側牆，在襯底上形成間隔排列且密度較大的互連線或者插塞。
[0022]本發明提供的半導體器件的形成方法，在後段製程中，利用自對準式雙重曝光光刻工藝形成半導體器件中間隔排列且密度較大的互連線或者插塞，簡化了工藝步驟，降低了工藝難度以及製造成本，且該工藝容易被精確控制，提高了所形成半導體器件的性能。
[0023]下面結合附圖進行詳細說明。[0024]參考圖6，為本發明半導體器件的形成方法的一個實施方式的流程示意圖，包括:
[0025]步驟Sll，提供襯底；
[0026]步驟S12，在所述襯底上形成若干分立的第一金屬層；
[0027]步驟S13，對第一金屬層的側壁進行刻蝕，使刻蝕後第一金屬層的寬度與設計寬度
一致；
[0028]步驟S14，在刻蝕後的第一金屬層的側壁上形成側牆；
[0029]步驟S15，在襯底、側牆和第一金屬層上沉積第二金屬層；
[0030]步驟S16，平坦化所述第二金屬層、第一金屬層和側牆，使平坦化後的第一金屬層、側牆和第二金屬層的上表面齊平；
[0031]步驟S17,去除平坦化後的側牆。
[0032]實施例一
[0033]圖7至圖13為本發明半導體器件的形成方法一個實施例中半導體器件的示意圖，參考圖7至圖13對本發明半導體器件的形成方法進行說明。
[0034]參考圖7，提供襯底201。
[0035]本實施例中，所述襯底201的材質為低介電常數材料(low k)或超低介電常數材料(Ultra low k，ULK)，例如黑鑽石，用於將後續形成的互連線或者插塞與襯底201下方前端工藝形成的器件結構(例如MOS電晶體等)或實現電連接的金屬互連線隔離，以減小金屬層之間的寄生電容。具體的，形成所述襯底201的方法可為化學氣相沉積工藝。
[0036]繼續參考圖7,在所述襯底201上形成若干分立的第一金屬層203a。
[0037]所述第一金屬層203a的材質為氮化鈦或者氮化鉭。所述第一金屬層203a的形成工藝為化學氣相沉積工藝或者物理氣相沉積工藝。本實施例中，所述第一金屬層203a的材質為氮化鈦。
[0038]所述第一金屬層203a的寬度(I1略大於設計寬度d。，所述設計寬度d。為在襯底201上形成互連線或插塞的線寬。
[0039]在襯底201上形成若干分立的第一金屬層203a的步驟如下:
[0040]在襯底201上由下自上依次沉積第一金屬材料和光刻膠層(圖未不);
[0041]圖案化所述光刻膠層，在光刻膠層上形成若干分立的開口，所述開口的寬度與第一金屬層203a之間的間距對應；
[0042]以包含開口的光刻膠層為掩模，刻蝕所述第一金屬材料，形成若干分立的第一金屬層203a ；
[0043]去除所述包含開口的光刻膠層。
[0044]參考圖8，對圖7中第一金屬層203a的側壁進行刻蝕，使刻蝕後第一金屬層203b的覽度d2與設計覽度d。一致。
[0045]本實施例中，對第一金屬層203a的側壁進行刻蝕的溶液為雙氧水。
[0046]本實施例中，先通過幹法刻蝕工藝形成圖7中寬度Cl1略大於設計寬度d。的第一金屬層203a，再通過溼法刻蝕工藝對圖7中第一金屬層203a的寬度進行微調，使刻蝕後的第一金屬層203b的寬度d2與設計寬度d。一致，提高了所形成半導體器件的性能以及成品率。
[0047]需要說明的是，本實施例中所述設計寬度d。是指期望形成的分立的互連線或插塞的寬度。[0048]參考圖9，在所述襯底201和刻蝕後的第一金屬層203b上形成犧牲材料層205a。
[0049]所述犧牲材料層205a的材質為氧化矽、氮化矽、氮氧化矽或者多晶矽。所述犧牲材料層205a可通過原子層沉積(Atomic Layer Deposition,簡稱為ALD)工藝形成。本實施例中，所述犧牲材料層205a的材質為氮化矽。
[0050]參考圖10,刻蝕圖9中所述犧牲材料層205a,去除位於第一金屬層203b和部分襯底201上的犧牲材料層205a，在第一金屬層203b的側壁上形成側牆205b。
[0051]具體的，刻蝕所述犧牲材料層205a的方法可為幹法刻蝕，如等離子體刻蝕；也可為溼法刻蝕，例如當所述犧牲材料205a的材質為氮化矽時，可採用熱磷酸溶液對所述犧牲材料205a進行刻蝕，當所述犧牲材料205a的材質為氧化矽時，可採用氫氟酸溶液對所述犧牲材料205a進行刻蝕，但本發明不限於此。
[0052]具體的，所述側牆205b在水平方向上的寬度由後續互連線或插塞之間的間距決定。
[0053]參考圖11，在襯底201、側牆205b和第一金屬層203b上沉積第二金屬層207a。
[0054]具體的，所述第二金屬層207a的材質為氮化鈦或者氮化鉭。所述第二金屬層207a的形成方法為化學氣相沉積工藝或者物理氣相沉積工藝。本實施例中，所述第二金屬層207a的材質為氮化鈦。
[0055]參考圖12，平坦化圖11中所述第二金屬層207a、第一金屬層203b和側牆205b，使平坦化後的第一金屬層203c、側牆205c和第二金屬層207b的上表面齊平。
[0056]本實施例中，平坦化所述第二金屬層207a、第一金屬層203b和側牆205b的方法為化學機械研磨工藝，其具體工藝為本領域技術人員公知，在此不做贅述。
[0057]參考圖13,去除所述側牆205c,位於襯底201上第二金屬層207b和第一金屬層203c構成分立的互連線或插塞。
[0058]本實施例中，去除所述側牆205c的方法為溼法刻蝕，所述溼法刻蝕的溶液為熱磷酸溶液。
[0059]本實施例中技術方案，先在襯底上形成分立的第一金屬層和位於第一金屬層側壁上的側牆，再在側牆、襯底和第一金屬層上形成第二金屬層，並平坦化所述第二金屬層、第一金屬層和側牆，使平坦化後的第一金屬層、側牆和第二金屬層的上表面齊平，最後去除平坦化後的側牆，在襯底上形成間隔排列且密度較大的互連線或插塞，簡化了形成半導體器件中互連線或插塞的工藝難度，降低了工藝成本；另外，由於本實施例中互連線或插塞通過先在襯底上沉積金屬材料再對金屬材料進行刻蝕形成，所形成半導體器件中互連線或者插塞中不易產生空洞，提高了所形成半導體器件的性能。
[0060]參考圖14，為本發明半導體器件的形成方法的另一個實施方式的流程示意圖，包括:
[0061]步驟S21，提供襯底；
[0062]步驟S22，在所述襯底上形成若干分立的第一金屬層；
[0063]步驟S23，對第一金屬層的側壁進行刻蝕，使刻蝕後第一金屬層的寬度與設計寬度
一致；
[0064]步驟S24，在刻蝕後的第一金屬層的側壁上形成側牆；
[0065]步驟S25，對所述側牆進行固化處理；[0066]步驟S26，在襯底、側牆和第一金屬層上形成第二金屬層；
[0067]步驟S27，平坦化所述第二金屬層、側牆和第一金屬層，使平坦化後的第一金屬層、側牆和第二金屬層的上表面齊平；
[0068]步驟S28，去除平坦化後的第一金屬層和第二金屬層。
[0069]實施例二
[0070]圖15至圖18為本發明半導體器件的形成方法另一個實施例中半導體器件的示意圖，參考圖15至圖18對本發明半導體器件的形成方法進行說明。
[0071]參考圖15,提供襯底301,在所述襯底301上形成若干分立的第一金屬層303b以及位於所述第一金屬層303b側壁上的側牆305b。
[0072]本實施例中，所述第一金屬層303b和側牆305b的形成方法與實施例一中第一金屬層203b和側牆205b相同，在此不做贅述。
[0073]本實施例中，所述側牆305b的材質為氮化銅，所述第一金屬層303b的材質為氮化鈦。
[0074]對圖15中側牆305b進行固化處理，使側牆305b的材質由氮化銅還原銅。具體的，所述固化處理的溫度為小於400攝氏度，處理時間為IOs?600s。
[0075]參考圖16，在襯底301、側牆305b和第一金屬層303b上形成第二金屬層307a。
[0076]具體的，所述第二金屬層307a的材質為氮化鈦或者氮化鉭。所述第二金屬層307a的形成方法為化學氣相沉積工藝或者物理氣相沉積工藝。本實施例中，所述第二金屬層307a與第一金屬層303b的材質相同，也可為氮化鈦或者氮化鉭。
[0077]參考圖17，平坦化圖16中所述第二金屬層307a、第一金屬層303b和側牆305b，使平坦化後的第一金屬層303c、側牆305c和第二金屬層307b的上表面齊平。
[0078]本實施例中，平坦化所述第二金屬層307a、第一金屬層303b和側牆305b的方法為化學機械研磨工藝，其具體工藝為本領域技術人員公知，在此不做贅述。
[0079]參考圖18，去除平坦化後的第一金屬層303c和第二金屬層307b，剩餘材質為銅的側牆305c構成分立的互連線或插塞。
[0080]本實施例中，去除平坦化後的第一金屬層303c和第二金屬層307b的方法為溼法刻蝕，所述溼法刻蝕的溶液為雙氧水。
[0081]上述先形成第二金屬層307a，再通過化學機械研磨工藝去除部分第二金屬層307a、第一金屬層303b和側牆305b，使平坦化後的側牆305c表面平整，在去除平坦化後的第一金屬層303c和第二金屬層307b後，所形成的銅互連線或銅插塞表面平整，提高了所形成半導體器件的性能。
[0082]本實施例中，先在襯底上形成分立的第一金屬層以及位於第一金屬層側壁上氮化銅側牆，再通過固化工藝使氮化銅還原為銅，並在銅側牆、襯底和第一金屬層上形成第二金屬層以及平坦化所述第二金屬層、銅側牆和第一金屬層，使平坦化後的第二金屬層、第一金屬層和銅側牆的上表面齊平，最後去除平坦化後的第二金屬層和第一金屬層，在襯底上形成間隔排列且密度較大的銅互連線或銅插塞，簡化了工藝難度，降低製造成本，且由於該工藝容易被精確控制，進而提高了所形成半導體器件的性能。
[0083]本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。
【權利要求】
1.一種半導體器件的形成方法，其特徵在於，包括: 提供襯底； 在襯底上形成若干分立的第一金屬層； 對第一金屬層的側壁進行刻蝕，使第一金屬層的寬度與設計寬度一致； 在刻蝕後的第一金屬層的側壁上形成側牆； 在分立的第一金屬層之間的襯底上形成第二金屬層，所述第二金屬層上表面與第一金屬層上表面齊平，且相互之間有側牆隔離； 去除所述側牆或者去除所述第一金屬層和第二金屬層。
2.如權利要求1所述的半導體器件的形成方法，其特徵在於，所述第一金屬層和第二金屬層的材質為氮化鈦或者氮化鉭。
3.如權利要求1所述的半導體器件的形成方法，其特徵在於，對第一金屬層的側壁進行刻蝕的方法為溼法刻蝕。
4.如權利要求1所述的半導體器件的形成方法，其特徵在於，去除所述第一金屬層和第二金屬層方法為溼法刻蝕。
5.如權利要求3或4所述的半導體器件的形成方法，其特徵在於，所述溼法刻蝕的溶液為雙氧水。
6.如權利要求1所述的半導體器件的形成方法，其特徵在於，所述側牆的材質為氮化銅。
7.如權利要求6所述的半導體器件的形成方法，其特徵在於，在刻蝕後的第一金屬層的側壁上形成側牆之後，還包括:對所述側牆進行固化處理。
8.如權利要求7所述的半導體器件的形成方法，其特徵在於，所述固化處理的溫度小於400攝氏度，時間為IOs?600s。
9.如權利要求1所述的半導體器件的形成方法，其特徵在於，所述側牆的材質為氧化矽、氮化矽、氮氧化矽或者多晶矽。
10.如權利要求1所述的半導體器件的形成方法，其特徵在於，所述襯底的材質為超低介電常數材料。
【文檔編號】H01L21/768GK103594415SQ201210287337
【公開日】2014年2月19日 申請日期:2012年8月13日 優先權日:2012年8月13日
【發明者】張海洋, 王冬江 申請人:中芯國際集成電路製造(上海)有限公司