驅動電路單元、柵極驅動電路及顯示裝置的製作方法
2023-10-09 15:49:49 2
專利名稱：驅動電路單元、柵極驅動電路及顯示裝置的製作方法
技術領域：
本發明涉及顯示技術領域，尤其涉及一種顯示裝置及其採用的柵極驅動電路。
背景技術：
薄膜電晶體(TFT)平板顯示(FPD, Flat Panel Display)技術是當今顯示技術的主流。其中，集成柵極驅動電路是FPD技術發展過程中湧現的新技術；這種將柵極驅動電路集成於顯示基板(如玻璃)上的優點是減少了外圍驅動晶片的數量及其壓封エ序，使質量輕、厚度薄且外觀対稱的窄邊框面板得以實現，液晶模組更為緊湊、且顯示器件的機械和電學可靠性增強，而且有可能簡化柵源極驅動電路、提高顯 示面板的解析度、以及增加實現柔性面板的可能性。現行的TFT技術包括非晶矽(a-Si :H)、多晶矽(p_Si)以及氧化物TFT技術。雖然這些TFT技術因各自的優點被研究以應用於集成柵極驅動電路技術中，但它們也存在ー些缺點。如圖I所示為常規的兩相時鐘柵極驅動電路的結構。對於有X行的有源顯示面板，柵極驅動電路11包括X級串聯的柵極驅動電路單元(如圖示的111、112、113等)。每一條柵極掃描線對應於ー級柵極驅動電路単元的輸出。該常規的兩相時鐘柵極驅動電路的工作時序如圖2所示，其中，CK1和CK2是兩條時鐘信號線，VnM0,Vn+1M0,Vn+2M0是三條連續的柵極掃描信號線，Vmss1是第一電壓源信號線。CK1和CK2的周期為T/2，CK1超前CK2的時間是T/4(T > O)，柵極掃描信號脈衝寬度為Τ/4。每個柵極驅動電路單元包括有第一輸入信號接ロ Vmii、第二輸入信號接ロ Vmi2、時鐘信號接ロ(VM、Vm)、低電平接ロ Vmss和輸出信號接ロ VM。第N+1級柵極驅動電路單元的第一輸入信號接ロ Vmii耦合到第N級的輸出信號接ロ V:，第N+1級柵極驅動電路單元的第二輸入信號接ロ Vmi2耦合到第N+2級的輸出信號接ロ Vn+2mq。柵極驅動電路的輸出信號接ロ Vsro耦合到對應的柵線，為對應的柵線提供柵極掃描信號。圖3為圖I中常規的兩相時鐘柵極驅動電路單元的結構示意圖。圖4為圖3所示常規的兩相時鐘柵極驅動電路單元的時序圖。常規的兩相時鐘柵極驅動電路單元通過ル將輸出節點Vsro耦合到Vma的高電平，通過Mn、M3分別將M2的柵極Qm節點、輸出節點Vhj耦合到Vmss的低電平。採用兩相時鐘Vma和Vmb將輸出節點Vhj穩定在Vmss的低電平。然而，這種常規的兩相時鐘柵極驅動電路單元存在至少兩個問題ー是低溫穩定性問題。驅動電晶體M2在將輸出節點Vsro上拉到時鐘信號Vma的高電平時是工作在線性區。根據電晶體驅動電流公式，Im = μ EfCi (ff/L) (Vgs-Vt-Vds/2)Vds(I)其中μ EF為TFT器件的有效遷移率，C1為TFT器件単位面積的柵電容，W、L分別為TFT器件的有效溝道寬度和溝道長度，Ves為TFT器件的柵源偏壓，Vds為TFT器件的漏源偏壓，Vt為TFT器件的閾值電壓。以非晶矽TFT為例，已有的研究成果表明隨著溫度的降低，非晶矽中自由電荷量減小，陷阱電荷量増加，所以Uef會減小。Im會隨著Uef的減小而減小，導致非晶矽TFT的驅動能力下降。因此ル在將時鐘信號Vma的高電平耦合到輸出節點、吋，驅動電流減小，輸出信號脈衝的上升時間增加，減小了輸出信號的用於驅動柵極掃描線的有效脈衝寬度；這將限制電路在低溫場合的應用。ニ是功耗問題。現行的TFT的エ藝主要以非自對準為主。這裡仍以非晶矽TFT為例，圖5示意了倒柵結構的TFT的版圖。版圖中柵與源漏存在交疊區域A1. A2，因而會產生寄生電容Ces和CeD。在圖4所示的柵極驅動 電路中，驅動電晶體M2的面積比較大。對於驅動電晶體來說，柵-漏寄生電容CeD較大時會將驅動電晶體M2漏極時鐘信號Vma的跳變△ Vmm耦合到驅動電晶體柵極，即Qm點，引起Qm點的跳變Λ Vqm,即時鐘饋通效應，如圖4的時序圖所示的Qm的尖刺，此時，根據電容分壓原理推導得到下式AVqm= (CGD+WLCV2) X ΔVclk/(Cm^CgJCgJWLCi)(2)其中，電容Cms兩端分別連接驅動電晶體M2的柵極和源扱，如圖3所示。Qm點的跳變Λ Vqm—方面會導致驅動電晶體M2的誤開啟，另一方面也會對寄生電容CeD、Cgs充電和放電，增加了驅動電晶體M2的動態功耗Ps。動態功耗的增加量為Δ Ps = CGDf Δ Vq2(3)其中f為時鐘信號的頻率。由於驅動電晶體的面積比較大，驅動電晶體是柵驅動電路單元功耗的主要來源，即電路的動態功耗會增加。電路總功耗為P = PS+PD(4)其中Pd為電路的靜態功耗，Pd=E IdisX(Vmh-Vsc)(5)其中Ims為非晶矽TFT器件的反向漏電流，Va為第一電壓源Vmss，是低電平，Vmh為高於第一電壓源值AV的高電平值。由於非晶矽TFT器件的反向漏電流比較小，約10_12A數量級，所以靜態功耗比較小。TFT柵極驅動電路動態功耗Ps要遠大於電路靜態功耗PD，佔據電路總功耗P的主要部分。因此當柵極驅動電路的動態功耗增加吋，電路的總功耗也會顯著増加。而在行動裝置的顯示中，功耗的增加會使電池使用時間減少，從而導致行動裝置的續航時間不足。因此，設計新的集成柵驅動電路以拓寬有效輸出脈衝寬度及工作溫度範圍、以及降低電路的功耗是亟待解決的問題。
發明內容
本發明要解決的主要技術問題是，提供一種驅動電路單元、採用該驅動電路單元實現的柵極驅動電路、以及顯示裝置。根據本發明的ー個方面，提供ー種柵極驅動電路，包括多級串聯的驅動電路單元，其中姆ー級輸出ー柵極掃描信號，且同一巾貞內的後ー級柵極掃描信號比前一級柵極掃描信號滯後半個相位，每ー級驅動電路單元包括輸入模塊，用於從信號輸入接ロ接收輸入信號，並在輸入信號的控制下，提供驅動模塊的開啟電壓；驅動模塊，包括與輸入模塊耦合的控制端，所述驅動模塊的控制端響應開啟電壓，將第一時鐘信號傳送至信號輸出接ロ ；放電模塊，用於響應相鄰級的驅動電路單元的輸出信號或相鄰級的驅動電路單元的輸出信號與第二時鐘信號，將驅動模塊的控制端耦合到第一電壓源，使驅動模塊關閉；時鐘饋通抑制模塊，用於在第一時鐘信號、第四時鐘信號以及當前第N級的前ー級柵極驅動電路單元的輸出信號的控制下，穩定驅動模塊的控制端的電位；低電平維持模塊，用於在第一時鐘信號和第三時鐘信號的控制下，將輸出信號穩定在第一電壓源的電位；所述第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號是周期為T的M相時鐘信號，且依次前者超前後者T/(2M)，一個相位的值為為大於或等於2的整數，N為正整數。 根據本發明的又ー個方面，提供一種驅動電路單元，應用於柵極驅動電路和/或源極驅動電路，其中所述柵極驅動電路包括多級串聯的所述驅動電路單元；所述源極驅動電路包括移位寄存器，所述移位寄存器包括至少ー級所述驅動電路單元；當前第N級驅動電路單元包括輸入模塊，用於從信號輸入接ロ接收輸入信號，並在輸入信號的控制下，提供驅動模塊的開啟電壓；驅動模塊，包括與輸入模塊耦合的控制端，所述驅動模塊的控制端響應開啟電壓，將第一時鐘信號傳送至信號輸出接ロ ；放電模塊，用於響應相鄰級的驅動電路單元的輸出信號或相鄰級的驅動電路單元的輸出信號與第二時鐘信號，將驅動模塊的控 制端耦合到第一電壓源，使驅動模塊關閉；時鐘饋通抑制模塊，用於在第一時鐘信號、第四時鐘信號以及前一級驅動電路單元的輸出信號的控制下，穩定驅動模塊的控制端的電位；低電平維持模塊，用於在第一時鐘信號和第三時鐘信號的控制下，將輸出信號穩定在第一電壓源的電位；所述第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號是周期為T的M相時鐘信號，佔空比均為1/M，且依次前者超前後者T/(2M)，一個相位的值為2 Ji /M，其中，T > 0，M為大於或等於2的整數，N為正整數。根據本發明的另ー個方面，提供一種顯示裝置，包括面板，所述面板包括由多個像素構成的ニ維像素矩陣、以及與每個像素陣列相連的第一方向的多條數據線和第二方向的多條柵極掃描線；數據驅動電路，用於給所述數據線提供圖像信號；以及如上所述的柵極驅動電路，用於給所述柵極掃描線提供驅動信號。根據本發明的另ー個方面，還提供一種顯示裝置，包括面板，所述面板包括由多個像素構成的ニ維像素矩陣、以及與每個像素陣列相連的第一方向的多條數據線和第二方向的多條柵極掃描線；數據驅動電路，用於給所述數據線提供圖像信號；柵極驅動電路，用於給所述柵極掃描線提供驅動信號；其中，所述數據驅動電路包括移位寄存器，所述移位寄存器包括至少ー級如上所述的驅動電路単元。本發明的有益效果是通過時序的配合以及相鄰級的驅動電路單元的輸出信號，採用驅動模塊實現輸出信號的快速上拉和快速下拉，從而即使在較低溫度下，輸出信號的上升、下降延遲時間也較小，同時，由於柵極驅動電路輸出信號交疊，可以忽略上升時間對輸出信號脈衝有效脈寬的影響，相對拓寬了輸出信號脈衝的有效脈寬，此外，時鐘饋通抑制模塊可以很好的穩定驅動管柵極電位從而驅動電晶體相關的動態功耗也就相應地減小，進而柵極驅動電路的總功耗也相應減少。
圖I示例性地描述了常規的兩相時鐘柵極驅動電路結構框圖；圖2為示例性地描述了圖I所示常規的兩相時鐘柵極驅動電路的時序圖；圖3示例性地描述了圖I所示常規的兩相時鐘柵極驅動単元電路圖；圖4示例性地描述了圖3所示常規的兩相時鐘柵極驅動電路單元的時序圖；圖5示例性地描述了底柵倒堆疊結構的TFT的版圖；圖6示例性地描述了 TFTIXD的驅動系統的整體結構圖7示例性地描述了本發明實施例一的驅動電路單元結構；圖8示例性地描述了圖7所示的驅動電路單元時序圖；圖9示例性地描述了本發明實施例ニ的驅動電路單元結構；圖10示例性地描述了圖9所示的驅動電路單元時序圖；圖11示例性地描述了本發明實施例三的驅動電路單元結構；圖12示例性地描述了圖11所示的驅動電路單元時序圖；圖13示例性地描述了本發明實施例四的驅動電路單元結構；圖14示例性地描述了圖13所示的驅動電路單元時序圖； 圖15示例性地描述了由實施例一中的驅動電路單元構成的柵極驅動電路框圖；圖16示例性地描述了由實施例ニ中的驅動電路單元構成的柵極驅動電路框圖；圖17示例性地描述了由實施例三中的驅動電路單元構成的柵極驅動電路框圖；圖18示例性地描述了圖15、圖16、圖17所示的柵極驅動電路時序圖。
具體實施例方式下面通過具體實施方式
結合附圖對本發明作進ー步詳細說明。圖6所示為顯示裝置的結構示意圖。如圖6所示,顯示裝置包括顯示面板、柵極驅動電路、源極驅動電路以及外圍的時序控制電路、電壓源轉換電路等。其中，顯示面板包括由多個ニ維像素構成的ニ維像素矩陣(例如該像素矩陣為X行、Y列，Χ、γ均為正整數)，以及與姆個像素相連的第一方向(例如橫向)的多條柵極掃描線(掃描線上的掃描信號由柵極驅動電路產生)和第二方向(例如縱向)的多條數據線(數據線上的數據信號由源極驅動電路產生)。一般地，像素陣列中的同一行像素均連接到同一條柵極掃描線，像素陣列中的同一列像素則連接到同一條數據線。柵極驅動電路用於在時序控制電路的控制下順序地驅動面板的柵極掃描線；源極驅動電路用於在時序控制電路的控制下驅動面板的數據線；時序控制電路用於控制整個顯示器動作的時序；共電極參考電壓源用於設定面板的共電極電壓；電壓源轉換電路用於產生所需的電壓源。另ー種顯示裝置的實施例中，時序控制電路和電壓源轉換電路也可以集成到柵極驅動電路和源極驅動電路中，從而該顯示裝置外在體現為包括顯示面板、柵極驅動電路和源極驅動電路，柵極驅動電路產生柵極掃描信號，將該掃描信號輸出到柵極掃描線以完成對像素陣列的逐行掃描；數據驅動電路產生圖像數據信號，通過數據線傳輸到對應的像素単元內以實現圖像灰度。一些實施例中，顯示裝置可以是液晶顯示(TFT IXD)、有機發光顯示(TFT0LED)、電子紙顯示(E-paper)等。這裡以TFT IXD為例作說明。首先對ー些術語進行說明。電晶體可以是場效應電晶體(FET)或者雙極型電晶體(BJT)。當電晶體為雙極型電晶體時，其控制極是指雙極型電晶體的基極，第一、ニ電流導通極分別指雙極型電晶體的集電極和發射扱。當電晶體為場效應電晶體時，其控制極是指場效應電晶體的柵極，第一、ニ電流導通極分別指場效應電晶體的漏極和源扱。顯示裝置中的電晶體通常為薄膜電晶體(TFT)，此時，電晶體的控制極指的是薄膜電晶體的柵極，第一電流導通極指的是薄膜電晶體的漏極，第二電流導通極指的是薄膜電晶體的源扱。本發明實施例提供的柵極驅動電路包括多級串聯的驅動電路單元，其中每ー級輸出一柵極掃描信號，且同一巾貞內的後ー級柵極掃描信號比前ー級柵極掃描信號滯後半個相位，每ー級驅動電路單元包括輸入模塊，用於從信號輸入接ロ接收輸入信號，並在輸入信號的控制下，提供驅動模塊的開啟電壓；驅動模塊，其控制端耦合到輸入模塊，響應該開啟電壓，將第一時鐘信號傳送至輸出接ロ ；放電模塊，其響應相鄰的級間輸出信號以及時鐘信號，將驅動模塊的控制端耦合到第一電壓源的電位；抑制時鐘饋通模塊，用於穩定驅動模塊的控制端電位，減小時鐘饋通效應引起的驅動模塊控制端電壓的跳變；低電平維持模塊，用於將輸出的柵極掃描信號穩定在第一電壓源的電位。該驅動電路單兀可應用於柵極驅動電路和/或源極驅動電路。對於輸入模塊，可以由柵極與漏極連接在一起的第一電晶體實現，也可以由三個電晶體實現，即第十電晶體柵極、第十電晶體漏極以及第九電晶體漏極連接在一起，第十電晶體源極、第九電晶體源極以及第一電晶體柵極連接在一起，可以將輸入信號無閾值損失地傳送到驅動模塊的控制端；對於當前級(如第N級，N為正整數)驅動電路單元而言，其輸入信號可以是第N-I級驅動電路單元的輸出信號，為增加預充時間，輸入信號也可以為 第N-2級驅動電路單元的輸出信號。對於驅動模塊，主要包括第二電晶體，其柵極(即驅動模塊的控制端)由輸入模塊和放電模塊控制，漏極連接第一時鐘信號，實現將第一時鐘信號傳送到輸出接ロ。對於放電模塊，主要包括第三電晶體，在第N+1級和第N+2級驅動電路單元輸出信號或第N+2級驅動電路單元輸出信號和第二時鐘信號的控制下，將驅動模塊的控制端耦合到第一電壓源的電位。對於抑制時鐘饋通模塊，一方面由第五電晶體在第一時鐘信號的控制下，將驅動模塊控制端耦合到輸出接ロ的電位，另ー方面由第六電晶體在第四時鐘信號控制下，將驅動模塊控制端耦合到輸入信號的低電平。對於低電平維持模塊，其由第一時鐘信號和第三時鐘信號控制，當第一時鐘信號為高電平時，利用第二電容和第七電晶體將輸出信號耦合到第一電壓源的電位，當第三時鐘信號為高電平時，利用第四電晶體將輸出信號耦合到第一電壓源的電位。以下結合圖7-18給出具體的實施例對驅動電路單元、以及採用該驅動電路單元的柵極驅動電路作進ー步說明。實施例一如圖7所示，驅動電路單元包括五個模塊輸入模塊71、驅動模塊72、放電模塊73、時鐘饋通抑制模塊74和低電平維持模塊75。圖8是該驅動電路単元的時序圖。下面具體詳細說明圖7所示電路的工作過程。第一輸入信號V11為第N-I級驅動電路單兀的輸出信號Vn',第二輸入信號V12為第N+1級驅動電路單元的輸出信號VN+1。，第三輸入信號V13為第N+2級驅動電路單元的輸出信號ν%。其中，第N-I級輸出信號νΝΛ、第N級輸出信號、第Ν+1級輸出信號Vn'和第Ν+2級輸出信號ず' 均為脈寬為Τ/2的脈衝信號，並依次交疊Τ/4的時間。第一時鐘信號Va、第三時鐘信號Vc和第四時鐘信號Vd均為周期為Τ、佔空比為50%的時鐘信號，並依次前者比後者超前Τ/4的時間。其中，N為小於X的正整數，X是正整數，為行或列的柵極掃描線的總數；各時鐘信號的高電平為Vh，低電平為\ ；VSS為第一電壓源，是低電平且值為\。應理解，各級驅動電路單元的輸出信號的脈衝寬度(即脈寬)不一定是T/2。輸出信號的脈衝寬度，通常是由時鐘信號的高電平脈衝寬度決定的，在圖7中，輸出信號Vtj是通過驅動電晶體T2將時鐘信號Va耦合到輸出接ロ得到的，所以輸出信號\的脈衝寬度與時鐘信號的高電平脈衝寬度一祥。由於實施例中的時鐘信號佔空比為50%，周期為T，所以輸出信號的脈衝寬度為T/2 ;同時，輸出信號也不一定必須交疊T/4，其也可以交疊T/ (2M)。輸出信號交疊T/(2M)時,時鐘信號需要M相,並依次交疊T/(2M)。時鐘信號交疊的時間與輸出脈衝信號交疊的時間相同，所以，當輸出信號交疊T/(2M)時,時鐘信號需要M相,並依次交疊T/(2M)。如圖8所示，驅動電路單元的工作過程分為四個階段預充階段h、上拉階段t2a和t2b、下拉階段t3和t4、以及低電平維持階段t5。可以理解，由於柵極驅動電路需要在ー幀的時間內，對顯示裝置的所有行順序輸出脈衝信號，下一幀再循環重複；圖8示出的是驅動電路單元的時序圖，對於此電路單元，低電平維持階段t5的起點是1:4的終點,t5的終點則是下一幀時間內同樣時序的圖8中b的起點。這裡定義第 一電晶體T1的源極和第二電晶體T2的柵極的連接節點為節點Q，第七電晶體T7的柵極和第八電晶體T8漏極的連接節點為節點Qb。(I)預充電階段h此時,第二電晶體T2的漏極為低電平,第一輸入信號V11為高電平,通過第一電晶體T1將節點Q上拉到高電平，第二電晶體T2在參與給負載充電之前被充分打開，這ー過程稱為預充電階段。在預充電階段，因為第一輸入信號V11為高電平，所以第一電晶體T1開啟，節點Q的電位逐漸上升；當節點Q的電位高於第二電晶體T2的閾值電壓Vt的時候，第二電晶體T2被打開。因為第一時鐘信號Va為低電平,所以輸出信號Vo保持為低電平。因為第三時鐘信號V。也為高電平，所以第四電晶體T4打開，將輸出信號Vtj耦合到第一電壓源Vss。預充電結束時刻，節點Q的電位達到Vh-Vt。(2)上拉階段t2a和t2b此時，第二電晶體T2的漏極電壓變成高電平，處於開啟狀態的第二電晶體T2給負載端充電，並將信號輸出接ロ I的電位上拉，這ー過程稱為上拉階段。在本階段，第一輸入信號V11在前一半時間t2a內保持高電平，第一電晶體T1仍處於開啟狀態。第一時鐘信號\變為高電平，並通過第二電晶體T2給負載提供充電電流,輸出接ロ Vtj逐漸上升到Vh。由於第二電晶體T2的柵漏寄生電容Ces和電容C1中存有電荷，電容兩端的電壓不能突變，所以節點Q的電位會隨著輸出接ロ \同時上升，這就是自舉效應，理論上Q點自舉達到的電位為2Vh_Vt。此時，第五電晶體T5的柵極Va為高電平VH，源極V。為高電平Vh，柵源偏HVes5 = O T5, T6均處於關斷狀態，節點Q的存儲電荷沒有洩放通路，所以節點Q懸浮並保持為高電平2Vh-Vt。由於第二電晶體T2管的柵極(Q點)電位為2VH-VT，源極(輸出接點V。)電位為Vh，柵源偏壓為Ves2 = Vh-Vt> Vt2，所以第二電晶體T2始終保持開啟狀態。第三時鐘信號V。為低電平，所以第四電晶體T4關斷。在上拉階段，第二電晶體T2工作於線性導通區。在上拉階段之初，第五電晶體T5也處於線性導通的狀態；當輸出信號\達到Vh-Vt後，第五電晶體T5被關斷。由於輸出信號\能夠較快速度地達到Vh-Vt,因此上拉過程受第五電晶體T5的影響較小。此外，第一時鐘信號Va跳變為高電平時，會通過第二電容C2將高電平部分耦合到Qb點。但由於輸出信號\為高電平，即第八電晶體T8的柵極為高電平，第八電晶體T8開啟，將Qb點電位耦合到第一電壓源Vss的低電平，所以第七電晶體T7不會開啟，即第七電晶體T7不會將輸出信號\耦合到低電平的第一電壓源Vss。(3)下拉階段t3和t4第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6將輸出接ロ \和節點Q拉到第一電壓源Vss的電位的過程稱為下拉階段。下拉階段包含兩個連續的過程，第一個過程t3是將輸出接ロ \下拉到低電平\。第二輸入信號V12為與第三輸入信號V13均為高電平，由於第三電晶體T3的源極(V12)電位為νΗ，柵極(V13)電位為Vh，漏極(Q節點)電位為VH-VT，T3的柵源偏壓為Ves3 = O V12,則T2被誤開啟，V0被疊加了噪聲電壓。本實施例一方面採用了第五電晶體T5將第二電晶體T2的柵極電位Vq連接到信號輸出端ロ Vo,而信號輸出端ロ Vo又被低電平維持電路穩定於第一電壓源的低電平,從而抑制因第一時鐘信號Va跳變引起的不穩定電壓。另ー方面，第四時鐘信號Vd比第一時鐘信號Va超前T/4的時間，即在第一時鐘信號Va跳變為高電平之前，第四時鐘信號Vd會有T/4時間的高電平，第六電晶體T6開啟，將Q點稱合到第一輸入信號Vn。而V11在低電平維持階段是保持在低電平的第一電壓源，所以可以減小接下來因第一時鐘信號Va跳變所產生的影響。此外，低電平維持模塊中，當Va跳變為高電平吋，將通過第二電容C2耦合部分電壓至節點Qb，此時根據電容分壓原理推導得到下式AVqb= AVaC2/(C2+CGS7)(6)其中Ces7為第七電晶體的柵-源電容。當Qb點電位Vqb上升到Vqb-I > Vt7時，第七電晶體T7開啟，將輸出信號\拉至第一電壓源Vss的低電平。當第一時鐘信號\跳變為低電平，第三時鐘信號V。跳變為高電平時，第四電晶體T4開啟，將輸出信號Vtj拉到第一電壓源Vss的低電平。由於第一時鐘信號Va比第三時鐘信號Vc超前T/2的時間,所以輸出信號I在非選階段可以實現100%的下拉，可以很好地維持在低電平。由此可見，在實施例一中，通過時序的配合，採用驅動電晶體(即第二電晶體T2)不僅能夠讓輸出信號通過自舉效應上拉，而且能夠完全導通地讓輸出端ロ下拉，從而即使在較低溫度下，輸出信號的上升、下降延遲時間也較小，同時，通過展寬輸出信號的脈衝寬度並交疊50%脈寬，使有效輸出脈衝寬度增加；另一方面，由於採用交疊50%脈寬的輸出脈衝信號，所以時鐘信號頻率減小一倍，相應的動態功耗也減小一倍，抑制時鐘饋通模塊可 以有效地減小柵-漏寄生電容CeD引起的驅動模塊控制端電壓的跳變AVq，從而驅動電晶體相關的動態功耗減少。實施例ニ圖9所示為實施例ニ的驅動電路單元的結構，包括輸入模塊91、驅動模塊92、放電模塊93、時鐘饋通抑制模塊94和低電平維持模塊95，其中，驅動模塊92、放電模塊93、時鐘饋通抑制模塊94和低電平維持模塊95仍採用如實施例一中所描述的電路模塊，在此不再重述。如圖9所示，輸入模塊電路単元91包括第一電晶體T1、第四輸入信號V14，其中第四輸入信號V14輸入第N-2級驅動電路單元輸出信號νΝΛ。圖9所示的驅動電路單元的時序圖如圖10所示。本實施例與實施例一(即圖7所示的驅動電路單元)的電路結構區別在於輸入模塊91中第一電晶體T1的柵極與漏極連接第四輸入信號V14，在預充階段如圖10所示，當第四輸入信號V14為高電平時，第一電晶體T1開啟，將節點Q上拉到第四輸入信號V14的高電平。預充時間增加到半個時鐘周期Τ/2的時間，對節點Q的預充比較充分，可以使第二電晶體T2更好的開啟。本實施例上拉階段t2a和t2b、下拉階段t3和t4、以及低電平維持階段t5時序與實施例一相似，在此不再重述。實施例三圖11所示為實施例三的驅動電路單元的結構，包括輸入模塊111、驅動模塊112、放電模塊113、時鐘饋通抑制模塊114和低電平維持模塊115，其中，輸入模塊111、驅動模塊112、時鐘饋通抑制模塊114和低電平維持模塊115仍採用如實施例一中所描述的電路模塊，在此不再重述。如圖11所示，放電模塊113單元電路包括第三電晶體T3、兩個輸入信號(第二時鐘信號Vb、第三輸入信號V13)。圖11所示的驅動電路單元的時序圖如圖12所示。圖12所示的驅動電路單元的時序與實施例二相似，在此不再重述。與實施例二相比，本實施例的優勢在於因為第二時鐘信號Vb與第二輸入信號V12同相位，所以將第三電晶體T3漏極連接第二時鐘信號Vb，這樣可以減少級間連線的條數。實施例四
圖13所示為實施例三的驅動電路單元的結構，包括輸入模塊131、驅動模塊132、放電模塊133、時鐘饋通抑制模塊134和低電平維持模塊135，其中，驅動模塊132、放電模塊133、時鐘饋通抑制模塊134和低電平維持模塊135仍採用如實施例一中所描述的電路模塊，在此不再重述。如圖13所示，輸入模塊電路單元131包括第一電晶體T1、第九電晶體T9、第十電晶體Tltl、三個輸入信號(第一輸入信號vn、第四輸入信號V14、第四時鐘信號Vd)。圖13所示的驅動電路單元的時序圖如圖14所示。本實施例與實施例ニ(即圖9所示的驅動電路單元)的電路結構區別在於輸入模塊中，第九電晶體T9的漏極、第十電晶體Tltl的柵極與漏極一起接收第四輸入信號V14，第九電晶體T9的源極、第十電晶體Tltl的源極、第一電晶體T1的柵極連接在一起，節點定義為Qa，第九電晶體T9的柵極接收第四時鐘信號VD，第一電晶體Tl的漏極接收第一輸入信號V11,其源極連接節點Q。在預充階段，預充過程分為兩個階段(tla，tlb)，如圖14所示。在tla階段，第四輸入信號V14為高電平,第十電晶體Tltl開啟，Qa點電位逐漸升高至Vh-Vt,第一電晶體T1開啟。因為第一輸入信號V11為低電平,所以節點Q維持在低電位。第四時鐘信號Vd為低電平,所以第九電晶體T9處於關斷狀態。在tlb階段，第四輸入信號V14、第一輸入信號V11及第四時鐘信號Vd均為高電平，第九電晶體T9開啟，由於Qa為高電平，所以第一電晶體T1維持導通狀態。因為第一輸入信號V11為高電平，所以第一輸入信號V11通過第一電晶體T1對節點Q充電，節點Qa的電位隨著節點Q點電位的升高而自舉，使第一電晶體T1工作在線性區，第一輸入信號V11無損失地轉遞到Q點。在上拉階段，上拉過程也分為兩個階段(t2a，t2b)如圖14所示。在t2a階段，第四時鐘信號Vd為高電平，所以第九電晶體T9仍保持開啟狀態，第四輸入信號V14變為低電平，所以第十電晶體Tltl關斷，節點Qa被第九電晶體T9下拉到第四輸入信號V14的低電平。柵極連接到節點Qa的第一電晶體T1關斷，節點Q仍保持為高電平。節點Q又是第二電晶體T2柵極控制端，因此第二電晶體T2處於開啟狀態。此時，第二電晶體T2漏極的第一時鐘信號Va為高電平，通過第二電晶體給輸出負載充電，Q點電位隨著輸出節點電位的上升而被自舉。在上拉階段t2b，驅動模塊132的工作時序與實施例一相似，這裡不再重述。只是在上拉階段中節點Qa的高電平必須在第一輸入信號V11變為低電平之前拉到低電平，使第一電晶體T1關斷，以防止節點Q通過第一電晶體T1向第一輸入信號V11放電，影響第二電晶體T2的上拉驅動。本實施例下拉階段(t3，t4)、低電平維持階段(t5)時序與實施例一相似，在此不再重述。本實施例的最大的優勢在於補償了輸入級對節點Q預充電的Vt損失，使輸入的高電平完全傳遞到節點Q，增強第二電晶體T2的驅動能力。綜上可知，各實施例通過時序配合，採用尺寸最大的驅動管對輸出信號節點電位進行上拉和下拉，從而使電路輸出信號的上升、下降時間在較低溫度下也較小；另一方面，拓寬輸出信號脈衝的有效脈寬，使有效輸出脈衝寬度増加。此外，通過採用時鐘饋通抑制模塊來減小因時鐘饋通效應引起的驅動管柵極電壓的跳變，從而降低驅動管動態功耗。應理解，這裡所說的「尺寸最大的驅動管」即實施例中的第二電晶體T2，利用第二電晶體T2實現 輸出信號節點電位的上拉和下拉，驅動負載，所以第二電晶體T2需要有較大的驅動電流。根據驅動電流公式即前述公式(I)，當器件材料、エ藝參數確定時，在電路設計上通常通過調節器件尺寸，即公式I中的W的大小來得到所需的器件驅動電流，因此，第二電晶體T2的尺寸通常比較大，是柵極驅動電路中尺寸最大的TFT器件。將上述實施例中的驅動電路單元級聯，組成柵極驅動電路。圖15所示是由實施例一中的驅動電路單元串聯構成的柵極驅動電路的結構框圖。如圖15所示，柵極驅動電路採用雙邊驅動，即顯示面板上像素的奇數行和偶數行的驅動電路單元分別置於面板的兩偵U。這樣的好處是，一方面可以方便級間輸出信號的連線，另一方面可以使液晶顯示器的邊框對稱，變得更加纖細美觀。圖15左右兩邊示意性地表示了四級連續的驅動電路單元第Ν、Ν+1、Ν+2和N+3級。每個驅動電路單元包括有第一輸入信號接ロ Vn、第二輸入信號接ロV12、第三輸入信號接ロ V13、時鐘信號接ロ(VA、Ve、VD)、低電平接ロ Vss和輸出信號接ロ Vtjt5第N+1級驅動電路單元的第一輸入信號V11接ロ耦合到第N級驅動電路單元的輸出信號接ロVn。，第N+1級驅動電路單元的第二、三輸入信號接ロ V12和V13分別耦合到第N+2、N+3級驅動電路単元的輸出信號接ロ Vn'和VN+V應理解，實施例一的驅動電路單元串聯構成的柵極驅動電路的結構也可以採用類似圖I所示的單邊驅動方式，即將奇數行和偶數行的驅動電路單元均置於面板的同一側，本發明實施例對此不做限定。 實施例ニ和三的驅動電路單元級聯得到的柵極電路結構分別如圖16、17所示。實施例四的驅動電路單元級聯的電路結構與實施例二相同，即如圖16所示。ー種具體實現中，實施例ニ、三、四的驅動電路單元級聯結構分別與圖15所示柵極驅動電路的結構類似，即均採用雙邊驅動，這裡不再重述；同樣地，實施例ニ、三、四的驅動電路單元的級聯結構還可以是採用單邊驅動方式。圖18為圖15、圖16、圖17所示柵極驅動電路的時序圖,包括四相時鐘信號(CK1, CK2、CK3、CK4)、第一電壓源信號線Vss1,第N級輸出信號Vn0、第N+1輸出信號VN+1。、第N+2級輸出信號VN+20、第N+3級輸出信號Vn+3q ;其中四相時鐘信號依次交疊T/4，輸出信號依次交疊T/4。綜上所述，本發明各實施例具有以下優點其一，採用實施例提供的驅動電路單元的柵極驅動電路可以實現低溫工作。在柵極驅動電路中，通過時序的配合，採用尺寸最大的驅動晶體動管(即各實施例中的第二電晶體T2)實現輸出節點的上拉和下拉。因此，電路即使在較低溫度下，輸出信號的上升、下降時間也較小；其ニ，柵極驅動電路輸出脈衝信號有效脈寬被拓寬。由於柵極驅動電路輸出脈衝信號交疊，可以忽略上升時間對柵極驅動電路輸出脈衝信號有效脈寬的影響。下降時間也因為採用驅動管下拉而減小，與常規的兩相時鐘柵極驅動電路相比，輸出脈衝信號有效脈寬拓寬；其三，柵極驅動電路的功耗較小。一方面，由於採用1/2交疊脈寬的輸出脈衝信號，所以時鐘信號頻率相對於常規電路的時鐘信號頻率減小一倍，因此由時鐘跳變引起的動態功耗減少，即相應的動態功耗也減小；另一方面，柵極驅動電路中的時鐘饋通抑制模塊可以有效地減小柵-漏寄生電容CeD引起的驅動模塊控制端電壓的跳變AVq，更好地穩定了驅動電晶體的柵極的電位，因此與驅動電晶體寄生電容相關的功耗減小，從而使得驅動電晶體相關的動態功耗減少；基於此，棚極驅動電路的總功耗能夠較大地減少。實施例中提供的驅動電路單元也可應用於源極驅動電路(或稱數據驅動電路)的相關移位寄存器單元中，即，通常數據驅動電路包括移位寄存器，而ー種實施例提供的移位寄存器包括至少ー級如前所述的驅動電路単元。當然，數據驅動電路的具體實現中還可以包括其它電路模塊如鎖存器等，可以採用常用的電路模塊實現，本發明對此不做限定。基於此，可以理解，本發明實施例提供的顯示裝置可以有至少如下三種形式實現第一種實現中，數據驅動電路的移位寄存器採用本發明實施例提供的驅動電路單元實現，柵極驅動電路也採用本發明實施例提供的柵極驅動電路實現，面板採用常用方法實現；第二種實現中，數據驅動電路的移位寄存器採用本發明實施例提供的驅動電路單元實現，柵極驅動電路和面板採用常用方法實現；第三種實現中，柵極驅動電路採用本發明實施例提供的柵極驅動電路實現，數據驅動電路和面板採用常用方法實現。在本發明各實施例中，驅動電路單元可由非晶矽薄膜電晶體構成，也可由多晶矽、氧化物薄膜電晶體構成，並且由驅動電路單元構成的柵極驅動電路和/或源極驅動電路可以被集成在顯示面板上，與像素陣列一起完成。以上內容是結合具體的實施方式對本發明所作的進ー步詳細說明，不能認定本發 明的具體實施只局限於這些說明。對於本發明所屬技術領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬於本發明的保護範圍。
權利要求
1.ー種柵極驅動電路，其特徵在於，包括多級串聯的驅動電路單元，其中每ー級輸出ー柵極掃描信號，且同一巾貞內的後ー級柵極掃描信號比前ー級柵極掃描信號滯後半個相位，姆ー級驅動電路單元包括 輸入模塊，用於從信號輸入接ロ接收輸入信號，並在輸入信號的控制下，提供驅動模塊的開啟電壓； 驅動模塊，包括與輸入模塊耦合的控制端，所述驅動模塊的控制端響應開啟電壓，將第ー時鐘信號傳送至信號輸出接ロ； 放電模塊，用於響應相鄰級的驅動電路單元的輸出信號或相鄰級的驅動電路單元的輸出信號與第二時鐘信號，將驅動模塊的控制端耦合到第一電壓源，使驅動模塊關閉； 時鐘饋通抑制模塊，用於在第一時鐘信號、第四時鐘信號以及當前第N級的前ー級驅動電路単元的輸出信號的控制下，穩定驅動模塊的控制端的電位； 低電平維持模塊，用於在第一時鐘信號和第三時鐘信號的控制下，將輸出信號穩定在第一電壓源的電位； 所述第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號是周期為T的M相時鐘信號，佔空比均為1/M，且依次前者超前後者T/ (2M)，一個相位的值為2 Ji /M，其中，T > O，M為大於或等於2的整數，N為正整數。
2.如權利要求I所述的柵極驅動電路，其特徵在於，所述第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號的佔空比為50%，且依次前者超前後者T/4的時間；驅動電路單元的輸出信號的脈寬為T/2，當前第N級驅動電路單元的輸出信號的高電平與第N+1級驅動電路單元的輸出信號的高電平交疊T/4的時間。
3.如權利要求I或2所述的柵極驅動電路，其特徵在於，所述輸入模塊包括第一電晶體，所述第一電晶體的控制極和第一電流導通極耦合輸入信號，第二電流導通極耦合所述驅動模塊的控制端，所述輸入信號為第N-I級驅動電路單元的信號輸出接ロ或第N-2級驅動電路單元的信號輸出接ロ； 或者，所述輸入模塊包括第一電晶體、第九電晶體和第十電晶體，所述第九電晶體的控制極稱合第四時鐘信號，所述第九電晶體的第一電流導通極和所述第十電晶體的第一電流導通極以及所述第十電晶體的控制極耦合到第N-2級驅動電路單元的信號輸出接ロ，所述第十電晶體的第二電流導通極耦合到所述第一電晶體的控制極，所述第一電晶體的第一電流導通極耦合第N-I級驅動電路單元的信號輸出接ロ，第二電流導通極耦合驅動模塊的控制端。
4.如權利要求I或2所述的柵極驅動電路，其特徵在於，所述驅動模塊包括第二電晶體和第一電容，所述第二電晶體的控制極和第一電容的第一電極耦合輸入模塊的輸出端，第一電流導通極耦合第一時鐘信號，第二電流導通極和第一電容的第二電極耦合信號輸出接□。
5.如權利要求I或2所述的柵極驅動電路，其特徵在於，所述放電模塊包括第三電晶體，所述第三電晶體的控制極耦合第N+2級驅動電路單元的信號輸出接ロ，第一電流導通極耦合輸入模塊的輸出端，第二電流導通極耦合第N+1級驅動電路單元的信號輸出接ロ或耦合第二時鐘信號。
6.如權利要求I或2所述的柵極驅動電路，其特徵在於，所述時鐘饋通抑制模塊包括第五電晶體和第六電晶體；所述第五電晶體的控制極耦合第一時鐘信號，第一電流導通極耦合信號輸出接ロ，第二電流導通極耦合輸入模塊的輸出端；所述第六電晶體的控制極耦合第四時鐘信號，第一電流導通極耦合第N-I級驅動電路單元的輸出信號，第二電流導通極耦合輸入模塊的輸出端。
7.如權利要求I或2所述的柵極驅動電路，其特徵在於，所述低電平維持模塊包括第四電晶體、第七電晶體和第八電晶體和第二電容；所述第四電晶體的控制極耦合第三時鐘信號，第一電流導通極耦合信號輸出接ロ，第二電流導通極耦合第一電壓源；所述第七電晶體的控制極耦合第二電容的第二電極，第一電流導通極耦合信號輸出接ロ，第二電流導通極耦合第一電壓源；所述第八電晶體的控制極耦合信號輸出接ロ，第一電流導通極耦合第二電容的第二電極，第二電流導通極稱合第一電壓源；所述第二電容的第一電極稱合第一時鐘信號。
8.—種驅動電路單元，應用於柵極驅動電路和/或源極驅動電路，其中所述柵極驅動電路包括多級串聯的所述驅動電路單元；所述源極驅動電路包括移位寄存器，所述移位寄存器包括至少ー級所述驅動電路單元；其特徵在幹，當前第N級驅動電路單元包括 輸入模塊，用於從信號輸入接ロ接收輸入信號，並在輸入信號的控制下，提供驅動模塊的開啟電壓； 驅動模塊，包括與輸入模塊耦合的控制端，所述驅動模塊的控制端響應開啟電壓，將第ー時鐘信號傳送至信號輸出接ロ； 放電模塊，用於響應相鄰級的驅動電路單元的輸出信號或相鄰級的驅動電路單元的輸出信號與第二時鐘信號，將驅動模塊的控制端耦合到第一電壓源，使驅動模塊關閉； 時鐘饋通抑制模塊，用於在第一時鐘信號、第四時鐘信號以及前一級驅動電路單元的輸出信號的控制下，穩定驅動模塊的控制端的電位； 低電平維持模塊，用於在第一時鐘信號和第三時鐘信號的控制下，將輸出信號穩定在第一電壓源的電位； 所述第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號是周期為T的M相時鐘信號，佔空比均為1/M，且依次前者超前後者T/ (2M)，一個相位的值為2 Ji /M，其中，T > O，M為大於或等於2的整數，N為正整數。
9.一種顯示裝置，包括面板，所述面板包括由多個像素構成的ニ維像素矩陣、以及與每個像素陣列相連的第一方向的多條數據線和第二方向的多條柵極掃描線；數據驅動電路，用於給所述數據線提供圖像信號；其特徵在於還包括如權利要求1-7任ー項所述的柵極驅動電路，用於給所述柵極掃描線提供驅動信號。
10.一種顯示裝置，包括面板，所述面板包括由多個像素構成的ニ維像素矩陣、以及與每個像素陣列相連的第一方向的多條數據線和第二方向的多條柵極掃描線；數據驅動電路，用於給所述數據線提供圖像信號；柵極驅動電路，用於給所述柵極掃描線提供驅動信號；其特徵在於所述數據驅動電路包括移位寄存器，所述移位寄存器包括至少ー級如權利要求8所述的驅動電路単元。
全文摘要
本發明公開了柵極驅動電路及顯示裝置；柵極驅動電路包括多級串聯的驅動電路單元，每級單元包括輸入模塊，提供驅動模塊的開啟電壓；驅動模塊，響應開啟電壓，將第一時鐘信號傳送至信號輸出接口；放電模塊，響應相鄰級的輸出信號或時鐘信號，將驅動模塊的控制端耦合到第一電壓源；時鐘饋通抑制模塊，在時鐘信號及相鄰級的輸出信號的控制下，穩定驅動模塊的控制端的電位；低電平維持模塊，在時鐘信號的控制下，將輸出信號穩定在第一電壓源的電位。本發明通過時序配合利用單個驅動管實現輸出信號的快速上拉、下拉，使得較低溫度下輸出信號的上升、下降延遲時間較小，且由於採用時鐘饋通抑制模塊，穩定驅動管柵極電位，使得相應的動態功耗減小。
文檔編號G09G3/36GK102723064SQ201210086229
公開日2012年10月10日 申請日期2012年3月28日 優先權日2012年3月28日
發明者劉曉明, 廖聰維, 張盛東, 戴文君, 簡庭憲, 鄭燦, 鍾德鎮, 陳韜 申請人:北京大學深圳研究生院, 崑山龍騰光電有限公司