半導體器件、天線開關電路和無線電通信裝置製造方法

2023-10-07 03:45:04 2

半導體器件、天線開關電路和無線電通信裝置製造方法
【專利摘要】本發明涉及能夠降低截止電容的半導體器件、包括該半導體器件的天線開關電路以及包括該天線開關電路的無線電通信裝置。所述半導體器件包括：層疊體，其包括由化合物半導體構成的溝道層；以及至少一個柵電極，其設置在所述層疊體的頂表面側上，其中，所述層疊體包括：第一低電阻區域，其設置在所述層疊體的頂表面側上，所述第一低電阻區域面對所述至少一個柵電極，以及第二低電阻區域，其設置在所述層疊體的頂表面側上並位於所述第一低電阻區域的外側，所述第二低電阻區域與所述第一低電阻區域連續。
【專利說明】半導體器件、天線開關電路和無線電通信裝置

【技術領域】
[0001] 本發明涉及半導體器件、天線開關電路以及無線電通信裝置。更具體地，本發明涉 及具有由化合物半導體構成的溝道層的半導體器件、包括此半導體器件的天線開關電路以 及包括此天線開關電路的無線電通信裝置。

【背景技術】
[0002] 近幾年，在諸如行動電話之類的移動通信系統中，移動通信終端的尺寸和功耗的 降低受到重點考慮。為實現該考慮，例如對於天線開關來說，優選地減少導通電阻Ron和截 止電容 Coff等。目前已經投入使用的一種用於此類天線開關的裝置是JPHEMT(結型贗配 高電子遷移率電晶體，Junction Pseudo-morphic High Electron Mobility transistor)。
[0003] JPHEMT是使用P-N結和異質結來執行電流調節的半導體器件。此半導體器件包括 異質結，該異質結具有例如由InGaAs形成的溝道層以及例如由與溝道層（InGaAs)相比具 有更寬的能帶隙的AlGaAs形成的勢壘層（AlGaAs)。包含相反導電類型雜質的第一低電阻 區域設置在勢壘層（AlGaAs)內部的位於溝道層的相反側的表面層上，且柵電極與第一低 電阻區域連接。另外，包含充當載流子的雜質的載流子供應區域設置在勢壘層（AlGaAs)內 部的遠離第一低電阻區域的溝道層側上。另外，源電極和漏電極歐姆接合到柵電極和第一 低電阻區域的兩側上的勢壘層（AlGaAs)。
[0004] 在具有上述構造的半導體器件中，以高濃度限制有充當載流子的電子的二維電子 氣層形成在溝道層中的位於勢壘層側的界面處。通過向柵電極施加電壓以控制二維電子氣 層的濃度，對經由位於第一低電阻區域下側的溝道層部分而流過源電極和漏電極之間的電 流進行調節（例如參見未經審查的日本專利申請公開公報No. H11-150264)。
[0005] 在上述半導體器件中，設置在勢壘層內部的載流子供應區域的雜質濃度的增加會 導致溝道層內部的二維電子氣層的載流子濃度增加，這樣能夠降低導通電阻Ron。另一方 面，隨著二維電子氣層的載流子濃度的增加，耗盡層將幾乎不可能在勢壘層內部的第一低 電阻區域與溝道層之間延伸，從而導致截止電容Coff增加。另外，在P-N結處將有可能引起 電場集中，從而導致截止狀態下的擊穿電壓降低。即，在導通操作（Ron)和截止操作（Coff， 擊穿電壓）之間存在權衡關係。這使得難以通過增加載流子供應區域的雜質濃度來增加溝 道層內部的載流子濃度。


【發明內容】

[0006] 期望提供一種能夠降低截止電容的半導體器件、包括此半導體器件的天線開關電 路以及包括此天線開關電路的無線電通信裝置。
[0007] 本發明的實施例提供一種半導體器件，其包括：層疊體，其包括由化合物半導體構 成的溝道層；以及至少一個柵電極，其設置在所述層疊體的頂表面側上。所述層疊體包括： 第一低電阻區域，其設置在所述層疊體的頂表面側上，所述第一低電阻區域面對所述至少 一個柵電極，以及第二低電阻區域，其設置在所述層疊體的頂表面側上並位於所述第一低 電阻區域的外側，所述第二低電阻區域與所述第一低電阻區域連續。
[0008] 根據本發明的上述實施例的半導體器件，第二低電阻區域設置在第一低電阻區域 的外側並與第一低電阻區域連續。因此，在截止操作時在溝道層中形成的載流子耗盡區域 延伸到第二低電阻區域下側的區域以及柵電極正下方的區域。由此，即使在增加溝道層內 部的載流子濃度以降低導通電阻Ron的情況下，截止操作時耗盡層的寬度也增加，從而降 低截止電容Coff。
[0009] 本發明的實施例提供一種天線開關電路，其包括：第一端子，其用於接收作為輸入 的傳輸信號；第二端子，其與天線相連接；第三端子，其用於輸出在所述天線處接收的接收 信號；第一開關器件，其連接在所述第一端子和所述第二端子之間；以及第二開關器件，其 連接在所述第二端子和所述第三端子之間，其中，在信號傳輸時，所述第一開關器件處於導 通狀態，且所述第二開關器件處於非導通狀態，而在信號接收時，所述第一開關器件處於非 導通狀態，且所述第二開關器件處於導通狀態，且所述第一開關器件和所述第二開關器件 中的一者或兩者包括：層疊體，其包括由化合物半導體構成的溝道層；以及至少一個柵電 極，其設置在所述層疊體的頂表面側上，其中，所述層疊體包括：第一低電阻區域，其設置在 所述層疊體的所述頂表面側上，所述第一低電阻區域面對所述至少一個柵電極，以及第二 低電阻區域，其設置在所述層疊體的所述頂表面側上並位於所述第一低電阻區域的外部， 所述第二低電阻區域與所述第一低電阻區域連續。
[0010] 在本發明的上述實施例的天線開關電路中，在信號傳輸時第一開關器件處於導通 狀態且第二開關器件處於非導通狀態，傳輸信號通過第一開關器件從第一端子輸入被輸出 到第二端子。在信號接收時第一開關器件處於非導通狀態且第二開關器件處於導通狀態， 在天線處接收的接收信號通過第二開關器件從第二端子被輸出到第三端子。
[0011] 本發明的實施例提供一種設置有天線和天線開關電路的無線電通信裝置，所述天 線開關電路用於執行傳輸信號向所述天線的輸入或所述天線處接收的接收信號的輸出的 切換，所述天線開關電路包括：第一端子，其用於接收作為輸入的傳輸信號；第二端子，其 與天線相連接；第三端子，其用於輸出在所述天線處接收的接收信號；第一開關器件，其連 接在所述第一端子和所述第二端子之間；以及第二開關器件，其連接在所述第二端子和所 述第三端子之間，其中，在信號傳輸時，所述第一開關器件處於導通狀態，且所述第二開關 器件處於非導通狀態，而在信號接收時，所述第一開關器件處於非導通狀態，且所述第二開 關器件處於導通狀態，且所述第一開關器件和所述第二開關器件中的一者或兩者包括：層 疊體，其包括由化合物半導體構成的溝道層；以及至少一個柵電極，其設置在所述層疊體的 頂表面側上，其中，所述層疊體包括：第一低電阻區域，其設置在所述層疊體的所述頂表面 側上，所述第一低電阻區域面對所述至少一個柵電極，以及第二低電阻區域，其設置在所述 層疊體的所述頂表面側上並位於所述第一低電阻區域的外部，所述第二低電阻區域與所述 第一低電阻區域連續。
[0012] 在本發明上述實施例的無線電通信裝置中，通過天線開關電路執行傳輸信號向所 述天線的輸入或所述天線處接收的接收信號的輸出的切換。
[0013] 根據本發明的上述實施例的半導體器件，第二低電阻區域設置在第一低電阻區域 的外側並與第一低電阻區域連續。因此能夠降低截止操作時耗盡層的寬度，從而能夠降低 截止電容Coff。
[0014] 根據本發明的上述各實施例的天線開關電路和無線電通信裝置，天線開關電路中 的第一開關器件和第二開關器件的一者或兩者由本發明的上述實施例的半導體器件構成， 這樣能夠降低截止電容Coff並獲得第一開關器件或第二開關器件的較好諧波畸變特性。 由此，能夠降低無線電通信裝置的尺寸和功耗。
[0015] 應當理解的是，前面的概括說明和後面的具體說明是示例性的，並旨在提供對所 要求保護的發明的進一步說明。

【專利附圖】

【附圖說明】
[0016] 說明書中包含附圖以提供對本發明的進一步理解，附圖組合到說明書中並構成說 明書的一部分。附圖與說明書一起用於說明實施例，並用於解釋本發明的原理。
[0017] 圖1是示出了本發明第一實施例的半導體器件的重要部分的構造的剖面圖。
[0018] 圖2是示出了本發明第一實施例的半導體器件的示意俯視圖。
[0019] 圖3是本發明第一實施例的半導體器件的結狀態下的能帶結構圖。
[0020] 圖4是本發明第一實施例的半導體器件的截止操作時的能帶結構圖。
[0021] 圖5是本發明第一實施例的半導體器件的導通操作時的能帶結構圖。
[0022] 圖6是示出了本發明第一實施例的半導體器件的截止操作時載流子耗盡區域的 形成的剖面圖。
[0023] 圖7的A和B均是示出了本發明第一實施例的半導體器件的製造過程的剖面過程 圖（部分1)。
[0024] 圖8的C和D均是示出了本發明第一實施例的半導體器件的製造過程的剖面過程 圖（部分2)。
[0025] 圖9是示出了針對本發明第一實施例的半導體器件和採用現有構造的半導體器 件執行的柵極電壓Vg與截止電容Coff的模擬結果的曲線圖。
[0026] 圖10是示出了本發明第二實施例的半導體器件的重要部分構造的剖面圖。
[0027] 圖11是示出了本發明第三實施例的半導體器件的重要部分構造的剖面圖。
[0028] 圖12的A和B均是示出了本發明第三實施例的半導體器件的製造過程的剖面過 程圖（部分1)。
[0029] 圖13的C是示出了本發明第三實施例的半導體器件的製造過程的剖面過程圖 (部分2)。
[0030] 圖14是示出了本發明第四實施例的半導體器件的重要部分構造的剖面圖。
[0031] 圖15是示出了本發明第五實施例的半導體器件的重要部分構造的剖面圖。
[0032] 圖16的A和B均是示出了本發明第五實施例的半導體器件的製造過程的剖面過 程圖（部分1)。
[0033] 圖17的C和D均是示出了本發明第五實施例的半導體器件的製造過程的剖面過 程圖（部分2)。
[0034] 圖18是示出了本發明第六實施例的半導體器件的重要部分構造的剖面圖。
[0035] 圖19的A和B均是示出了本發明第六實施例的半導體器件的製造過程的剖面過 程圖（部分1)。
[0036] 圖20的C和D均是示出了本發明第六實施例的半導體器件的製造過程的剖面過 程圖（部分2)。
[0037] 圖21是示出了本發明第七實施例的半導體器件的重要部分構造的剖面圖。
[0038] 圖22是示出了本發明第八實施例的半導體器件的重要部分構造的剖面圖。
[0039] 圖23是示出了本發明第九實施例的半導體器件的重要部分構造的剖面圖。
[0040] 圖24是示出了本發明第九實施例的半導體器件的示意俯視圖。
[0041] 圖25是示出了本發明第九實施例的半導體器件的截止操作時載流子耗盡區域的 形成的剖面圖。
[0042] 圖26是以製造過程的順序示出了本發明第九實施例的半導體器件的製造方法的 剖面圖。
[0043] 圖27是示出了圖26所示過程之後的過程的剖面圖。
[0044] 圖28是不出了圖27所不過程之後的過程的剖面圖。
[0045] 圖29是示出了圖28所示過程之後的過程的剖面圖。
[0046] 圖30是示出了本發明第九實施例的參考例1的半導體器件的重要部分構造的剖 面圖。
[0047] 圖31是示出了本發明第九實施例的參考例1的半導體器件的示意俯視圖。
[0048] 圖32是示出了當改變本發明第九實施例的半導體器件的器件參數時截止電容 Coff的計算結果的曲線圖。
[0049] 圖33是示出了當改變本發明第九實施例的參考例1的半導體器件的器件參數時 截止電容Coff的計算結果的曲線圖。
[0050] 圖34是說明當改變本發明第九實施例的參考例1的半導體器件的器件參數時導 通電阻Ron的計算結果的曲線圖。
[0051] 圖35是示出了當改變本發明第九實施例的半導體器件的器件參數時R〇n*C 〇ff的 計算結果的曲線圖。
[0052] 圖36是示出了當改變本發明第九實施例的參考例1中半導體器件的器件參數時 Ron*Coff的計算結果的曲線圖。
[0053] 圖37是示出了本發明第十實施例的半導體器件的重要部分構造的剖面圖。
[0054] 圖38是示出了本發明第十一實施例的半導體器件的重要部分構造的剖面圖。
[0055] 圖39是以製造過程的順序示出了本發明第十實施例的半導體器件的製造方法的 剖面圖。
[0056] 圖40是不出了圖39所不過程之後的過程的剖面圖。
[0057] 圖41是示出了圖40所示過程之後的過程的剖面圖。
[0058] 圖42是示出了本發明第十二實施例的半導體器件的重要部分構造的剖面圖。
[0059] 圖43是示出了本發明第十三實施例的半導體器件的重要部分構造的剖面圖。
[0060] 圖44是以製造過程的順序示出了本發明第十三實施例的半導體器件的製造方法 的剖面圖。
[0061] 圖45是示出了圖44所示過程之後的過程的剖面圖。
[0062] 圖46是不出了圖45所不過程之後的過程的剖面圖。
[0063] 圖47是不出了圖46所不過程之後的過程的剖面圖。
[0064] 圖48是示出了本發明第十四實施例的半導體器件的重要部分構造的剖面圖。
[0065] 圖49是以製造過程的順序示出了本發明第十四實施例的半導體器件的製造方法 的剖面圖。
[0066] 圖50是示出了圖49所示過程之後的過程的剖面圖。
[0067] 圖51是示出了圖50所示過程之後的過程的剖面圖。
[0068] 圖52是不出了圖51所不過程之後的過程的剖面圖。
[0069] 圖53是示出了本發明第十五實施例的半導體器件的重要部分構造的剖面圖。
[0070] 圖54是示出了本發明第十六實施例的半導體器件的重要部分構造的剖面圖。
[0071] 圖55是示出了變化例2的半導體器件的重要部分構造的示例的剖面圖。
[0072] 圖56是示出了變化例2的半導體器件的重要部分構造的另一示例的剖面圖。
[0073] 圖57是示出了本發明第九實施例的半導體器件中的回折部的放大圖的示意平面 圖。
[0074] 圖58是示出了本發明變化例3的半導體器件中回折部的放大圖的示意平面圖。
[0075] 圖59是示出了天線開關電路的示例的電路圖。
[0076] 圖60是示出了天線開關電路的另一示例的電路圖。
[0077] 圖61是示出了天線開關電路的又一示例的電路圖。
[0078] 圖62是示出了天線開關電路的又一示例的電路圖。
[0079] 圖63是示出了無線電通信裝置的示例的示意性框圖。

【具體實施方式】
[0080] 在下文中，參考附圖以下述給定順序描述了本發明的一些實施例。
[0081] 1.第一實施例第二低電阻區域設置在第一低電阻區域兩側的示例）
[0082] 2.第二實施例第二低電阻區域設置在整個表面上的示例）
[0083] 3.第三實施例（在與源電極或漏電極的結合處移除第二低電阻區域的示例）
[0084] 4.第四實施例（高電阻區域設置在第二低電阻區域的頂部的示例）
[0085] 5.第五實施例（通過雜質擴散形成第二低電阻區域的示例）
[0086] 6.第六實施例（在頂部勢壘層和源電極/漏電極之間設置蓋層的示例）
[0087] 7.第七實施例第二低電阻區域僅設置在第一低電阻區域的一側上的示例）
[0088] 8.第八實施例（設置有源極區域和漏極區域的示例）
[0089] 9.第九實施例（在第一實施例中使用多柵極結構的示例；第二低電阻區域設置在 第一低電阻區域的兩側上的示例）
[0090] 10.第十實施例（在第二實施例中使用多柵極結構的示例；第二低電阻區域設置 在整個表面上的示例）
[0091] 11.第i^一實施例（在第三實施例中使用多柵極結構的示例；在與源電極或漏電 極的接合處移除第二低電阻區域的示例）
[0092] 12.第十二實施例（在第四實施例中使用多柵極結構的示例；高電阻區域設置在 第二低電阻區域的頂部的示例）
[0093] 13.第十三實施例（在第五實施例中使用多柵極結構的示例；通過雜質擴散形成 第二低電阻區域的示例）
[0094] 14.第十四實施例（在第六實施例中使用多柵極結構的示例；在頂部勢壘層和源 電極/漏電極之間設置蓋層的示例）
[0095] 15.第十五實施例（使用多柵極結構的示例；源電極和漏電極設置在第二低電阻 區域上的示例）
[0096] 16.第十六實施例（在第八實施例中使用多柵極結構的示例；設置有源極區域和 漏極區域的示例）
[0097] 17.變化例1 (基板頂部的層彼此不晶格匹配的示例）
[0098] 18.變化例 2 (JFET 和 MISJPHEMT)
[0099] 19.變化例3 (回折部和直線部之間的器件參數存在差異的示例）
[0100] 20.應用示例（天線開關電路和無線電通信裝置）
[0101] 應注意的是，使用相同的附圖標記來表示上述各實施例中的共同的任意組件，並 適當地省略了重複說明。
[0102] 1.第一實施例
[0103] 第二低電阻區域設置在第一低電阻區域兩側的示例
[0104] 在第一實施例中，參考相關附圖，依次說明本發明第一實施例的半導體器件的構 造、能帶結構、操作、製造方法和有益效果。
[0105] 第一實施例的半導體器件的構造
[0106] 圖1是示出了本發明第一實施例的半導體器件的重要部分的構造的剖面圖。圖2 是示出了本發明第一實施例的半導體器件的示意俯視圖，且圖3是此半導體器件的結狀態 下的能帶結構圖。在下文中，參考這些附圖，對本發明第一實施例的半導體器件的具體構造 進行說明。應注意的是，基於第一導電類型為η型且第二導電類型為p型的假設而給出下 文的說明，但也可以相反地，第一導電類型可以是Ρ型，且第二導電類型可以是η型。
[0107] 圖1所示的本發明第一實施例的半導體器件1-1具有包括由化合物半導體構成的 溝道層14的層疊體10以及設置在層疊體10的頂表面側的柵電極25。
[0108] 更具體地，半導體器件1-1是所謂的JPHEMT，JPHEMT在柵電極25和溝道層14之 間包括頂部勢壘層15,同時在頂部勢壘層15內部包括具有相反導電類型的第一低電阻區 域15g。在半導體器件1-1中，均由化合物半導體材料構成的緩衝層12、底部勢壘層13、溝 道層14和頂部勢壘層15依次層疊在由化合物半導體構成的基板11上。從緩衝層12向上 直到頂部勢壘層15的各層構成了層疊體10。在底部勢壘層13內部設置有載流子供應區域 13a，且在頂部勢壘層15內部設置有載流子供應區域15a。另外，在頂部勢壘層15的頂表面 側設置有第一低電阻區域15g，且在第一低電阻區域15g的兩側設置有第二低電阻區域R。
[0109] 在包含均由化合物半導體材料構成的上述層的層疊體上設置有絕緣膜21。絕緣膜 21設置有源極開口 21s/漏極開口 21d以及介於開口 21s和21d之間的柵極開口 21g。在 絕緣膜21上設置有通過源極開口 21s和漏極開口 21d與頂部勢壘層15連接的源電極23s/ 漏電極23d。另外，在絕緣膜21上設置有通過柵極開口 21g與頂部勢壘層15上的第一低電 阻區域15g連接的柵電極25。
[0110] 應注意的是，圖1圖示了第二低電阻區域R的端部ER位於柵電極25的端部E25 外側的情況。然而，第二低電阻區域R的端部ER不必位於柵電極25的端部E25的外側。
[0111] 更具體地，第一低電阻區域15g設置在層疊體10的頂表面側的與柵極開口 21g面 對的區域處。然而，第一低電阻區域15g不僅設置在面對柵極開口 21g的區域處，還可遍布 在延伸到柵極開口 21g的周圍區域的整個區域上。第二低電阻區域R在層疊體10的頂表 面側延伸，並與第一低電阻區域15g連續。
[0112] 在下文中，從基板11側開始依次說明用於構成半導體器件1-1的每個上述部件的 詳細構造。
[0113] 基板 11
[0114] 基板11由半絕緣化合物半導體材料構成。基板11例如可由III-V族化合物半導 體材料構成，且基板11的不例可包括半絕緣單晶GaAs基板和InP基板。
[0115] 緩衝層12
[0116] 緩衝層12例如可由在基板11上經歷外延生長的化合物半導體層構成，且可由與 基板11和底部勢壘層13較好地晶格匹配的化合物半導體構成。例如，當基板11由單晶 GaAs基板構成時，未摻雜有任何雜質的u-GaAs的外延生長層（〃u-〃表不未摻雜，下文亦是 如此）可用作緩衝層12的示例。
[0117] 底部勢壘層13
[0118] 底部勢壘層13例如可由如下III-V族化合物半導體構成，該III-V族化合物半導 體與緩衝層12以及上部的溝道層14較好地晶格匹配，且與用於構成溝道層14的化合物半 導體材料相比具有更寬的能帶。對於底部勢壘層13的示例，可使用AlGaAs混合晶體的外 延生長層。這裡，特別地，假設底部勢壘層13由Al a2Gaa8AS混合晶體構成，其中III族元素 中的鋁（A1)的組成比為0.2。
[0119] 底部勢壘層13具有包括用於提供載流子的雜質的載流子供應區域13a。在此，假 設電子充當載流子，且包括作為用於提供電子的雜質的η型雜質的η型載流子供應區域13a 布置在底部勢魚層13的膜厚方向上的中間部分。對於由Ald^Ga^As混合晶體構成的底部 勢壘層13中的η型雜質，可使用矽（Si)。
[0120] 另外，底部勢壘層13的膜厚方向上的除了載流子供應區域13a之外的任何其它部 分可形成為高電阻區域13b和13b'，高電阻區域13b和13b'是未摻雜的或者包括低濃度的 η型雜質或p型雜質。高電阻區域13b和13b'中的每者可理想地具有約IX 1017個/cm3以 下的雜質濃度，且具有約IX 1〇_2Ω cm以上的電阻率（specific resistantce)。
[0121] 上述底部勢壘層13的具體構造的一個示例如下所述。在緩衝層12側上設置有膜 厚為約200nm的未摻雜的高電阻區域13b。在高電阻區域13b的頂部上，層疊有膜厚為約 4nm並包含約1.6X10 12個/cm2的矽（Si)的載流子供應區域13a。另外，在載流子供應區 域13a的頂部上，層疊有膜厚為約2nm的未摻雜的高電阻區域13b'。
[0122] 應注意的是，底部勢壘層13可以不包含高電阻區域13b和13b'，且其整個區域可 構造為載流子供應區域13a。
[0123] 溝道層14
[0124] 在源電極23s和漏電極23d之間充當電流路徑的溝道層14是用於累積從底部勢 壘層13上的載流子供應區域13a以及下述頂部勢壘層15上的載流子供應區域15a提供的 載流子的層。溝道層14由與底部勢壘層13形成異質結的化合物半導體構成，且較好地晶 格匹配於底部勢壘層13。另外，假設溝道層14由下述化合物半導體構成，即在該化合物半 導體中，其與底部勢魚層13的異質結處的載流子移動側（carrier-traveling side)上的能 帶比用於構成底部勢壘層13的界面區域的化合物半導體材料中的載流子移動側的能帶更 靠近溝道層內的本徵費米能級（intrinsic Fermi level)。由此，底部勢魚層13由下述化 合物半導體構成，即在該化合物半導體中，其與溝道層14的異質結處的載流子移動側上的 能帶與溝道層14相比更遠離溝道層內的本徵費米能級。
[0125] 換句話說，溝道層14由下述化合物半導體構成，即在該化合物半導體中，其與底 部勢壘層13的異質結處的多數載流子移動側上的能帶比用於構成底部勢壘層13的界面區 域的化合物半導體材料中的多數載流子移動側上的能帶更靠近少數載流子移動側上的能 帶。應注意的是，溝道層內的本徵費米能級位於溝道層14的導帶的最低能量（在下文中稱 為導帶能量Ec)和價帶的最高能量（在下文中稱為價帶能量Εν)之間。
[0126] 在此，當載流子是電子時，載流子移動側上的能帶是導帶。因此，溝道層14由如下 III-V族化合物半導體材料構成，該III-V族化合物半導體材料在與底部勢壘層13的結處 的導帶能量Ec至少低於用於構成底部勢壘層13的化合物半導體材料的導帶能量Ec。對於 此溝道層14,可優選地，在其與底部勢壘層13的結處，溝道層14和底部勢壘層13之間的導 帶能量Ec之差較大。
[0127] 另一方面，當載流子是空穴時，載流子移動側上的能帶是價帶（價電子帶）。因此， 溝道層14由如下化合物半導體材料構成，該化合物半導體材料在與底部勢壘層13的結處 的價帶能量Εν至少高於用於構成底部勢魚層13的化合物半導體材料的價帶能量Εν。對於 此溝道層14,優選地，在其與底部勢壘層13的結處，溝道層14和底部勢壘層13之間的價帶 能量Εν之差較大。應注意的是，在下文中以載流子為電子的示例進行示例說明。然而，當 載流子是空穴時，對雜質和能帶的說明可以考慮與此相反導電類型的說明。
[0128] 應注意的是，此溝道層14通常優選地由如下III-V族化合物半導體材料構成，即 該III-V族化合物半導體材料較好地晶格匹配於底部勢壘層13,且與用於構成底部勢壘層 13的化合物半導體材料相比具有較窄的能帶隙。另外，對於此溝道層14,優選地，溝道層14 和底部勢壘層13之間的能帶隙之差較大。
[0129] 例如，當底部勢魚層13由Al^Ga^As混合晶體構成時，上述溝道層14可由InGaAs 混合晶體構成。在此情況下，能夠隨著銦（In)的組成比的增加而使InGaAs混合晶體的能 帶隙變窄，並使溝道層14和由AlGaAs混合晶體構成的底部勢壘層13之間的導帶能量Ec 之差增加。由此，對於用於構成溝道層14的InGaAs混合晶體，III族元素中的銦（In)的 組成比可以是約〇. 1以上。
[0130] 例如，溝道層14可由Ina2Gaa8As混合晶體構成，其中III族元素中的銦（In)的組 成比約為0. 2。這樣使得溝道層14保證了與底部勢壘層13的晶格匹配，同時保證了足夠顯 著的導帶能量Ec差值。
[0131] 另外，溝道層14可以是未摻雜的u-InGaAs混合晶體。這樣能夠抑制載流子的雜 質散射，從而能夠實現高載流子遷移率的載流子遷移。
[0132] 應注意的是，溝道層14可以是膜厚為約15nm以下的外延生長層。這樣能夠獲得 用於保證結晶度以及優良的載流子移動性能的層。
[0133] 頂部勢壘層15
[0134] 頂部勢壘層15較好地晶格匹配於溝道層14。頂部勢壘層15由以下化合物半導體 構成，即在該化合物半導體中，其與溝道層14的結處的載流子移動側上的能帶比用於構成 溝道層14的化合物半導體材料中的載流子移動側上的能帶更遠離溝道層內的本徵費米能 級。換句話說，頂部勢壘層15由以下化合物半導體構成，即在該化合物半導體中，其與溝道 層14的結處的多數載流子移動側上的能帶比用於構成溝道層14的化合物半導體材料中的 載流子移動側上的能帶更遠離溝道層內的本徵費米能級。當載流子是電子時，頂部勢壘層 15由如下III-V族化合物半導體材料，即該III-V族化合物半導體材料的導帶能量Ec高於 用於構成溝道層14的化合物半導體材料的導帶能量Ec。對於頂部勢壘層15,優選地，在其 與溝道層14的結處，溝道層14和頂部勢壘層15之間的導帶能量Ec之差較大。
[0135] 如果溝道層14由InGaAs混合晶體構成，上述頂部勢魚層15例如可由與InGaAs 混合晶體相比具有更寬的能帶的AlGaAs混合晶體構成。這種情況下，通過將鋁（A1)的組 成比保持為較低值，能夠防止所謂的源極電阻的增加。另外，通過降低在使用擴散技術來形 成稍後所述的第一低電阻區域15g時的擴散速度，還能確保控制性。因此，對於用於構成頂 部勢壘層15的AlGaAs混合晶體，III族元素中的鋁（A1)的組成比可為約0. 25以下。
[0136] 例如，頂部勢壘層15可由Ala2Gaa8AS混合晶體構成，其中III族元素中的鋁（A1) 的組成比為約〇. 2。這樣能夠保證對溝道層14的晶格匹配。應注意的是，頂部勢壘層15可 以不與底部勢壘層13具有相同的組成比。底部勢壘層13和頂部勢壘層15可由具有各自 合適的組成比的AlGaAs混合晶體構成。例如，與不包括通過擴散技術形成的第一低電阻區 域15g的底部勢壘層13的組成比相比，頂部勢壘層15中的鋁（A1)的組成比的值可設置為 較低的值。
[0137] 頂部勢壘層15具有包括用於提供載流子的雜質的載流子供應區域15a。在此，包 括作為用於提供電子的η型雜質的矽（Si)的η型載流子供應區域15a布置在頂部勢壘層 15的膜厚方向上的中間部分處，並具有約4nm的膜厚。
[0138] 另外，頂部勢壘層15中的如下區域可形成為未摻雜的或包括低濃度雜質的高電 阻區域15b和15b'，即在膜厚度方向上在該區域之間布置有載流子供應區域15a。當高電 阻區域15b和15b'包括雜質時，溝道層14側上的高電阻區域15b包括η型雜質或p型雜 質。另一方面，位於溝道層14的相反側上且作為用於構成頂部勢壘層15的表面側的高電 阻區域15b'包括η型雜質。高電阻區域15b和15b'中的每者優選地具有約IX 1017個/ cm3以下的雜質濃度，以及約IX 1(Γ2Ω cm以上的電阻率。
[0139] 另外，在頂部勢壘層15的表面側上設置有將在下文說明的第一低電阻區域15g和 第二低電阻區域R。第二低電阻區域R設置在頂部勢壘層15的位於溝道層14的相反側的 表面被圖案化的部分處，且第一低電阻區域15g設置在圖案中心部分處。換句話說，與形成 有第二低電阻區域R的部分相對應的頂部勢壘層15在溝道層14的相反側上是凸的。
[0140] 上述頂部勢壘層15的具體構造的一個示例如下。在溝道層14側上設置有膜厚為 約2nm的未摻雜的高電阻區域15b。在高電阻區域15b的頂部上層疊有膜厚為約4nm且包 括約1.6X10 12個/cm2的矽（Si)的載流子供應區域15a。另外，在載流子供應區域15a的 頂部上，層疊有膜厚為約l〇〇nm的未摻雜的高電阻區域15b'。
[0141] 在高電阻區域15b'的頂部上，層疊有用於構成第二低電阻區域R的部分，第二低 電阻區域R的膜厚度約為30nm的部分被圖案化。另外，第一低電阻區域15g設置成具有從 第二低電阻區域R的表面到達高電阻區域15b'的深度。
[0142] 應注意的是，溝道層14由InGaAs混合晶體構成，頂部勢壘層15的構成材料不限 於AlGaAs混合晶體，且頂部勢壘層15可由作為III-V族化合物半導體的In (AlGa) AsP混 合晶體構成。這樣能夠增加由InGaAs混合晶體構成的溝道層14中的銦（In)的組成比，從 而能夠增強溝道層14中的載流子遷移率。
[0143] 第一低電阻區域15g
[0144] 第一低電阻區域15g位於頂部勢壘層15內，並且在位於溝道層14的相反側的表 面層中設置成與載流子供應區域15a隔開的表面側淺位置處，且相對於頂部勢壘層15的載 流子供應區域15a具有間隔距離。第一低電阻區域15g包括的雜質的導電類型與溝道層14 中的移動的載流子的導電類型相反，並且第一低電阻區域15g保持為與周圍的高電阻區域 15b'相比具有更低的電阻。由此，當載流子是電子時，p型雜質在第一低電阻區域15g中擴 散。
[0145] 第一低電阻區域15g的厚度（深度）和p型雜質濃度值由電晶體的閾值電壓決定。 更具體地，閾值電壓隨著第一低電阻區域15g的厚度或p型雜質濃度增加而升高。另一方 面，閾值電壓隨著第一低電阻區域15g的厚度或p型雜質濃度減小而降低。
[0146] 例如，第一低電阻區域15g可包括約IX 1018個/cm3以上的p型雜質，且一個示例 可以是1X1019個/cm 3。應注意的是，碳（〇、鋅（Zn)和鎂（Mg)可用作由In(AlGa)AsP混 合晶體構成的頂部勢壘層15中的p型雜質。可根據用於形成第一低電阻區域15g的方法 來適當地選擇使用這些雜質。
[0147] 第二低電阻區域R
[0148] 第二低電阻區域R形成在頂部勢壘層15的位於溝道層14的相反側上的表面層被 圖案化的部分處，並從第一低電阻區域15g朝向源電極23s/漏電極23d側設置。
[0149] 這裡，形成在基板11上的直到頂部勢壘層15為止的層疊體10被（剖面圖中省略 的）設備隔離區域分離。如圖2的示意俯視圖所示，基板11的頂部被此設備隔離區域分離 為島形有源區域〃a〃，且頂部勢壘層15的表面層被圖案化的部分R1設置成橫跨該有源區域 〃a〃的中心。第二低電阻區域R設置在圖案部R1中的有源區域〃a〃處。
[0150] 第二低電阻區域R構造為p型區域，該p型區域包括的雜質的導電類型（在此即 為P型雜質）與溝道層14中的移動的載流子的導電類型相反。重要的是第二低電阻區域R 形成為如下區域，整個區域中的P型電荷量小於第一低電阻區域15g中的p型電荷量。假 設第二低電阻區域R中的P型電荷量處於如下範圍內，即在該範圍下，在向柵電極25施加 負電壓時的截止操作期間，第二低電阻區域R內部的空穴（具有與溝道層14中的移動的載 流子的導電類型相反的導電類型的電荷）被抽取以使第二低電阻區域R處於耗盡狀態。另 夕卜，在每單位長度（附圖中的每單位水平方向長度）上，第二低電阻區域R的P型電荷量優 選地小於第一低電阻區域15g的p型電荷量。這樣，即使在第二低電阻區域R的水平方向 長度變得過大時，也能夠保證第二低電阻區域R的P型電荷量小於第一低電阻區域15g的 P型電荷量。
[0151] 這裡，特別地，假設第二低電阻區域R形成為比第一低電阻區域15g淺，S卩，第二低 電阻區域R形成的膜厚小於第一低電阻區域15g的膜厚。這樣保證了第二低電阻區域R中 的P型電荷量保持為小於第一低電阻區域15g中的p型電荷量。在此情況下，例如，第二低 電阻區域R可包括約1 X 1〇18個/cm3的p型雜質，且一個示例可為約1 X 1018個/cm3。
[0152] 應注意的是，第二低電阻區域R可構造為與第一低電阻區域15g具有相同的深度， 即與第一低電阻區域15g具有相同的膜厚，且其p型雜質濃度低於第一低電阻區域15g中 的P型雜質濃度。
[0153] 對於上述第二低電阻區域R中包括的p型雜質，可使用碳（C)、鋅（Zn)和鎂（Mg)。 可根據用於形成第二低電阻區域R的方法適當地選擇使用這些雜質。
[0154] 另外，在第二低電阻區域R不到達源電極23s/漏電極23d的範圍內，第二低電阻 區域R從第一低電阻區域15g突出的寬度L足夠大，例如，L可等於約0. 8 μ m。
[0155] 應注意的是，例如通過朝著溝道層14側降低第二低電阻區域R中的雜質濃度，更 容易使下文中將說明的溝道層14內的載流子耗盡區域延伸。另一方面，通過朝著表面側降 低雜質濃度，第二低電阻區域R將幾乎不可能受到界面陷講（interface trap)的影響，同時 在截止操作時更容易地控制第二低電阻區域R和溝道層14之間的耗盡層。
[0156] 另外，第二低電阻區域R可使用不同於高電阻區域15b'的構成材料的半導體材料 構成，只要該材料是與高電阻區域15b'較好地晶格匹配的化合物半導體。
[0157] 絕緣膜21
[0158] 絕緣膜21設置成處於覆蓋頂部勢壘層15的整個表面的狀態。絕緣膜21的構成 材料針對用於構成頂部勢壘層15的化合物半導體具有絕緣特性，且具有保護頂部勢壘層 15的表面免受諸如離子等雜質影響的功能。絕緣膜21例如可由厚度為約200nm的氮化矽 (Si 3N4)構成。
[0159] 絕緣膜21在不與第二低電阻區域R重疊的位置上設置有到達頂部勢壘層15的高 電阻區域15b'的源極開口 21s/漏極開口 21d，使得第二低電阻區域R介於源極開口 21s/ 漏極開口 21d的設置位置之間。另外，在絕緣膜21上，在源極開口 21s和漏極開口 21d之 間設置有具有暴露第一低電阻區域15g的形狀的柵極開口 21g。
[0160] 源極開口 21s、漏極開口 21d和柵極開口 21g中的每者均作為獨立的開口部設置在 絕緣膜21上。
[0161] 源電極23s/漏電極23d
[0162] 第一低電阻區域15g和第二低電阻區域R位於源電極23s和漏電極23d的位置之 間，且源電極23s和漏電極23d中的每者均通過源極開口 21s和漏極開口 21d與頂部勢壘 層15的高電阻區域15b'歐姆接合。源電極23s和漏電極23d中的每者均以下述方式構成： 金-鍺（AuGe)、鎳（Ni)和金（Au)從頂部勢壘層15側開始依次順序地層疊，且下層的化合 物半導體層被合金化。源電極23s和漏電極23d中的每者例如具有約lOOOnm的膜厚。
[0163] 柵電極25
[0164] 柵電極25設置在第一低電阻區域15g頂部。這裡，柵電極25設置為處於掩埋柵 極開口 21g的狀態，且設置在第一低電阻區域15g上並位於柵極開口 21g的底部的整個區 域上。柵電極25以下述方式構成：鎳（Ni)和金（Au)從基板11側開始依次順序地層疊。
[0165] 能帶結構
[0166] 圖3是以上述方式構成的半導體器件1-1的柵電極25下側上的能帶結構圖，其示 出了未施加柵極電壓Vg時的結狀態。應注意的是，該能帶結構圖圖示了底部勢壘層13、溝 道層14和頂部勢魚層15分別由Ald^Ga^As混合晶體、Ir^Ga^As混合晶體和Al a2GaQ.8As 混合晶體構成的情況。
[0167] 如圖3所示，本發明的第一實施例中的半導體器件1-1以下述方式構成：具有窄的 能帶隙的溝道層14介於底部勢壘層13和頂部勢壘層15之間，且底部勢壘層13和頂部勢 壘層15中的每者的能帶隙都比溝道層14寬且導帶能量Ec都比溝道層14高。因此，當分 別從底部勢壘層13和頂部勢壘層15的載流子供應區域13a和15a提供作為載流子的電子 時，溝道層14充當二維電子氣層以在其上累積這些電子。
[0168] 另外，在與溝道層14和頂部勢壘層15的異質結處的導帶的不連續量Λ Ec足夠大 (這裡約0. 31eV)。此外，頂部勢壘層15中的導帶能量Ec的最小點和溝道層14中的導帶 能量之間的差值也配置為足夠大（這裡約〇. 20eV以上），且在頂部勢壘層15中分布的電子 數可忽略不計地小於在溝道層14中分布的電子數。
[0169] 第一實施例的半導體器件的操作
[0170] 接下來，與前述圖3 -起，使用圖4和圖5中的能帶結構圖以及圖6中半導體器件 1-1的剖面圖來說明採用圖1-3中提到的上述構造的半導體器件1-1的操作。在此，對半導 體器件1-1是具有約-〇. 5V的閾值電壓的淺耗盡型電晶體的情況下的操作進行說明。
[0171] 圖4是在截止操作（Vg=約-2V)時的能帶結構圖，圖5是在導通操作（Vg=約IV) 時的能帶結構圖。另外，與圖3相同，圖4和圖5示出了底部勢壘層13和頂部勢壘層15中 的每者均由Alc^Ga^As混合晶體構成且溝道層14由Inc^Ga^As混合晶體構成的情況。
[0172] 這裡，半導體器件1-1是淺耗盡型的。由此，在沒有向柵電極25施加電壓的結狀 態（Vg = 0)下，與周圍區域相比電子被耗盡的載流子耗盡區域形成在溝道層14中的與p 型第一低電阻區域15g正下方的區域相對應的區域處。前述圖3示出了此時的能帶結構， 且溝道層14處於高電阻狀態。
[0173] 這裡，將幾乎等於截止操作時的柵極電壓（Vg =約-2V)的電壓施加給柵電極25， 以使半導體器件1-1處於截止操作狀態。應注意的是，該電壓可根據低電阻區域的狀態而 改變,且可施加至少低於截止電壓（約-2V)的電壓（Vg〈約-2V)。在此情況下，如圖6中的 剖面圖所示，溝道層14中的與p型第一低電阻區域15g正下方的區域相對應的載流子耗盡 區域A由於載流子數進一步降低而處於耗盡狀態，且一直延伸到與第二低電阻區域R正下 方的區域相對應的溝道層14。這樣使漏極電流Id幾乎不流動。圖4示出了此時的能帶結 構，且溝道層14中的導帶能量Ec變得完全高於費米能級Ef。
[0174] 另一方面，將幾乎等於導通操作時柵極電壓（Vg=約IV)的電壓施加給柵電極25， 以使半導體器件1-1處於導通操作狀態。此時，圖6的剖面圖中所示的載流子耗盡區域A 消失，且溝道層14中的電子數量增加，從而調整漏極電流Id。圖5示出了此時的能帶結構， 且溝道層14中的導帶能量Ec變得低於費米能級Ef。
[0175] 第一實施例的半導體器件的製造方法
[0176] 接著，參考圖7和圖8中的剖面過程圖來說明採用上述構造的半導體器件1-1的 製造方法的示例。
[0177] 圖 7 的 A
[0178] 首先，如圖7的A所示，通過使未摻雜的u-GaAs層在例如可由GaAs構成的基板11 上進行外延生長而形成緩衝層12。接著，例如通過使AlGaA S(Ala2Gaa8AS混合晶體）層在 緩衝層12上進行外延生長而形成底部勢壘層13。此時，例如由未摻雜的u-AlGaAs層構成 的高電阻區域13b、例如由矽（Si)摻雜η型AlGaAs層構成的載流子供應區域13a和例如由 未摻雜的u-AlGaAs層構成的高電阻區域13b'順序經過外延生長。該過程完成了在膜厚方 向的中心處設置有η型載流子供應區域13a的底部勢壘層13。
[0179] 此後，例如通過使未摻雜的u-InGaAs層在底部勢壘層13上進行外延生長而形成 溝道層14。
[0180] 隨後，例如通過使AlGaAsMl^Ga^As混合晶體）層在溝道層14上進行外延生長 而形成頂部勢壘層15。此時，例如由未摻雜的u-AlGaAs層構成的高電阻區域15b、例如由 a矽（Si)摻雜η型AlGaAs層構成的載流子供應區域15a、例如由矽（Si)摻雜η型AlGaAs 層構成的高電阻區域15b'和例如由碳（C)摻雜p型AlGaAs層構成的第二低電阻區域R順 序經過外延生長。該過程完成了在膜厚方向上的中心處設置有η型載流子供應區域15a且 在其最上部設置有第二低電阻區域R的頂部勢壘層15。
[0181] 在上述過程之後，形成在附圖中省略說明的設備隔離區域。在此情況下，例如通過 硼離子注入的方式來形成增加了電阻的無源區，以作為設備隔離區域。通過使用設備隔離 區域，圖2中所示的有源區域"a"被分離為島狀。
[0182] 圖 7 的 B
[0183] 此後，如圖7的B所示，第二低電阻區域R被圖案成如下形狀，該形狀橫跨由設備 隔離區域分離的有源區域的中心。在這種情況下，通過使用光致抗蝕劑作為掩膜的溼法蝕 刻等方法進行圖案化。在此示例中，使用與高電阻區域15b'下方區域相同的半導體材料將 第二低電阻區域R構造為頂部勢壘層15的一部分，因此，在蝕刻第二低電阻區域R時也蝕 刻高電阻區域15b'的表面層。應注意的是，或者也可以使第二低電阻區域R的半導體材料 不同於高電阻區域15b'的材料，或使用不同於第二低電阻區域R和高電阻區域15b'的材 料的半導體材料在第二低電阻區域R和高電阻區域15b'之間形成蝕刻停止層，以提高第二 低電阻區域R對高電阻區域15b'的蝕刻選擇性比，從而僅移除第二低電阻區域R。
[0184] 圖 8 的 C
[0185] 隨後，如圖8的C所示，例如使用CVD (化學氣相沉積）法在頂部勢壘層15上形成 由氮化矽（Si3N4)構成的絕緣膜21。此後，通過對絕緣膜21執行圖案蝕刻，來形成用於暴 露第二低電阻區域R的中心部分的柵極開口 21g。柵極開口 21g形成為尺寸足夠大以橫跨 有源區域的中心。
[0186] 在此狀態下，通過向從柵極開口 21g的底部中暴露的頂部勢壘層15的表面層引入 P型雜質，在頂部勢壘層15內部形成第一低電阻區域15g。在此示例中，在超過用於構成頂 部勢壘層15的表面層的深度但沒有到達載流子供應區域15a的深度處擴散作為p型雜質 的鋅（Zn)來形成第一低電阻區域15g。例如在600攝氏度下通過使用鋅化合物進行氣體氣 相擴散來進行鋅（Zn)的擴散。由此，以自對準的方式在柵極開口 21g的底部形成第一低電 阻區域15g，且在第一低電阻區域15g的兩側上設置第二低電阻區域R。
[0187] 圖 8 的 D
[0188] 接著，如圖8的D所示，柵電極25形成在第一低電阻區域15g上，並具有掩埋柵極 開口 21g的形狀。此時，通過使用掩模順序地對鈦（Ti)、鉬（Pt)和金（Au)進行氣相沉積， 以形成具有期望圖案的柵電極25。
[0189] 圖 1
[0190] 隨後，如圖1所示，通過對絕緣膜21執行圖案蝕刻，形成源極開口 21s和漏極開口 21d，以暴露頂部勢壘層15的高電阻區域15b'，其中第二低電阻區域R介於源極開口 21s和 漏極開口 21d的形成位置之間。
[0191] 此後，源電極23s和漏電極23d形成且通過源極開口 21s和漏極開口 21d歐姆接 合到頂部勢壘層15的高電阻區域15b'。此時，例如通過順序地對金-鍺（AuGe)、鎳（Ni) 和金（Au)進行氣相沉積、對沉積層疊圖案化並進一步通過在約400攝氏度下對金基合金執 行熱處理，來形成源電極23s和漏電極23d，從而完成半導體器件1-1。
[0192] 到目前為止說明的製造方法能夠製造本發明的第一實施例中的半導體器件1-1。 根據此方法，在通過形成在絕緣膜21上的柵極開口 21g進行p型雜質擴散來形成第一低電 阻區域15g之後，形成處於掩埋柵極開口 21g的狀態的柵電極25。因此，以自對準方式在第 一低電阻區域15g上形成柵電極25。由此，能夠簡單地獲得本發明的第一實施例中的半導 體器件1-1。
[0193] 應注意的是，可在形成源極開口 21s、漏極開口 21d、源電極23s和漏電極23d之 後，形成柵極開口 21g、第一低電阻區域15g和柵電極25。即使在此情況下，以與第一低電 阻區域15g自對準的方式形成柵電極25,這樣能夠簡單地獲得本發明的第一實施例中的半 導體器件1-1。
[0194] 第一實施例的半導體器件的有益效果
[0195] 到此為止說明的半導體器件1-1採用JPHEMT結構，在該JPHEMT結構中，p型第一 低電阻區域15g設置在頂部勢壘層15的與η型溝道層14相對的表面側上，而柵電極25設 置在Ρ型第一低電阻區域15g的頂部。另外，具體地，與第一低電阻區域15g相比具有更小 的P型電荷量的第二低電阻區域R設置在第一低電阻區域15g的兩側。
[0196] 如圖6所示，以此方式構造的半導體器件1-1在截止操作時處於下述狀態。更具 體地，在溝道層14中，耗盡層在η型溝道層14與ρ型第一低電阻區域15g、p型第二低電阻 區域R的P-N結上延伸，由此形成載流子耗盡區域A。這樣使得溝道層14內部的η型區域 Sn後退到第二低電阻區域R的外側。
[0197] 另外，在此情況下，ρ型第二低電阻區域R配置為與第一低電阻區域15g相比具有 更小的P型電荷量。因此，在上述截止操作時，第二低電阻區域R更容易通過與溝道層14 的P-N結而耗盡，且ρ型區域Sp後退到第一低電阻區域15g。
[0198] 隨後，在ρ型第二低電阻區域R設置在ρ型第一低電阻區域15g的兩側的構造中， 與未設置有P型第二低電阻區域R的構造相比，能夠在截止操作時擴大η型區域Sn和ρ型 區域Sp之間的距離"d"。換句話說，即使在增加溝道層14的載流子濃度從而減小導通電 阻Ron時，也能夠使截止電容Coff以截止操作時的η型區域Sn和ρ型區域Sp之間的距離 〃d"被擴大的程度降低。
[0199] 相反，在未設置有上述第二低電阻區域R的JPHEMT結構中，在截止操作時形成在 溝道層14上的載流子耗盡區域A處於如下狀態，S卩，其在橫向上從第一低電阻區域15g的 下側略微延伸。因此，η型區域Sn和ρ型區域Sp之間的距離〃d〃與設置有ρ型第二低電 阻區域R的構造相比變短。
[0200] 由此，通過在JPHEMT結構中將與第一低電阻區域15g相比具有更小的ρ型電荷量 的第二低電阻區域R設置在第一低電阻區域15g的兩側，能夠降低截止電容Coff，從而能夠 提1?電晶體特性。
[0201] 圖9示出了針對（1)本發明的第一實施例中的半導體器件和（2)參考例中的未設 置有第二低電阻區域R的半導體器件執行的柵極電壓Vg與截止電容Coff的關係的模擬結 果。從結果可以發現，與（2)參考例中的半導體器件相比，在（1)本發明的第一實施例中的 半導體器件中，在柵極電壓Vg降低的截止操作時，截止電容Coff降低，且保持在穩定值。
[0202] 另外，截止電容Coff在閾值電壓附近急劇升高。這表示在本發明的第一實施例的 半導體器件中提高了截止特性。這裡，在導通電阻Ron和截止電容Coff之間存在權衡關係， 因此能夠按照提高載流子供應區域13a和15a的雜質濃度的方式，使導通特性以截止特性 提1?的程度提
[0203] 應注意的是，在上述第一實施例中，對半導體器件1-1是耗盡型的示例進行了說 明。然而，第一實施例也可考慮半導體器件1-1為增強型時的情況，上述說明更適用於該情 況。
[0204] 2.第二實施例
[0205] 在整個表面上設置有第二低電阻區域的示例
[0206] 圖10是示出了本發明的第二實施例的半導體器件的重要部分構造的剖面圖。在 下文中參考該附圖，對本發明的第二實施例的半導體器件的構造進行說明。
[0207] 第二實施例的半導體器件的構造
[0208] 圖10所示的第二實施例的半導體器件1-2與圖1中說明的第一實施例中的半導 體器件1-1的不同之處在於：第二低電阻區域R不被圖案化，而是保留在頂部勢壘層15的 整個表面上。其他構造與第一實施例中類似。因此，使用相同的附圖標記說明如同第一實 施例的部件，並適當地省略了第二實施例的詳細說明。
[0209] 更具體地，第二低電阻區域R覆蓋半導體器件1-2中的頂部勢壘層15的位於溝道 層14相反側上的表面的除了第一低電阻區域15g之外的整個區域。在（表面由第二低電 阻區域R構成的）頂部勢壘層15的頂部的絕緣膜21上，設置有源極開口 21s和漏極開口 21d，且它們相對於第一低電阻區域15g具有足夠的間隔距離。
[0210] 源電極23s和漏電極23d中的每者分別通過中間的源電極23s和漏電極23d歐姆 接合到頂部勢壘層15的第二低電阻區域R。
[0211] 第二實施例的半導體器件的操作和製造方法
[0212] 具有上述構造的半導體器件1-2以與第一實施例的半導體器件1-1相同的方式進 行操作。另外，對於半導體器件1-2的製造方法，可在第一實施例的半導體器件1-1的製造 過程中省略對第二低電阻區域R圖案化的過程。
[0213] 第二實施例的半導體器件的有益效果
[0214] 同樣，在具有上述構造的半導體器件1-2中，能夠通過在JPHEMT結構中的第一低 電阻區域15g的兩側設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻 區域R而形成的構造，獲得了如同第一實施例的效果。此外，第二低電阻區域R覆蓋更寬區 域，因此能夠獲得進一步擴大在截止操作時形成在溝道層14上的載流子耗盡區域從而進 一步降低截止電容Coff的效果。另外，能夠省略第二低電阻區域R的圖案化過程，與第一 實施例的半導體器件1-1的製造過程相比，這樣能夠減少製造過程數。
[0215] 應注意的是，在第二實施例的半導體器件1-2中，源電極23s和漏電極23d與第二 低電阻區域R歐姆接合，因此有可能略微地增加接觸電阻。然而，可通過優化歐姆接合時的 合金條件降低額外電阻。
[0216] 3.第三實施例
[0217] 在與源電極或漏電極的結處移除第二低電阻區域的示例
[0218] 圖11是示出了本發明第三實施例的半導體器件的重要部分構造的剖面圖。在下 文中，參考附圖對本發明第三實施例的半導體器件的構造進行說明。
[0219] 第三實施例的半導體器件的構造
[0220] 圖11所示的第三實施例的半導體器件1-3與圖1中說明的第一實施例中的半導 體器件1-1的不同之處在於：僅在與源電極23s或漏電極23d的結處移除第二低電阻區域 R。其他構造與第一實施例中類似。因此，使用相同的附圖標記說明如同第一實施例的部件， 並適當地省略了第三實施例的詳細說明。
[0221] 更具體地，半導體器件1-3的頂部勢壘層15以下述方式構造：第二低電阻區域R 幾乎覆蓋頂部勢壘層15的位於溝道層14相反側的表面的整個區域，且僅在與源電極23s 或漏電極23d的結處移除第二低電阻區域R。在（其表面由第二低電阻區域R構成的）頂 部勢壘層15的頂部的絕緣膜21上，設置有源極開口 21s和漏極開口 21d，且它們相對於第 一低電阻區域15g具有足夠的間隔距離。
[0222] 源極開口 21s和漏極開口 21d中的每者的底部處於如下狀態，即通過使用絕緣膜 21作為掩膜的各向同性蝕刻來移除第二低電阻區域R，並使高電阻區域15b'暴露。
[0223] 源電極23s和漏電極23d中的每一者分別通過中間的源極開口 21s和漏極開口 21d歐姆接合到高電阻區域15b'，但不與第二低電阻區域R接觸。
[0224] 第三實施例的半導體器件的操作和製造方法
[0225] 具有上述構造的半導體器件1-3以與第一實施例的半導體器件1-1相同的方式進 行操作。另外，以下述方式製造半導體器件1-3。
[0226] 圖 12 的 A
[0227] 首先，如圖12的A所示，在基板11上形成從緩衝層12直到第二低電阻區域R的各 層，再形成絕緣膜21，接著在絕緣膜21上形成柵極開口 21g。隨後，通過柵極開口 21g進行 雜質擴散，從而形成從第二低電阻區域R到達高電阻區域15b'的p型第一低電阻區域15g。
[0228] 圖 12 的 B
[0229] 接著，如圖12的B所示，在第一低電阻區域15g上形成具有掩埋柵極開口 21g的 形狀的柵電極25。
[0230] 對於到此為止所說明的過程，可在第一實施例中的圖7的A到圖8的D提到的制 造過程中省略對第二低電阻區域R進行圖案化的過程。
[0231] 圖 13 的 C
[0232] 隨後，如圖13的C所示，通過對絕緣膜21進行圖案化蝕刻來形成源極開口 21s和 漏極開口 21d，其中源極開口 21s和漏極開口 21d暴露第二低電阻區域R，且第二低電阻區 域R介於源極開口 21s和漏極開口 21d的形成位置之間。然後，使用其上形成有源極開口 21s和漏極開口 21d的絕緣膜21作為掩膜對第二低電阻區域R進行各向同性蝕刻。因此， 在源極開口 21s和漏極開口 21d每一者的底部暴露高電阻區域15b'，使第二低電阻區域R 從源極開口 21s和漏極開口 21d的側壁後退。
[0233] 應注意的是，為了防止在蝕刻過程中高電阻區域15b'的意外刮擦，可通過不同於 高電阻區域15b'的材料形成第二低電阻區域R，或使用不同於第二低電阻區域R和高電阻 區域15b'每一區域的半導體材料在第二低電阻區域R和高電阻區域15b'之間形成蝕刻停 止層。
[0234] 圖 11
[0235] 此後，如圖11所示，形成源電極23s和漏電極23d，並它們分別通過中間的源極開 口 21s和漏極開口 21d歐姆接合到頂部勢壘層15的高電阻區域15b'。此時，通過順序地執 行金-鍺（AuGe)、鎳（Ni)和金（Au)的各向異性氣相沉積，在氣相沉積材料膜和第二低電阻 區域R之間保留中空部G。隨後對這些材料膜進行圖案化，並例如通過在約400攝氏度下 進行熱處理以進一步形成金基合金，以形成源電極23s和漏電極23d，從而完成半導體器件 1 _3。
[0236] 第三實施例的半導體器件的有益效果
[0237] 在具有上述構造的半導體器件1-3中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域R 而形成的構造，獲得了如同第一實施例的效果。此外，第二低電阻區域R覆蓋更寬區域，因 此能夠獲得進一步擴大在截止操作時形成在溝道層14上的載流子耗盡區域從而進一步降 低截止電容Coff的效果。另外，半導體器件1-3構造為通過蝕刻來部分地移除p型第二低 電阻區域R以避免第二低電阻區域R與源電極23s或漏電極23d之間的接觸，從而能夠防 止接觸電阻增加。
[0238] 另外，在製造半導體器件1-3時，通過使用其上形成有源極開口 21s和漏極開口 21d的絕緣膜21作為掩膜的溼法過程執行各向同性蝕刻，移除第二低電阻區域R，並在形成 源電極23s和漏電極23d時執行各向異性膜的形成。由此，以自對準方式形成了通過使用 中空部G避免與第二低電阻區域R接觸的源電極23s和漏電極23d。因此，能夠準確地在具 有上述構造的半導體器件1-3中形成源電極23s和漏電極23d。
[0239] 應注意的是，在以此方式構造的半導體器件1-3中，通過在第二低電阻區域R與源 電極23s或漏電極23d之間保留中空部G，確保了這些元件之間的絕緣特性。然而，可出於 在處理過程中防止任何外來材料進入中空部G中而在其中混合的目的增加了下述過程。更 具體地，在形成源電極23s和漏電極23d之前的圖13的C所示狀態下，例如使用ALD (原子 層沉積，Atomic Layer Deposition)法等形成絕緣膜，且該絕緣膜具有掩埋第二低電阻區域 R的從源極開口 21s和漏極開口 21d的側壁後退的一部分的膜厚。隨後，以溼法處理蝕刻 絕緣膜，從而以低風險暴露高電阻區域15b'。此後，形成上述源電極23s和漏電極23d。此 處理能夠通過掩埋中空部G的絕緣膜獲得了確保第二低電阻區域R與源電極23s或漏電極 23d之間絕緣特性的構造，同時防止外來材料混合到中空部G中對設備特性的不利影響。
[0240] 4.第四實施例
[0241] 高電阻區域設置在第二低電阻區域的頂部的示例
[0242] 圖14是示出了本發明第四實施例的半導體器件的重要部分構造的剖面圖。在下 文中參考該附圖，對本發明的第四實施例的半導體器件的構造進行說明。
[0243] 第四實施例的半導體器件的構造
[0244] 圖14所示的第四實施例的半導體器件1-4與圖1中說明的第一實施例中的半導 體器件1-1的不同之處在於：在P型第二低電阻區域R上形成高電阻區域16。其他構造與 第一實施例中類似。因此，使用相同的附圖標記說明如同第一實施例的部件，並適當地省略 了第四實施例的詳細說明。
[0245] 更具體地，半導體器件1-4中的頂部勢壘層15以下述方式構造：對（用於構成頂 部勢壘層15的位於溝道層14的相反側上的表面層的）第二低電阻區域R進行圖案化，並 在該圖案化部分上層疊高電阻區域16。p型第一低電阻區域15g設置的深度從高電阻區域 16到達頂部勢壘層15中的第二低電阻區域R和高電阻區域15b'。
[0246] 布置在第二低電阻區域R頂部上的高電阻區域16的膜厚可以較小。高電阻區域 16可由不同於第二低電阻區域R的材料的半導體材料構成，只要該化合物半導體與第二低 電阻區域R較好地晶格匹配。另外，高電阻區域16可包括雜質，或是未摻雜的。如果包括 雜質，則高電阻區域16可包括p型雜質或η型雜質。在高電阻區域16中包括的p型雜質 可使用碳（C)、鋅（Ζη)和鎂（Mg)。η型雜質可使用矽（Si)。根據高電阻區域16的形成方 法適當地選擇使用這些雜質。
[0247] 第四實施例的半導體器件的操作和製造方法
[0248] 具有上述構造的半導體器件1-4以與第一實施例的半導體器件1-1相同的方式進 行操作。另外，對於半導體器件1-4的製造方法，可在第一實施例的半導體器件1-1的製造 過程中，在P型第二低電阻區域R上預先形成用於構成高電阻區域16的層，可使用相同掩 膜對高電阻區域16和p型第二低電阻區域R進行圖案化。
[0249] 第四實施例的半導體器件的有益效果
[0250] 在具有上述構造的半導體器件1-4中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域R 而形成的構造，獲得如同第一實施例的效果。此外，由於高電阻區域16形成在第二低電阻 區域R上，所以第二低電阻區域R將幾乎不可能受到界面陷阱的影響，且第二低電阻區域R 和溝道層14之間的耗盡層在截止操作時更容易被控制。這樣必然能夠在第一實施例效果 中使用圖6說明的）截止操作時對η型區域Sn和p型區域Sp的後退量進行控制，從而能 夠容易地進行期望操作。
[0251] 應注意的是，第四實施例並不限於應用於第一實施例，其可與第二和第三實施例 組合。這樣也能夠獲得第二和第三實施例的效果，同時也獲得第四實施例的效果。
[0252] 5.第五實施例
[0253] 通過雜質擴散形成第二低電阻區域的示例
[0254] 圖15是示出了本發明第五實施例的半導體器件的重要部分構造的剖面圖。在下 文中參考該附圖，對本發明的第五實施例的半導體器件的構造進行說明。
[0255] 第五實施例的半導體器件的構造
[0256] 圖15所示的第五實施例的半導體器件1-5與圖1中說明的第一實施例中的半導 體器件1-1的不同之處在於：通過雜質擴散形成第二低電阻區域R。其他構造與第一實施 例中類似。因此，使用相同的附圖標記說明如同第一實施例的部件，並適當地省略了第五實 施例的詳細說明。
[0257] 更具體地，半導體器件1-5中的頂部勢壘層15以下述方式構造：頂部勢壘層15的 位於溝道層14的相反側上的表面層由高電阻區域15b'構成，且第一低電阻區域15g和第 二低電阻區域R通過雜質擴散的方式形成在高電阻區域15b'的表面層上。
[0258] 第五實施例的半導體器件的操作和製造方法
[0259] 具有上述構造的半導體器件1-5以與第一實施例的半導體器件1-1相同的方式進 行操作。另外，以下述方式製造半導體器件1-5。
[0260] 圖 16 的 A
[0261] 首先，如圖16的A所示，在基板11上形成從緩衝層12直到高電阻區域15b'的各 層。對於此過程，可在第一實施例中圖7的A中所述的製造過程中省略第二低電阻區域的 形成過程。
[0262] 圖 16 的 B
[0263] 接著，如圖16的B所示，在高電阻區域15b'上形成例如可由氮化矽構成的掩膜 30。通過掩膜30進行雜質擴散，在高電阻區域15b'的表面層上擴散用於形成第二低電阻 區域R的P型雜質。在這種情況下，例如通過擴散作為P型雜質的鋅（Zn)來精確地控制擴 散深度。以與第一實施例中形成第一低電阻區域15g相同的方式執行鋅（Zn)的擴散。在 擴散結束時，移除掩膜30。
[0264] 圖 17 的 C
[0265] 隨後，如圖17的C所示，在上方形成有第二低電阻區域R的高電阻區域15b'上形 成絕緣膜21，且在絕緣膜21上形成柵極開口 21g。然後，通過柵極開口 21g進行雜質擴散， 從而在第二低電阻區域R的中心處擴散P型雜質，以用於形成具有到達高電阻區域15b'的 深度的第一低電阻區域15g。
[0266] 圖 17 的 D
[0267] 此後，如圖17的D所示，在第一低電阻區域15g上形成具有掩埋柵極開口 21g的 形狀的柵電極25。
[0268] 圖 15
[0269] 然後，如圖15所示，在絕緣膜21上形成用於暴露高電阻區域15b'的源極開口 21s 和漏極開口 21d。此後，形成源電極23s和漏電極23d，其中源電極23s和漏電極23d分別 通過中間的源極開口 21s和漏極開口 21d歐姆接合到高電阻區域15b'，從而完成半導體器 件1-5。圖17的C所示的過程之後的上述過程可以按照第一實施例中圖8的C所示過程之 後的過程的相同方式執行。
[0270] 第五實施例的半導體器件的有益效果
[0271] 在具有上述構造的半導體器件1-5中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域R 而形成的構造，獲得如同第一實施例的效果。此外，第二低電阻區域R以擴散的方式形成， 因此，可省略使用溼法蝕刻移除第二低電阻區域R的過程。
[0272] 另外，除了確保對具有基本上平坦表面的頂部勢壘層15上的各個部件的圖案化 的控制性，還使源電極23s和漏電極23d與高電阻區域15b'歐姆接合，同時避免與第二低 電阻區域R接觸。因此，還能夠降低接觸電阻。
[0273] 6.第六實施例
[0274] 在頂部勢壘層和源電極/漏電極之間設置蓋層的示例
[0275] 圖18是示出了本發明第六實施例的半導體器件的重要部分構造的剖面圖。在下 文中參考該附圖，對本發明的第六實施例的半導體器件的構造進行說明。
[0276] 第六實施例的半導體器件的構造
[0277] 圖18所示的第六實施例的半導體器件1-6與圖1中說明的第一實施例中的半導 體器件1-1的不同之處在於：在頂部勢壘層15和源電極23s/漏電極23d之間設置有蓋層 33。其他構造與第一實施例中類似。因此，使用相同的附圖標記說明如同第一實施例的部 件，並適當地省略了第六實施例的詳細說明。
[0278] 更具體地，蓋層33設置在頂部勢壘層15和源電極23s或漏電極23d之間，蓋層33 包括的雜質與第一低電阻區域15g的導電類型相反且與溝道層14的導電類型相同的導電 類型（在此示例中為η型雜質）。蓋層33構成為包括某個量的η型雜質的低電阻區域。
[0279] 另外，蓋層33設置為處於如下狀態，即蓋層33被圖案化成作為源電極23s和漏電 極23d的基礎，並設置在作為示例的以相同形狀被圖案化的第二低電阻區域R上。在此示 例中，第二低電阻區域R的用作蓋層33的基礎的一部分與從第一低電阻區域15g延伸的第 二低電阻區域R分離。
[0280] 上述蓋層33可由與用作基礎的頂部勢壘層15晶格匹配的化合物半導體材料構 成，且可在能帶隙方面與頂部勢壘層15不匹配。然而，如果蓋層33的能帶隙與用作基礎的 頂部勢壘層15的能帶隙不同，則在結處形成電勢勢壘，由此存在歐姆結處的電阻升高的可 能性。因此，蓋層33的能帶隙與用作基礎的頂部勢壘層15的能帶隙匹配至以下程度，即半 導體器件1-6的特性不受影響。當頂部勢壘層15的表面層（在此示例中為第二低電阻區 域R)由AlGaAs混合晶體構成時，上述蓋層33例如由包括η型雜質的GaAs構成。
[0281] 第六實施例的半導體器件的操作和製造方法
[0282] 具有上述構造的半導體器件1-6以與第一實施例的半導體器件1-1相同的方式進 行操作。另外，半導體器件1-6以下述方式製造。
[0283] 圖 19 的 A
[0284] 首先，如圖19的A所示，在基板11上形成從緩衝層12直到第二低電阻區域R的 各層，由此形成頂部勢壘層15。此過程可以與第一實施例中圖7的A所述的製造過程相同 的方式執行。接著，在形成頂部勢壘層15之後，執行使將用作蓋層33的η型GaAs層經過 外延生長的處理，隨後通過硼的離子注入，形成在【專利附圖】

【附圖說明】中省略的設備隔離區域。
[0285] 圖 19 的 B
[0286] 接著，如圖19的B所示，對蓋層33圖案化以暴露第二低電阻區域R。此後，以期望 圖案移除第二低電阻區域R中被暴露的周圍部分，且從蓋層33暴露的第二低電阻區域R與 蓋層33下方的第二低電阻區域R彼此分離。
[0287] 圖 20 的 C
[0288] 隨後，如圖20的C所示，絕緣膜21形成在頂部勢壘層15上被並處於覆蓋蓋層33 的狀態，且在絕緣膜21上形成柵極開口 21g。然後，通過柵極開口 21g進行雜質擴散，從而 在從蓋層33暴露的第二低電阻區域R的中心擴散p型雜質，以用於形成具有到達高電阻區 域15b'深度的第一低電阻區域15g。
[0289] 圖 20 的 D
[0290] 此後，如圖20的D所示，在第一低電阻區域15g上形成具有掩埋柵極開口 21g的 形狀的柵電極25。
[0291] 圖 18
[0292] 此後，如圖18所示，在絕緣膜21上形成用於暴露蓋層33的源極開口 21 s和漏極開 口 21d，且形成源電極23s和漏電極23d，其中源電極23s和漏電極23d通過中間的源極開 口 21s和漏極開口 21d歐姆接合到蓋層33,從而完成半導體器件1-6。圖20的C所示的過 程之後的上述過程可以按照第一實施例中圖8的C所示過程之後的過程的相同方式執行。
[0293] 第六實施例的半導體器件的有益效果
[0294] 在具有上述構造的半導體器件1-6中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域R 而形成的構造，獲得如同第一實施例的效果。此外，半導體器件1-6以下述方式構造：具有 與溝道層14的導電類型相同的導電類型的η型蓋層33設置在頂部勢壘層15和源電極23s 或漏電極23d之間。由此，蓋層33充當溝道層14的載流子供應源，這樣能夠增加位於蓋層 33正下方的溝道層14的面載流子濃度（sheet carrier concentration)。由此，能夠進一 步降低導通電阻Ron,從而還可以預期增加最大漏極電流Idmax的效果。
[0295] 應注意的是，第六實施例並不限於應用於第一實施例，其可與第二至第五實施例 組合。這樣也能夠獲得分別與各實施例組合的效果，同時也獲得第六實施例的效果。
[0296] 7.第七實施例
[0297] 第二低電阻區域僅設置在第一低電阻區域的一側上的示例
[0298] 圖21是示出了本發明第七實施例的半導體器件的重要部分構造的剖面圖。在下 文中參考該附圖，對本發明的第七實施例的半導體器件的構造進行說明。
[0299] 第七實施例的半導體器件的構造
[0300] 圖21所示的第七實施例的半導體器件1-7與圖1中說明的第一實施例中的半導 體器件1-1的不同之處在於：僅在第一低電阻區域15g的一側上設置第二低電阻區域R。其 他構造與第一實施例中類似。因此，使用相同的附圖標記說明如同第一實施例的部件，並適 當地省略了第七實施例的詳細說明。
[0301] 更具體地，半導體器件1-7中的頂部勢壘層15以下述方式構成：在第一低電阻區 域15g的一側上設置朝向源電極23s或朝向漏電極23d的第二低電阻區域R。
[0302] 第七實施例的半導體器件的操作和製造方法
[0303] 具有上述構造的半導體器件1-7以與第一實施例的半導體器件1-1相同的方式進 行操作。另外，對於半導體器件1-7的製造方法，第二低電阻區域R的圖案可具有在第一實 施例中所述的半導體器件1-1的製造過程中僅被設置在第一低電阻區域15g的一側上的形 狀。
[0304] 第七實施例的半導體器件的有益效果
[0305] 在具有上述構造的半導體器件1-7中，與第一低電阻區域15g相比具有更小的p 型電荷量的第二低電阻區域R設置在第一低電阻區域15g的一側上。因此，雖然其效果與 第一實施例相比較低，但能夠獲得降低截止電容Coff的效果，從而能夠相應地降低導通電 阻 Ron。
[0306] 另外，在第七實施例的半導體器件1-7的這種構造中，例如在高電壓僅施加給漏 電極23d的應用的情況下，能夠以第二低電阻區域R僅設置在漏電極23d側的方式縮短源 電極23s和柵電極25之間的距離。
[0307] 應注意的是，第七實施例並不限於應用於第一實施例，其可與第四至第六實施例 組合。這樣也能夠獲得分別與各實施例組合的效果，同時也獲得第七實施例的效果。
[0308] 8.第八實施例
[0309] 設置有源極區域和漏極區域的示例
[0310] 圖22是示出了本發明第八實施例的半導體器件的重要部分構造的剖面圖。在下 文中參考該附圖，對本發明的第八實施例的半導體器件的構造進行說明。
[0311] 第八實施例的半導體器件的構造
[0312] 圖22所示的第八實施例的半導體器件1-8與圖1中說明的第一實施例中的半導 體器件1-1的不同之處在於：設置具有從頂部勢壘層15到達緩衝層12的深度的源極區域 35s和漏極區域35d。其他構造與第一實施例中類似。因此，使用相同的附圖標記說明如同 第一實施例的部件，並適當地省略了第八實施例的詳細說明。
[0313] 更具體地，設置在半導體器件1-8中的源極區域35s和漏極區域35d在圖案化的 第二低電阻區域R外側形成為如下雜質區域，該雜質區域具有從頂部勢壘層15到達緩衝層 12且至少到達溝道層14的深度。源極區域35s和漏極區域35d中的每一者包括的雜質的 導電類型與溝道層14的導電類型相同，且在此示例中構造為η型雜質區域。
[0314] 源電極23s和漏電極23d分別歐姆接合到源極區域35s和漏極區域35d。
[0315] 第八實施例的半導體器件的操作和製造方法
[0316] 具有上述構造的半導體器件1-8以與第一實施例的半導體器件1-1相同的方式進 行操作。另外，對於半導體器件1-8的製造方法，如第一實施例的半導體器件1-1的製造過 程中的使用圖7的B所描述，在圖案化第二低電阻區域R之後，可增加通過離子注入法來擴 散η型雜質以形成源極區域35s和漏極區域35d的過程。
[0317] 第八實施例的半導體器件的有益效果
[0318] 在具有上述構造的半導體器件1-8中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域R 而形成的構造，獲得如同第一實施例的效果。此外，深度到達溝道層14的η型源極區域35s 和漏極區域35d設置為處於夾持第二低電阻區域R的狀態。因此，能夠增加第二低電阻區域 R正下方的溝道層14兩側上的面載流子濃度。另外，還能夠降低源電極23s或漏電極23d 與頂部勢壘層15的接觸電阻，從而能夠降低溝道電阻和接入電阻。這樣能夠進一步降低導 通電阻Ron,同時增加最大漏極電流Idmax。
[0319] 應注意的是，第八實施例並不限於應用於第一實施例，其可與第二至第七實施例 組合。這樣也能夠獲得分別與各實施例組合的效果，同時也獲得第八實施例的效果。
[0320] 9.第九實施例
[0321] 多柵極結構
[0322] 圖23是示出了本發明第九實施例的半導體器件的重要部分構造的剖面圖。在下 文中參考該附圖，對本發明的第九實施例的半導體器件2-1的構造進行說明。
[0323] 第九實施例的半導體器件的構造
[0324] 除了具有在源電極23s和漏電極23d之間設置有兩個柵電極25的多柵極結構（雙 柵極結構）之外，半導體器件2-1具有與第一實施例的半導體器件1-1相同的構造、功能和 效果。因此，使用相同的附圖標記說明對應部件。應注意的是，在下面的附圖和說明中，圖 示並說明了在源電極23s和漏電極23d之間設置有兩個柵電極25的情況。然而，也可以設 置三個以上的柵電極25以獲得期望的功率持續性。
[0325] 半導體器件2-1具有層疊體10和設置在層疊體10的頂表面側上的柵電極25,層 疊體10包括由化合物半導體構成的溝道層14。
[0326] 更具體地，如同第一實施例，半導體器件2-1是所謂的JPHEMT，其包括位於柵電極 25和溝道層14之間的頂部勢壘層15以及在頂部勢壘層15內部具有相反導電類型的第一 低電阻區域15g。如同第一實施例，半導體器件2-1例如具有通過使均由化合物半導體材料 構成的緩衝層12、底部勢壘層13、溝道層14和頂部勢壘層15依次層疊在由化合物半導體 構成的基板11上而形成的構造。從緩衝層12直到頂部勢壘層15的各層構成層疊體10。
[0327] 基板11、緩衝層12、底部勢壘層13、溝道層14和頂部勢壘層15以如同第一實施例 的方式構成。
[0328] 如同第一實施例，在層疊體10上，在源電極23s和漏電極23d與柵電極25之間夾 持著絕緣膜21。
[0329] 絕緣膜21、源電極23s、漏電極23d和柵電極25以如同第一實施例的方式構成。
[0330] 另外，在半導體器件2-1中，層疊體10具有第一低電阻區域15g和第二低電阻區 域R，第一低電阻區域15設置在層疊體10的頂表面側上並面對柵電極25,第二低電阻區域 R設置在第一低電阻區域15g外側並與第一低電阻區域15g連續。這樣能夠降低半導體器 件2-1中的截止電容。
[0331] 應注意的是，圖22圖示了第二低電阻區域R的端部ER位於柵電極25的端部E25 外側的情況。然而，第二低電阻區域R的端部ER也可以不需要位於柵電極25的端部E25 外側。
[0332] 更具體地，第一低電阻區域15g的設置區域面對著層疊體10的頂表面側上的柵極 開口 21g。然而，第一低電阻區域15g不僅可設置在面對柵極開口 21g的區域處，還可橫跨 延伸到該區域的周圍區域。第二低電阻區域R在層疊體10的頂表面側上延伸，並與第一低 電阻區域15g連續。
[0333] 第一低電阻區域15g
[0334] 如同第一實施例，第一低電阻區域15g位於頂部勢壘層15內部，並且在頂部勢壘 層15的位於溝道層14的相反側的表面層中設置在與載流子供應區域15a隔開的表面側淺 位置處，其中第一低電阻區域15g相對於頂部勢壘層15的載流子供應區域15a具有間隔距 離。如同第一實施例，第一低電阻區域15g包括的雜質的導電類型與溝道層14中移動的載 流子的導電類型相反，並且第一低電阻區域15g被保持為具有比周圍高電阻區域15b'的電 阻更低的電阻。由此，當載流子是電子時，在第一低電阻區域15g中擴散有p型雜質。
[0335] 如同第一實施例，第一低電阻區域15g的厚度（深度）和p型雜質濃度值由晶體 管的閾值電壓決定。更具體地，閾值電壓隨著第一低電阻區域15g的厚度或p型雜質濃度 增加而升高。另一方面，閾值電壓隨著第一低電阻區域15g的厚度或p型雜質濃度降低而 降低。
[0336] 如同第一實施例，第一低電阻區域15g例如可包括約IX 1018個/cm3以上的p型 雜質，且一個示例可為約IX 1〇19個/cm3。應注意的是，碳（C)、鋅（Zn)和鎂（Mg)可用作由 In (AlGa) AsP混合晶體構成的頂部勢壘層15中的p型雜質。可根據第一低電阻區域15g的 形成方法適當選擇使用這些雜質。
[0337] 第二低電阻區域R
[0338] 如同第一實施例，第二低電阻區域形成在頂部勢壘層15中的位於溝道層14的相 反側的表面層被圖案化的部分處，並設置在每個第一低電阻區域15g的兩側（源電極23s 側和漏電極23d側）上。如同第一實施例，第二低電阻區域R構造為如下p型區域，該p型 區域包括的雜質的導電類型與溝道層14中移動的載流子的導電類型相反（即在此為p型 雜質）。如同第一實施例，第二低電阻區域R的相反類型的電荷量優選地可小於第一低電阻 區域15g的電荷量。另外，第二低電阻區域R的每單位長度（附圖中每單元水平方向長度 的）上的P型電荷量可小於第一低電阻區域15g的電荷量。這樣即使在第二低電阻區域R 的水平方向長度變得非常大時也能保證第二低電阻區域R的P型電荷量小於第一低電阻區 域15g的電荷量。如同第一實施例，第二低電阻區域R中的p型電荷量在處於下述範圍內： 在將負電壓施加到柵電極25的截止操作期間，第二低電阻區域R內部的空穴（具有與溝道 層14中移動的載流子的導電類型相反的導電類型的電荷）中被抽取以處於耗盡狀態。
[0339] 另外，第二低電阻區域R理想地形成為比第一低電阻區域15g淺。即，第二低電阻 區域R理想地形成為具有比第一低電阻區域15g厚度小的厚度。這樣保證了第二低電阻區 域R中的P型電荷量保持為小於第一低電阻區域15g中的p型電荷量。
[0340] 第二低電阻區域R的上述相反導電類型的雜質濃度優選可低於第一低電阻區域 15g的雜質濃度。如同第一實施例，第二低電阻區域R例如可包括約IX 1018個/cm3的p型 雜質，且一個示例可為約1X 1〇18個/cm3。
[0341] 應注意的是，第二低電阻區域R可構造為與第一低電阻區域15g具有相同深度，即 與第一低電阻區域15g具有相同膜厚，同時其p型雜質濃度低於第一低電阻區域15g的雜 質濃度。
[0342] 上述第二低電阻區域R中包括的p型雜質可使用碳（C)、鋅（Zn)和鎂（Mg)。可根 據第二低電阻區域R的形成方法適當選擇使用這些雜質。
[0343] 應注意的是，通過使第二低電阻區域R中的雜質濃度朝溝道層14側降低，更容易 延伸下文中將說明的溝道層14中的載流子耗盡區域。另一方面，通過使雜質濃度朝表面側 降低，第二低電阻區域R幾乎不可能受到界面陷阱的影響，且在截止操作時更容易控制第 二低電阻區域R和溝道層14之間的耗盡層。
[0344] 另外，如果第二低電阻區域R可由不同於高電阻區域15b'的構成材料的半導體材 料構成，只要此材料是與高電阻區域15b'較好地晶格匹配的化合物半導體。
[0345] 應注意的是，上述說明理所當然地不僅適用於半導體器件2-1，還適用於僅柵電極 25的數目不同於半導體器件2-1的第一至第八實施例的半導體器件1-1至1-8。
[0346] 另外，如上所述，半導體器件2-1具有在源電極23s和漏電極23d之間設置兩個柵 電極25的雙柵極結構。在此情況下，第二低電阻區域R從第一低電阻區域15g到源電極 23s側或漏電極23d側的突出寬度L1優選地可大於第二低電阻區域R從第一低電阻區域 15g到柵電極25側的突出寬度L2。
[0347] 更具體地，突出寬度L1優選地可足夠大到如下程度，即第二低電阻區域R不到達 源電極23s或漏電極23d，且優選例如可為約0. 8 μ m的程度。另一方面，突出寬度L2優選 地可足夠大到如下程度，即第二低電阻區域R之間的空隙（Lgg-2*L2)可大至通過蝕刻進 行處理的程度，且例如在Lgg為約1. 5 μ m且最小蝕刻處理尺寸為約0. 5 μ m時為約0. 5 μ m 的程度。
[0348] 應注意的是，當在源電極23s和漏電極23d之間設置三個以上的柵電極25時，介 於兩個柵電極25之間的柵電極25兩側上的第二低電阻區域R設置有突出寬度L2。
[0349] 圖24示出了從頂側（柵電極25側）觀察的圖23所示的半導體器件2-1的平面 構造。
[0350] 源電極23s和漏電極23d均具有梳子形狀。在平面形狀中，源電極23s和漏電極 23d隔著間隙互相交錯。在平面形狀中，兩個柵電極25中的每者都具有蜿蜒地通過源電極 23s和漏電極23d之間的間隙的形狀。
[0351] 兩個柵電極25中的每者具有沿著源電極23s和漏電極23d中的每一梳齒部分的 前邊緣的回折部25A，且直線部25B介於源電極23s和漏電極23d的梳齒部分之間。回折部 25A優選地具有包括弧線的平面形狀。這樣能夠降低電場集中度。回折部25A的弧線沒有 具體限制，例如可以是如圖24所示的半圓。應注意的是，回折部25A可具有被前後地彎曲 成矩形形式的平面形狀。
[0352] 層疊體10由圖23的剖面圖中省略的設備隔離區域分離。如圖24所示，基板11 的頂部由該設備隔離區域分離為島形有源區域"a"。在該有源區域"a"中，頂部勢壘層15 的表面層被圖案化的位置處的部分R1設置為蜿蜒形狀以在兩端處橫跨有源區域"a"。第二 低電阻區域R設置在該圖案部R1中的有源區域"a"處。
[0353] 應注意的是，圖24示出了圖案部R1的兩端均為直線形並與有源區域〃a〃的長邊 交叉的情況。然而，圖案部R1的兩端可以彎曲成與有源區域〃a〃的短邊交叉。在此情況下， 具有彎曲形式的圖案部R1的兩端可採用包括類似於圖24所示的回折部25A中的弧線的平 面形狀，或採用被前後彎曲成矩形形式的平面形狀。
[0354] 能帶結構
[0355] 半導體器件2-1的柵電極25下側上的能帶結構與第一實施例中圖3所示的能帶 結構相同。
[0356] S卩，如圖3所示，半導體器件2-1以下述方式構造：具有窄能帶隙的溝道層14介於 底部勢壘層13和頂部勢壘層15之間，底部勢壘層13和頂部勢壘層15中每者的能帶隙比 溝道層14的能帶隙寬，且導帶能量Ec比溝道層14的導帶能量Ec大。因此，當分別從底部 勢壘層13和頂部勢壘層15的載流子供應區域13a和15a提供作為載流子的電子時，溝道 層14充當在其上累積這些電子的二維電子氣層。
[0357] 另外，在溝道層14與頂部勢壘層15的異質結處的導帶的不連續量AEc非常大 (在此為約0. 31eV)。此外，頂部勢壘層15中的導帶能量Ec的最小點與溝道層14中的導 帶能量Ec之差也構造為非常大（在此為0. 20eV以上），且頂部勢壘層15中分布的電子數 忽略不計地小於溝道層14中分布的電子數。
[0358] 第九實施例的半導體器件的操作
[0359] 接著，結合前述圖3,使用圖4和圖5中的能帶結構圖以及圖25中的半導體器件 2-1的剖面圖來說明半導體器件2-1的操作。在此，對在半導體器件2-1為具有約-0. 5V的 閾值電壓的淺耗盡型電晶體的情況下的操作進行說明。
[0360] 在沒有向柵電極25施加電壓時的結狀態（Vg = 0)下，與周圍區域相比電子被耗 盡的載流子耗盡區域形成在溝道層14中的與p型第一低電阻區域15g正下方的區域相對 應的區域處。圖3示出了此時的能帶結構，且溝道層14處於高電阻狀態。
[0361] 這裡，將幾乎等於截止操作時的柵極電壓（Vg =約-2V)的電壓施加到柵電極25， 以使半導體器件2-1處於截止操作狀態。應注意的是，電壓可根據低電阻區域的情況變化， 且可施加至少低於截止電壓（約-2V)的電壓（Vg〈約-2V)。在此情況下，如圖25中的剖面 圖所示，與P型第一低電阻區域15g正下方的區域相對應的溝道層14的載流子耗盡區域A 處於載流子數進一步降低的耗盡狀態，且進一步延伸到與第二低電阻區域R正下方的區域 相對應的溝道層14。這樣使得漏極電流Id幾乎不流動。圖4示出了此時的能帶結構，且溝 道層14中的導帶能量Ec變得完全高於費米能級Ef。
[0362] 另一方面，將幾乎等於導通操作時的柵極電壓（Vg =約IV)的電壓施加到柵電極 25,以使半導體器件2-1處於導通操作狀態。在此情況下，圖25的剖面圖中所示的載流子 耗盡區域A消失，且溝道層14中的電子數增加，從而調節漏極電流Id。圖5示出了此時的 能帶結構，且溝道層14中的導帶能量Ec變為低於費米能級Ef。
[0363] 第九實施例的半導體器件的製造方法
[0364] 接著，參考圖26-圖29中的剖面過程圖來說明採用上述構造的半導體器件2-1的 製造方法的示例。
[0365] 圖 26
[0366] 首先，如圖26所示，通過在例如由GaAs構成的基板11上使未摻雜的u-GaAs層進 行外延生長，來形成緩衝層12。隨後，例如通過在緩衝層12上使AlGaAsMluGa^As混合 晶體）層進行外延生長，來形成底部勢壘層13。此時，例如由未摻雜的u-AlGaAs層構成的 高電阻區域13b、例如由矽（Si)摻雜η型AlGaAs層構成的載流子供應區域13a和例如由未 摻雜的u-AlGaAs層構成的高電阻區域13b'順序地經過外延生長。此過程完成了在膜厚方 向上的中心處設置有η型載流子供應區域13a的底部勢壘層13。
[0367] 此後，例如通過在底部勢壘層13上使未摻雜的u-InGaAs層進行外延生長，來形成 溝道層14。
[0368] 隨後，例如在溝道層14上使AlGaAs (Alda^As混合晶體）層進行外延生長，來 形成頂部勢壘層15,此時，例如由未摻雜的u-AlGaAs層構成的高電阻區域15b、例如由矽 (Si)-摻雜η型AlGaAs層構成的載流子供應區域15a、例如由矽（Si)-摻雜η型AlGaAs層 構成的高電阻區域15b'和例如由碳（C)-摻雜p型AlGaAs層構成的第二低電阻區域R順 序地經過外延生長。此過程完成了在膜厚方向上的中心處設置有η型載流子供應區域15a 和在最上部處設置有第二低電阻區域R的底部勢壘層15。
[0369] 在上述過程之後，形成在附圖中省略說明的設備隔離區域。在此情況下，例如由通 過硼離子注入法形成增加了電阻的無源區域，以作為設備隔離區域。通過使用該設備隔離 區域，圖24中所述的〃a"被分離為島狀。
[0370] 圖 27
[0371] 此後，如圖27所示，在由設備隔離區域分離的有源區域"a〃內部將第二低電阻區 域R圖案化成具有蜿蜒形狀且在兩端處跨越有源區域的形狀。此時，通過使用光致抗蝕劑 作為掩膜的溼法蝕刻、幹法蝕刻等方式進行圖案化。在此示例中，使用與高電阻區域15b' 下方的區域相同的半導體材料將第二低電阻區域R構造為頂部勢壘層15的一部分，由此， 在蝕刻第二低電阻區域R時也蝕刻高電阻區域15b'的表面層。應注意的是，第二低電阻區 域R的半導體材料可不同於高電阻區域15b'，或者使用不同於第二低電阻區域R和高電阻 區域15b'的半導體材料在第二低電阻區域R和高電阻區域15b'之間形成蝕刻停止層，以 提高第二低電阻區域R相對高電阻區域15b'的蝕刻選擇比，由此可僅移除第二低電阻區域 R〇
[0372] 圖 28
[0373] 隨後，如圖28所示，例如使用CVD法在頂部勢壘層15上形成由氮化矽（Si3N 4)構 成的絕緣膜21。此後，通過對絕緣膜21進行圖案化蝕刻，來形成用於暴露第二低電阻區域 R的中心部分的柵極開口 21g。柵極開口 21g在有源區域內部形成為蜿蜒形狀，並具有足夠 大的尺寸以在兩端處跨越有源區域。
[0374] 在此狀態下，通過將p型雜質引入到在柵極開口 21g底部暴露的頂部勢壘層15的 表面層，在頂部勢壘層15內部形成第一低電阻區域15g。在此示例中，擴散作為p型雜質的 鋅（Zn)來形成第一低電阻區域15g，擴散深度超過用於構成頂部勢壘層15的表面層的第二 低電阻區域R的深度但不到達載流子供應區域15a。例如在600攝氏度下使用鋅化合物氣 體進行氣相擴散的方式，從而進行鋅（Zn)的擴散。由此，以自對準方式在柵極開口 21g的 底部上形成第一低電阻區域15g，並在第一低電阻區域15g的兩側上設置第二低電阻區域 R〇
[0375] 圖 29
[0376] 接著，如圖29所示，在第一低電阻區域15g上形成具有掩埋柵極開口 21g形狀的 柵電極25。此時，通過使用掩膜對鈦（Ti)、鉬（Pt)和金（Au)順序地進行氣相沉積，以形成 具有期望圖案的柵電極25。
[0377] 圖 23
[0378] 隨後，如圖23所示，通過對絕緣膜21執行圖案化蝕刻，形成使頂部勢壘層15的高 電阻區域15b'暴露的源極開口 21s和漏極開口 21d，其中在源極開口 21s和漏極開口 21d 的形成位置之間插入有兩個以上的第二低電阻區域R。
[0379] 此後，源電極23s和漏電極23d形成，且隔著中間的源極開口 21s和漏極開口 21d 歐姆接合到頂部勢壘層15的高電阻區域15b'。此時，例如通過下述方法形成源電極23s和 漏電極23d，從而完成半導體器件2-1 :順序地對金-鍺（AuGe)、鎳（Ni)和金（Au)進行氣 相沉積，對沉積的疊層圖案化，並進一步通過在約400攝氏度的溫度下進行熱處理形成金 基合金。
[0380] 到目前為止所描述的製造方法能夠製造第九實施例的半導體器件2-1。根據該方 法，在通過在絕緣膜21上形成的柵極開口 21g進行p型雜質擴散以形成第一低電阻區域 15g之後，形成柵電極25,且柵電極25處於掩埋柵極開口 21g的狀態。因此，柵電極25以 自對準方式形成在第一低電阻區域15g上。由此，能夠簡單地獲得第九實施例中的半導體 器件2-1。
[0381] 應注意的是，可在形成源極開口 21s、漏極開口 21d、源電極23s和漏電極23d之 後，形成柵極開口 21g、第一低電阻區域15g和柵電極25。即使在此情況下，柵電極25也以 與第一低電阻區域15g自對準方式形成，這樣能夠簡單地獲得第九實施例中的半導體器件 2-1。
[0382] 第九實施例的半導體器件的有益效果
[0383] 到目前為止說明的半導體器件2-1採用JPHEMT結構，在JPHEMT結構中，在頂部勢 壘層15中的與η型溝道層14相鄰的表面側上設置兩個以上的p型第一低電阻區域15g， 且柵電極25設置在p型第一低電阻區域15g的頂部上。另外，在第一低電阻區域15g的兩 側上設置第二低電阻區域R，其中第二低電阻區域R的P型電荷量小於第一低電阻區域15g 的電荷量。
[0384] 如圖25所示，以此方式構造的半導體器件2-1在截止操作時處於下述狀態。更具 體地，在溝道層14中，耗盡層在η型溝道層14與p型第一低電阻區域15g、p型第二低電阻 區域R的P-N結上延伸，由此形成載流子耗盡區域A。這樣使得溝道層14內的η型區域Sn 後退到第二低電阻區域R的外側。
[0385] 此外，在此情況下，p型第二低電阻區域R構造為與第一低電阻區域15g相比具有 更小的P型電荷量。因此，在上述截止操作時，第二低電阻區域R更容易被與溝道層14的 P-N結耗盡，且p型區域Sp後退到遠至第一低電阻區域15g。
[0386] 由此，與未設置有p型第二低電阻區域R的構造相比，在p型第一低電阻區域15g 的兩側上設置有P型第二低電阻區域R的構造中，能夠擴大截止操作時η型區域Sn和p型 區域Sp之間的距離dl和d2。換句話說，即使在增加溝道層14的載流子濃度以降低導通 電阻Ron時，也能夠使截止電容Coff以截止操作時η型區域Sn和p型區域Sp之間的距離 dl和d2的擴大程度來降低。
[0387] 另一方面，圖30和圖31分別示出了參考例1中的未設置有第二低電阻區域R的 半導體器件2-1R的剖面圖構造和平面構造。在參考例1中，在截止操作時形成在溝道層14 上的載流子耗盡區域A處於從第一低電阻區域15g的下側在橫向上略微延伸。因此，與設 置有P型第二低電阻區域R的構造相比，η型區域Sn (圖30中未圖示）和p型區域Sp (圖 30中未圖示）之間的距離d(圖30中未圖示）變短。
[0388] 由此，通過在JPHEMT結構的第一低電阻區域15g兩側上設置與第一低電阻區域 15g相比具有更小的p型電荷量的第二低電阻區域R，能夠降低截止電容Coff，從而能夠提 1?電晶體特性。
[0389] 圖32和圖33分別示出了當改變第九實施例的半導體器件2-1的器件參數以及未 設置有第二低電阻區域R的參考例1中半導體器件2-1R的器件參數時半導體器件內部的 截止電容Coff的計算結果。從這些結果可以發現，與參考例1中的半導體器件2-1R相比， 在第九實施例的半導體器件2-1中，截止電容Coff保持在較低值，而與器件參數無關。
[0390] 圖34示出了當改變參考例1中半導體器件2-1R的器件參數時導通電阻Ron的計 算結果。假設第九實施例的半導體器件2-1和參考例1中半導體器件2-1R均具有相同程度 的導通電阻Ron。圖35和圖36分別示出了當改變第九實施例的半導體器件2-1的器件參 數以及未設置有第二低電阻區域R的參考例1中半導體器件2-1R的器件參數時Ron*CofT 的計算結果。在參考例1的半導體器件2-1R中，Ron*Coff隨著器件參數的變化明顯變化， 而該變化在第九實施例的半導體器件2-1中降低。換句話說，本發明中的半導體器件2-1 幾乎不受形成器件的器件參數變化的影響。
[0391] 應注意的是，在上述第九實施例中，對半導體器件2-1是耗盡型的情況進行了說 明。然而，第九實施例也可考慮半導體器件2-1為增強型時的情況，上述說明更適用於該情 況。
[0392] 10.第十實施例
[0393] 在層疊體的頂表面上的除了第一低電阻區域之外的整個區域中設置第二低電阻 區域的示例
[0394] 圖37是示出了本發明第十實施例的半導體器件的重要部分構造的剖面圖。在下 文中參考該附圖，對本發明的第十實施例的半導體器件2-2的構造進行說明。
[0395] 第十實施例的半導體器件的構造
[0396] 圖37所示的第十實施例的半導體器件2-2與圖23中說明的第九實施例中的半導 體器件2-1的不同之處在於：第二低電阻區域R不被圖案化，而是被保留在層疊體10的頂 表面上的除了第一低電阻區域15g之外的整個區域上。其他構造與第九實施例中類似。因 此，使用相同的附圖標記說明與第九實施例相同的部件，並適當地省略了在此實施例的詳 細說明。
[0397] 更具體地，在半導體器件2-2中，第二低電阻區域R設置在層疊體10的頂表面（頂 部勢壘層15的位於溝道層14的相反側上的表面）上的除了第一低電阻區域15g之外的整 個區域上。在絕緣膜21上，源極開口 21s和漏極開口 21d設置成相對於第一低電阻區域 15g具有足夠的隔開間距。
[0398] 源電極23s和漏電極23d中的每者通過中間的源極開口 21s和漏極開口 21d歐姆 接合到頂部勢壘層15的第二低電阻區域R。
[0399] 第十實施例的半導體器件的操作和製造方法
[0400] 具有上述構造的半導體器件2-2以與第九實施例的半導體器件2-1相同的方式進 行操作。另外，作為半導體器件2-2的製造方法，可在第九實施例的半導體器件2-1的製造 過程中省略對第二低電阻區域R圖案化的過程。
[0401] 第十實施例的半導體器件的有益效果
[0402] 在具有上述構造的半導體器件2-2中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域R 而形成的構造，獲得如同第九實施例的效果。此外，第二低電阻區域R覆蓋更寬的區域，因 此能夠獲得進一步擴大截止操作時在溝道層14上形成的載流子耗盡區域從而進一步降低 截止電容Coff的效果。另外，能夠省略第二低電阻區域R的圖案化過程，與第九實施例的 半導體器件2-1的製造過程相比，這樣能夠減少製造過程數。
[0403] 應注意的是，在第十實施例的半導體器件2-2中，源電極23s和漏電極23d歐姆結 合到第二低電阻區域R，因此有可能略微增加接觸電阻。然而，可通過優化歐姆接合時的合 金條件降低額外電阻。
[0404] 11.第^^一實施例
[0405] 在與源電極/漏電極的結處移除第二低電阻區域的示例
[0406] 圖38是示出了本發明第十一實施例的半導體器件的重要部分構造的剖面圖。在 下文中參考該附圖，對本發明的第十一實施例的半導體器件2-3的構造進行說明。
[0407] 第^^一實施例的半導體器件的構造
[0408] 圖38所示的第十一實施例的半導體器件2-3與圖23中說明的第九實施例中的半 導體器件2-1的不同之處在於：僅在與源電極23s或漏電極23d的結處移除第二低電阻區 域R。第二低電阻區域R設置成在兩個以上的柵電極25之間連續。其他構造與第九實施例 中類似。因此，使用相同的附圖標記說明與第九實施例相同的部件，並適當地省略了此實施 例的詳細說明。
[0409] 更具體地，在半導體器件2-3中，第二低電阻區域R設置在層疊體10的頂表面（頂 部勢壘層15中與溝道層14相反側上的表面）的幾乎整個區域上，且僅在與源電極23s或 漏電極23d的結處被移除。在絕緣膜21上，源極開口 21s和漏極開口 21d設置成相對於第 一低電阻區域15g具有足夠的隔開間距。
[0410] 源極開口 21s和漏極開口 21d中的每者的底部處於如下狀態：通過使用絕緣膜21 作為掩膜的各向同性蝕刻來移除第二低電阻區域R，並使高電阻區域15b'暴露。
[0411] 源電極23s和漏電極23d中的每者通過中間的源極開口 21s和漏極開口 21d歐姆 接合到高電阻區域15b'，但不與第二低電阻區域R接觸。
[0412] 第十一實施例的半導體器件的操作和製造方法
[0413] 具有上述構造的半導體器件2-3以與第九實施例的半導體器件2-1相同的方式進 行操作。另外，以下述方式製造半導體器件2-3。
[0414] 圖 39
[0415] 首先，如圖39所示，在基板11上形成從緩衝層12直到第二低電阻區域R的各層， 再形成絕緣膜21，接著在絕緣膜21上形成柵極開口 21g。隨後，通過柵極開口 21g進行雜 質擴散以形成從第二低電阻區域R到達高電阻區域15b'的p型第一低電阻區域15g。
[0416] 圖 40
[0417] 接著，如圖40所示，在第一低電阻區域15g上形成具有掩埋柵極開口 21g的形狀 的柵電極25。
[0418] 對於到此為止所說明的過程，可在第九實施例中使用圖26到圖29說明的製造過 程中省略對第二低電阻區域R進行圖案化的過程。
[0419] 圖 41
[0420] 隨後，如圖41所示，通過對絕緣膜21進行圖案蝕刻，形成使第二低電阻區域R暴 露的源極開口 21s和漏極開口 21d，其中第二低電阻區域R介於源極開口 21s和漏極開口 21d的形成位置之間。然後，使用其上形成有源極開口 21s和漏極開口 21d的絕緣膜21作 為掩膜對第二低電阻區域R進行各向同性蝕刻。因此，在源極開口 21s和漏極開口 21d每 一者的底部暴露高電阻區域15b'，使第二低電阻區域R從源極開口 21s和漏極開口 21d的 側壁後退。
[0421] 應注意的是，為了防止高電阻區域15b'在蝕刻過程中的意外刮擦，可由不同於高 電阻區域15b'的材料形成第二低電阻區域R，或使用不同於第二低電阻區域R和高電阻區 域15b'中每一區域的半導體材料在第二低電阻區域R和高電阻區域15b'之間形成蝕刻停 止層。
[0422] 圖 38
[0423] 此後，如圖38所示，源電極23s和漏電極23d形成，並分別通過中間的源極開口 21s和漏極開口 21d歐姆接合到頂部勢壘層15的高電阻區域15b'。此時，通過順序地執行 對金-鍺（AuGe)、鎳（Ni)和金（Au)的各向異性氣相沉積，在氣相沉積材料膜和第二低電阻 區域R之間保留中空部G。隨後對這些材料膜進行圖案化，並例如通過在約400攝氏度的溫 度下進行熱處理以進一步形成金基合金，以形成源電極23s和漏電極23d，從而完成半導體 器件2-3。
[0424] 第十一實施例的半導體器件的有益效果
[0425] 在具有上述構造的半導體器件2-3中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側上設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域 R而形成的構造，獲得了與第九實施例相同的效果。此外，第二低電阻區域R覆蓋更寬的區 域，因此能夠獲得進一步擴大在截止操作時形成在溝道層14上的載流子耗盡區域從而進 一步降低截止電容Coff的效果。另外，半導體器件2-3構造為通過蝕刻來部分地移除p型 第二低電阻區域R以避免第二低電阻區域R與源電極23s或漏電極23d之間的接觸，從而 能夠防止接觸電阻增加。
[0426] 另外，在製造半導體器件2-3時，通過使用其上形成有源極開口 21s和漏極開口 21d的絕緣膜21作為掩膜的溼法過程來執行各向同性蝕刻以移除第二低電阻區域R，並在 形成源電極23s和漏電極23d中形成各向異性膜。由此，以自對準的方式形成通過使用中 空部G避免與第二低電阻區域R接觸的源電極23s和漏電極23d。因此，能夠準確地在具有 上述構造的半導體器件2-3中形成源電極23s和漏電極23d。
[0427] 應注意的是，在以此方式構造的半導體器件2-3中，通過保留第二低電阻區域R與 源電極23s或漏電極23d之間的中空部G，確保了這些元件之間的絕緣特性。然而，可出於在 處理過程中防止任何外來材料進入而在中空部G中混合的目的增加下述過程。更具體地， 在形成源電極23s和漏電極23d之前的圖41的所示狀態下，例如使用ALD法等，形成絕緣 膜，且絕緣膜具有掩埋第二低電阻區域R中的從源極開口 21s和漏極開口 21d的側壁後退 的部分的膜厚。隨後，以溼法處理蝕刻絕緣膜，從而以低風險暴露高電阻區域15b'。此後， 形成上述源電極23s和漏電極23d。此處理能夠通過掩埋中空部G的絕緣膜來獲得確保第 二低電阻區域R與源電極23s或漏電極23d之間絕緣特性的構造，同時防止外來材料在中 空部G中的混合對設備特性的不利影響。
[0428] 12.第十二實施例
[0429] 高電阻區域設置在第二低電阻區域的頂部的示例
[0430] 圖42是示出了本發明第十二實施例的半導體器件的重要部分構造的剖面圖。在 下文中參考該附圖，對本發明的第十二實施例的半導體器件2-4的構造進行說明。
[0431] 第十二實施例的半導體器件的構造
[0432] 圖42所示的第十二實施例的半導體器件2-4與圖23中說明的第九實施例中的半 導體器件2-1的不同之處在於：在p型第二低電阻區域R上形成高電阻區域16。其他構造 與第九實施例中類似。因此，使用相同的附圖標記說明與第九實施例相同的部件，並適當地 省略了此實施例的詳細說明。
[0433] 更具體地，半導體器件2-4中的頂部勢壘層15以下述方式構造：對用於構成頂部 勢壘層15的位於溝道層14的相反側上的表面層的第二低電阻區域R進行圖案化，且在該 圖案化的部分上層疊高電阻區域16。p型第一低電阻區域15g設置為具有從高電阻區域16 到達頂部勢壘層15中的第二低電阻區域R和高電阻區域15b'的深度。
[0434] 布置在第二低電阻區域R頂部上的高電阻區域16的膜厚可以較小。高電阻區域 16可由不同於第二低電阻區域R的材料的半導體材料構成，只要該半導體材料是與第二低 電阻區域R較好地晶格匹配的化合物半導體。另外，高電阻區域16可包括雜質，或是未摻 雜的。如果包括雜質，則高電阻區域16可包括p型雜質或η型雜質。在高電阻區域16中 包括的Ρ型雜質可使用碳（C)、鋅（Ζη)和鎂（Mg)。η型雜質可使用矽（Si)。根據高電阻區 域16的形成方法適當地進行選擇使用這些雜質。
[0435] 第十二實施例的半導體器件的操作和製造方法
[0436] 具有上述構造的半導體器件2-4以與第九實施例的半導體器件2-1相同的方式進 行操作。另外，對於半導體器件2-4的製造方法，在第九實施例的半導體器件2-1的製造過 程中，可在P型第二低電阻區域R上預先形成用於構成高電阻區域16的層，並可使用相同 掩膜對高電阻區域16和p型第二低電阻區域R進行圖案化。
[0437] 第十二實施例的半導體器件的有益效果
[0438] 在具有上述構造的半導體器件2-4中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側上設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域 R而形成的構造，獲得了與第九實施例相同的效果。此外，由於高電阻區域16形成在第二低 電阻區域R上，所以第二低電阻區域R將幾乎不可能受界面陷阱的影響，且在截止操作時更 容易控制第二低電阻區域R和溝道層14之間的耗盡層。這樣能夠必然地控制在第九實施 例效果中使用圖25說明的）截止操作時對η型區域Sn和p型區域Sp的後退量進行控制， 從而能夠簡單地進行期望操作。
[0439] 應注意的是，第十二實施例並不限於應用於第九實施例，其可與第十和第i^一實 施例組合。這樣也能夠獲得第十或第十一實施例的效果，同時也獲得此實施例的效果。
[0440] 13.第十三實施例
[0441] 設置通過雜質擴散形成的第二低電阻區域的示例
[0442] 圖43是示出了本發明第十三實施例的半導體器件的重要部分構造的剖面圖。在 下文中參考該附圖，對本發明的第十三實施例的半導體器件2-5的構造進行說明。
[0443] 第十三實施例的半導體器件的構造
[0444] 圖43所示的第十三實施例的半導體器件2-5與圖23中說明的第九實施例中的半 導體器件2-1的不同之處在於：通過雜質擴散形成第二低電阻區域R。其他構造與第九實 施例中類似。因此，使用相同的附圖標記說明與第九實施例相同的部件，並適當地省略了此 實施例的詳細說明。
[0445] 更具體地，半導體器件2-5中的頂部勢壘層15以下述方式構造：頂部勢壘層15的 位於溝道層14的相反側上的表面層由高電阻區域15b'構成，且通過雜質擴散在高電阻區 域15b'的表面層上形成第一低電阻區域15g和第二低電阻區域R。
[0446] 第十三實施例的半導體器件的操作和製造方法
[0447] 具有上述構造的半導體器件2-5以與第九實施例的半導體器件2-1相同的方式進 行操作。另外，以下述方式製造半導體器件2-5。
[0448] 圖 44
[0449] 首先，如圖44所示，在基板11上形成從緩衝層12直到高電阻區域15b'的各層。 對於此過程，可在第九實施例中圖26中所述的製造過程中省略第二低電阻區域的形成過 程。
[0450] 圖 45
[0451] 接著，如圖45所示，在高電阻區域15b'上形成例如由氮化矽構成的掩膜30。通過 掩膜30進行雜質擴散，從而擴散p型雜質，以用於在高電阻區域15b'的表面層上形成第二 低電阻區域R。此時，例如通過擴散作為P型雜質的鋅（Zn)，精確地控制擴散深度。以與第 九實施例中形成第一低電阻區域15g相同的方式執行鋅（Zn)的擴散。在擴散結束時，移除 掩膜30。
[0452] 圖 46
[0453] 隨後，如圖46所示，在其上形成有第二低電阻區域R的高電阻區域15b'上形成絕 緣膜21，並在絕緣膜21上形成柵極開口 21g。然後，通過柵極開口 21g進行雜質擴散，在第 二低電阻區域R的中心處擴散P型雜質以用於形成具有到達高電阻區域15b'的深度的第 一低電阻區域15g。
[0454] 圖 47
[0455] 此後，如圖47所示，在第一低電阻區域15g上形成具有掩埋柵極開口 21g的形狀 的柵電極25。
[0456] 圖 43
[0457] 然後，如圖43所示，在絕緣膜21上形成暴露高電阻區域15b'的源極開口 21s和 漏極開口 21d，且源電極23s和漏電極23d形成並分別通過中間的源極開口 21s和漏極開口 21d歐姆接合到高電阻區域15b'，從而完成半導體器件2-5。圖47所示的過程之後的上述 過程可以按照第九實施例中圖28所示過程之後的過程的相同方式執行。
[0458] 第十三實施例的半導體器件的有益效果
[0459] 在具有上述構造的半導體器件2-5中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側上設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域 R而形成的構造，獲得了與第九實施例相同的效果。此外，第二低電阻區域R是通過擴散的 方式形成的，因此，可省略使用溼法蝕刻移除第二低電阻區域R的過程。
[0460] 另外，除了確保對具有基本上平坦表面的頂部勢壘層15上的各個部件的圖案化 的控制性，還使源電極23s和漏電極23d與高電阻區域15b'歐姆接合，同時避免與第二低 電阻區域R接觸。因此，還能夠降低接觸電阻。
[0461] 14.第十四實施例
[0462] 在頂部勢壘層和源電極/漏電極之間設置蓋層的示例
[0463] 圖48是示出了本發明第十四實施例的半導體器件的重要部分構造的剖面圖。在 下文中參考該附圖，對本發明的第十四實施例的半導體器件2-6的構造進行說明。
[0464] 第十四實施例的半導體器件的構造
[0465] 圖48所示的第十四實施例的半導體器件2-6與圖23中說明的第九實施例中的半 導體器件2-1的不同之處在於：在頂部勢壘層15和源電極23s或漏電極23d之間設置蓋層 33。其他構造與第九實施例中類似。因此，使用相同的附圖標記說明與第九實施例相同的 部件，並適當地省略了此實施例的詳細說明。
[0466] 更具體地，蓋層33設置在頂部勢壘層15和源電極23s或漏電極23d之間，且蓋層 23所包括的雜質的導電類型與第一低電阻區域15g的導電類型相反並與溝道層14的導電 類型相同（在此示例中為η型雜質）。蓋層33被構造成包括某個量的η型雜質的低電阻區 域。
[0467] 另外，蓋層33設置為處於被圖案化的狀態，以作為源電極23s和漏電極23d的基 礎，並設置於在此作為示例的以相同形狀圖案化的第二低電阻區域R上。在此示例中，第二 低電阻區域R的充當蓋層33的基礎的一部分與從第一低電阻區域15g延伸的第二低電阻 區域R分離。
[0468] 上述蓋層33可由與充當基礎的頂部勢壘層15的一部分晶格匹配的化合物半導體 材料構成，且可在能帶隙方面與頂部勢壘層15不匹配。然而，如果蓋層33的能帶隙與充當 基礎的頂部勢壘層15的能帶隙不同，則在結處形成電勢勢壘，由此存在著歐姆結處的電阻 升高的可能性。因此，蓋層33的能帶隙在半導體器件1-6的特性不受影響的程度上與充當 基礎的頂部勢壘層15的能帶隙匹配。當頂部勢壘層15的表面層（在此示例中為第二低電 阻區域R)由AlGaAs混合晶體構成時，上述蓋層33例如由包括η型雜質的GaAs構成。
[0469] 第十四實施例的半導體器件的操作和製造方法
[0470] 具有上述構造的半導體器件2-6以與第九實施例的半導體器件2-1相同的方式進 行操作。另外，半導體器件2-6以下述方式製造。
[0471] 圖 49
[0472] 首先，如圖49所示，在基板11上形成從緩衝層12直到第二低電阻區域R的各層， 由此形成頂部勢壘層15。此過程可以按照與第九實施例中使用圖26描述的製造過程相同 的方式執行。接著，在形成頂部勢壘層15之後，執行使將被用作蓋層33的η型GaAs層經 過外延生長的處理，隨後通過硼的離子注入來形成附圖中省略說明的設備隔離區域。
[0473] 圖 5〇
[0474] 接著，如圖50所示，對蓋層33圖案化以暴露第二低電阻區域R。此後，以期望圖案 移除第二低電阻區域R中被暴露的圓周部分，且使從蓋層33暴露的第二低電阻區域R與蓋 層33下方的第二低電阻區域R彼此分離。
[0475] 圖 51
[0476] 隨後，如圖51所示，在頂部勢壘層15上形成絕緣膜21，其中絕緣膜21形成為處於 覆蓋蓋層33的狀態，且在絕緣膜21上形成柵極開口 21g。然後，通過柵極開口 21g進行雜 質擴散，從而在從蓋層33暴露的第二低電阻區域R的中心處擴散p型雜質，以用於形成具 有到達高電阻區域15b'的深度的第一低電阻區域15g。
[0477] 圖 52
[0478] 此後，如圖52所示，在第一低電阻區域15g上形成具有掩埋柵極開口 21g的形狀 的柵電極25。
[0479] 圖 48
[0480] 此後，如圖48所示，在絕緣膜21上形成暴露蓋層33的源極開口 21s和漏極開口 21d，且源電極23s和漏電極23d形成並分別通過中間的源極開口 21s和漏極開口 21d歐姆 接合到蓋層33,從而完成半導體器件2-6。圖51所示的過程之後的上述過程可以按照第九 實施例中圖28所示的過程之後的過程相同的方式執行。
[0481] 第十四實施例的半導體器件的有益效果
[0482] 在具有上述構造的半導體器件2-6中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側上設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域 R而形成的構造，獲得了與第九實施例相同的效果。此外，半導體器件2-6以下述方式構造： 具有與溝道層14的導電類型相同的導電類型的η型蓋層33設置在頂部勢壘層15和源電 極23s或漏電極23d之間。由此，蓋層33充當溝道層14的載流子供應源，這樣能夠增加位 於蓋層33正下方的溝道層14的面載流子濃度。由此，能夠進一步降低導通電阻Ron，從而 還可以預期增加最大漏極電流Idmax的效果。
[0483] 應注意的是，第十四實施例並不限於應用於第九實施例，其可與第十至第十三實 施例組合。這樣也能夠獲得分別與各實施例組合的效果，同時也獲得此實施例的效果。
[0484] 15.第十五實施例
[0485] 源電極和漏電極設置在第二低電阻區域上的示例
[0486] 圖53是示出了本發明第十五實施例的半導體器件的重要部分構造的剖面圖。在 下文中參考該附圖，對本發明的第十五實施例的半導體器件2-7的構造進行說明。
[0487] 第十五實施例的半導體器件的構造
[0488] 圖53所示的第十五實施例的半導體器件2-7與圖23中說明的第九實施例中的半 導體器件2-1的不同之處在於：源電極和漏電極設置在第二低電阻區域R上。其他構造與 第九實施例中類似。因此，使用相同的附圖標記說明與第九實施例相同的部件，並適當地省 略了此實施例的詳細說明。
[0489] 更具體地，在半導體器件2-7的頂部勢壘層15上，第二低電阻區域R保留在源電 極23s和漏電極23d下方。
[0490] 第十五實施例的半導體器件的操作和製造方法
[0491] 具有上述構造的半導體器件2-7以與第九實施例的半導體器件2-1相同的方式進 行操作。另外，對於半導體器件2-7的製造方法，可在第九實施例的半導體器件2-1的製造 過程中將第二低電阻區域R圖案化成具有使第二低電阻區域R保留在源電極23s和漏電極 23d下方的形狀。
[0492] 第十五實施例的半導體器件的有益效果
[0493] 在具有上述構造的半導體器件2-7中，在JPHEMT結構中，與第一低電阻區域15g 相比具有更小的P型電荷量的第二低電阻區域R設置在第一低電阻區域15g的整個區域 上。此外，第二低電阻區域R覆蓋更寬的區域，因此能夠獲得進一步擴大在截止操作時形成 在溝道層14上的載流子耗盡區域從而進一步降低截止電容Coff的效果。因此與第九實施 例相比，降低截止電容Coff的效果更大。
[0494] 應注意的是，在此實施例的半導體器件2-7中，源電極23s和漏電極23d與第二低 電阻區域R歐姆接合，因此存在接觸電阻略微增大的可能性。然而，可通過優化歐姆接合時 的合金條件降低額外電阻。
[0495] 應注意的是，第十五實施例並不限於應用於第九實施例，其可與第十至第十四實 施例組合。這樣也能夠獲得分別與各實施例組合的效果，同時也獲得此實施例的效果。
[0496] 16.第十六實施例
[0497] 在層疊體中設置有源極區域和漏極區域的示例
[0498] 圖54是示出了本發明第十六實施例的半導體器件的重要部分構造的剖面圖。在 下文中參考該附圖，對本發明的第十六實施例的半導體器件2-8的構造進行說明。
[0499] 第十六實施例的半導體器件的構造
[0500] 圖54所示的第十六實施例的半導體器件2-8與圖23中說明的第九實施例中的半 導體器件2-1的不同之處在於：源極區域35s和漏極區域35d設置成具有從頂部勢壘層15 到達緩衝層12的深度。其他構造與第九實施例中類似。因此，使用相同的附圖標記說明與 第九實施例相同的部件，並適當地省略了此實施例的詳細說明。
[0501] 更具體地，在半導體器件1-8中，源極區域35s設置在層疊體10上並位於源電極 23s下方，且漏極區域35d設置在層疊體10上並位於漏電極23d下方。源極區域35s和漏 極區域35d作為雜質區域設置在圖案化的第二低電阻區域R外側，且該雜質區域具有從頂 部勢壘層15到達緩衝層12並至少到達溝道層14的深度。源極區域35s和漏極區域35d 中的每者所包括的雜質的導電類型與溝道層14的導電類型相同，並在此示例中構造為η型 雜質區域。
[0502] 源電極23s和漏電極23d分別與源極區域35s和漏極區域35d歐姆接合。
[0503] 第十六實施例的半導體器件的操作和製造方法
[0504] 具有上述構造的半導體器件2-8以與第九實施例的半導體器件2-1相同的方式進 行操作。另外，對於半導體器件2-8的在第二低電阻區域R圖案化之後的製造方法，如第九 實施例的半導體器件2-1的製造過程中使用圖27所述，可增加通過在離子注入法中擴散η 型雜質來形成源極區域35s和漏極區域35d的過程。
[0505] 第十六實施例的半導體器件的有益效果
[0506] 在具有上述構造的半導體器件2-8中，能夠通過在JPHEMT結構中的第一低電阻區 域15g的兩側上設置與第一低電阻區域15g相比具有更小的p型電荷量的第二低電阻區域 R而形成的構造，獲得了與第九實施例相同的效果。此外，具有到達溝道層14的η型源極區 域35s和漏極區域35d設置為夾持第二低電阻區域R的狀態，從而能夠增加位於第二低電 阻區域R正下方的溝道層14兩側上的面載流子濃度。另外，還能夠降低源電極23s或漏電 極23d與頂部勢壘層15的接觸電阻，從而能夠降低溝道電阻和接入電阻。這樣能夠進一步 降低導通電阻Ron,同時增加最大漏極電流Idmax。
[0507] 應注意的是，第十六實施例並不限於應用於第九實施例，其可與第十至第十五實 施例組合。這樣也能夠獲得分別與各實施例組合的效果，同時也獲得第十六實施例的效果。
[0508] 17.變化例 1
[0509] 在至此為止說明的第一至第十六實施例中，假設由形成在基板11頂部上的化合 物半導體製成的各層在層間彼此晶格匹配。然而，本發明並不限於此構造，且由形成在基板 11頂部上的化合物半導體製成的各層可由通過假晶技術（pseudomorphic technique)生長 的化合物半導體層或通過變質技術（metamorphic technique)生長的具有不同晶格常數的 化合物半導體層構成。例如，在由GaAs構成的基板11上，將通過使具有與GaAs的晶格常 數不同的晶格常數的化合物半導體經過變質生長而形成的層用作溝道層14。
[0510] 18.變化例 2
[0511] 另外，在上述第一至第十六實施例中，對均採用JPHEMT結構的半導體器件1-1至 1-8和2-1至2-8進行了說明，其中在JPHEMT結構中，相反導電類型的第一低電阻區域15g 設置在頂部勢壘層15內。然而，如果能夠調節第二低電阻區域R的能帶，也可以採用其他 構造。例如，本發明並不限於JPHEMT結構，且可適用於具有其他構造的半導體器件，例如， 使用雜質層作為溝道的JFET(結型FET)，以及在頂部勢壘層與柵電極之間包括絕緣膜的 MIS JPHEMT (金屬-絕緣-半導體JPHEMT)。
[0512] 圖55是示出了具有JFET結構的半導體器件1-9的重要部分構造的剖面圖。半導 體器件1-9具有包括由化合物半導體構成的溝道層14的層疊體10以及設置在層疊體10 的頂表面側上的柵電極25。
[0513] 更具體地，在半導體器件1-9中，均由化合物半導體材料構成的緩衝層12和溝道 層14依次順序地層疊在由化合物半導體構成的基板11上。緩衝層12和溝道層14構成層 疊體10。如同第一實施例，在層疊體10上設置有源電極23s、漏電極23d和柵電極25,且絕 緣膜21位於源電極23s、漏電極23d和柵電極25與層疊體10之間。
[0514] 另外，在半導體器件1-9中，層疊體10具有設置在層疊體10的頂表面側上並面對 柵電極25的第一低電阻區域15g以及設置在第一低電阻區域15g外部並與第一低電阻區 域15g連續的第二低電阻區域R。這樣能夠降低半導體器件1-9中的截止電容。
[0515] 應注意的是，圖55圖示了第二低電阻區域R的端部ER位於柵電極25的端部E25 外側的情況。然而，第二低電阻區域R的端部ER也可以不位於柵電極25的端部E25外側。
[0516] 溝道層14可例如為η型雜質區域，且第一低電阻區域15g和第二低電阻區域R中 的每者例如可以是P型雜質區域。應注意的是，溝道層14的導電類型可與第一低電阻區域 15g和第二低電阻區域R中每者的導電類型相反。
[0517] 圖56示出了具有MISJPHEMT結構的半導體器件1-10的重要部分構造的剖面圖。 半導體器件1-10具有包括由化合物半導體構成的溝道層14的層疊體10以及設置在層疊 體10的頂表面側上的柵電極25。
[0518] 更具體地，在半導體器件1-10中，均由化合物半導體材料構成的緩衝層12、底部 勢壘層13、溝道層14和頂部勢壘層15依次順序地層疊在由化合物半導體構成的基板11 上。從緩衝層12直到頂部勢壘層15的各層構成了層疊體10。如同第一實施例，在層疊體 10上，設置有源電極23s、漏電極23d和柵電極25,且絕緣膜21位於源電極23s、漏電極23d 和柵電極25與層疊體10之間。在頂部勢壘層15和柵電極25之間設置有柵極絕緣膜26。
[0519] 另外，在半導體器件1-10中，層疊體10具有設置在層疊體10的頂表面側上並面 對柵電極25的第一低電阻區域15g以及設置在第一低電阻區域15g外部並與第一低電阻 區域15g連續的第二低電阻區域R。這樣能夠降低半導體器件1-10中的截止電容。
[0520] 應注意的是，圖55或圖56圖示了在源電極23s和漏電極23d之間設置有單個柵 電極25的情況。然而，如同第九至第十六實施例，該變化例還可適用於在源電極23s和漏 電極23d之間設置有兩個以上柵電極25的多柵極結構。
[0521] 19.變化例 3
[0522] 另外，在上述第九實施例中，如作為放大視圖的圖57所示，說明了回折部25A處的 器件參數（Lgs、Lgd和Lgg)與直線部25B處的器件參數相同的情況。然而，回折部25A處 的器件參數也可以不同於直線部25B處的器件參數。例如，如圖58所示，還能夠使回折部 25A處的器件參數LgsA、LgdA和LggA比直線部25B處的器件參數LgsB、LgdB和LggB更 寬。回折部25A對導通電阻Ron具有無關緊要的影響，但對截止電容Coff有一定程度的影 響。因此，通過使回折部25A處的器件參數LgsA、LgdA和LggA比直線部25B處的器件參數 LgsB、LgdB和LggB更寬，如圖35所示，能夠降低截止電容Coff，同時降低Ron*Coff。應注 意的是，圖57和圖58均示出了在源電極23s和漏電極23d之間設置有三個柵電極25的情 況。
[0523] 20.應用示例
[0524] 天線開關電路和無線電通信裝置
[0525] 到目前為止在各實施例中說明的半導體器件例如可用於移動通信系統等中的無 線電通信裝置，更具體地可用作此類裝置中的天線開關。上述半導體器件對具有UHF (特高 頻）能帶以上的通信頻率的無線電通信裝置尤其有效。更具體地，當將第一至第十六實施 例中所述的具有低截止電容Coff和較好諧波畸變特性的任一半導體器件用作無線電通信 裝置中的天線開關時，能夠降低無線電通信裝置的尺寸和功耗。尤其在移動通信終端中，由 於裝置的尺寸和功耗降低，操作持續時間延長，從而能夠提高便攜性。
[0526] 圖59說示出了天線開關電路的示例。用於諸如行動電話等移動通信系統的天線 開關電路3-1例如可具有第一端子IN、第二端子10、第三端子OUT、第一開關器件SW1和第 二開關器件SW2。
[0527] 第一端子IN接收作為輸入的傳輸信號。第二端子10與天線連接。第三端子OUT 輸出在天線處接收的接收信號。第一開關器件SW1連接在第一端子IN和第二端子10之間。 第二開關器件SW2連接在第二端子10和第三端子OUT之間。第一開關器件SW1和第二開 關器件SW2中的一者或兩者由第一至第八實施例的半導體器件1-1至1-8中任一半導體器 件構成。
[0528] 第三開關器件SW3連接在第一端子IN和電源（在此示例中為接地）之間。第四 開關器件SW4連接在第三端子OUT和電源（在此示例中為接地）之間。第三開關器件SW3 和第四開關器件SW4中的一者或兩者由第一至第八實施例的半導體器件1-1至1-8中任一 半導體器件構成。
[0529] 在天線開關電路3-1中，在信號傳輸時，即當將傳輸信號從無線電通信裝置的發 射系統輸出到天線時，第一開關器件SW1和第四開關器件SW4處於導通狀態，而第二開關器 件SW2和第三開關器件SW3處於非導通狀態。此時，傳輸信號被從第一端子IN輸入，並通 過第一開關器件SW1被輸出到第二端子10。
[0530] 在信號接收時，即當在天線處接收的信號被輸入到無線電通信裝置的接收系統 時，第一開關器件SW1和第四開關器件SW4處於非導通狀態，且第二開關器件SW2和第三開 關器件SW3處於導通狀態。此時，在天線處接收的信號被從第二端子10輸入，並通過第二 開關器件SW2被輸出到第三端子OUT。
[0531] 圖60示出了天線開關電路的另一示例。在天線開關電路3-2中，第一至第四開關 器件SW1?SW4中的至少一者例如由多級連接（例如圖60中兩級連接）的第一至第八實 施例的半導體器件1-1至1-8中的任一半導體器件構成。這樣能夠提高天線開關電路3-2 中的功率持續性。
[0532] 更具體地，第一開關器件SW1以下述方式構造：多個在源電極23s和漏電極23d之 間均具有單個柵電極25的半導體器件（半導體器件1-1至1-8中的任一種）串聯連接。第 一開關器件SW1具有由源電極23s、柵電極25、漏電極23d、源電極23s、柵電極25和漏電極 23d依次順序地布置而成的層疊結構。第二至第四開關器件SW2?SW4亦是如此。
[0533] 圖61示出了天線開關電路的又一示例。在天線開關電路3-3中，第一至第四開關 器件SW1?SW4中的至少一者由第九至第十六實施例的半導體器件2-1至2-8中的任一半 導體器件構成。這樣能夠提高天線開關電路3-3中的功率持續性。
[0534] 圖62示出了天線開關電路的又一示例。在天線開關電路3-4中，第一至第四開關 器件SW1?SW4中的至少一者例如由多級連接（例如圖62中的兩級連接）的第九至第十六 實施例的半導體器件2-1至2-8中的任一半導體器件構成。這樣能夠進一步提高天線開關 電路3-4中的功率持續性。
[0535] 更具體地，第一開關器件SW1以下述方式構造：多個在源電極23s和漏電極23d之 間均具有兩個以上的柵電極25的半導體器件（半導體器件2-1至2-8中的任一種）串聯 連接。第一開關器件SW1具有由源電極23s、柵電極25、柵電極25、漏電極23d、源電極23s、 柵電極25、柵電極25和漏電極23d依次順序地布置而形成的層疊結構。第二至第四開關器 件SW2?SW4亦是如此。
[0536] 圖63示出了無線電通信裝置的示例。無線電通信裝置4-1是具有例如包括語音數 據通信及LAN通信等多種功能的行動電話系統。無線電通信裝置4-1例如可具有天線ANT、 天線開關電路3、高功率放大器ΗΡΑ、高頻集成電路RF IC(射頻集成電路）、基帶部BB、聲音 輸出部MIC、數據輸出部DT和接口部I/F(例如無線LAN(W-LAN:無線區域網）、藍牙（註冊 商標等））。天線開關電路3由圖59?圖62所示的天線開關電路3-1?3-4中的任一天線 開關電路構成。高頻集成電路RF 1C和基帶部BB通過接口部I/F彼此連接。在無線電通 信裝置4-1中，在信號傳輸時，即當將傳輸信號從無線電通信裝置4-1的發射系統輸出到天 線ANT時，從基站部BB輸出的傳輸信號通過高頻集成電路RFIC、高功率放大器ΗΡΑ和天線 開關電路3被輸出到天線ΑΝΤ。
[0537] 在信號接收時，即當在天線ΑΝΤ處接收的信號被輸入到無線電通信裝置4-1的接 收系統時，通過天線開關電路3和高頻集成電路RFIC將接收信號輸入到基帶部ΒΒ。在基帶 部ΒΒ中處理的信號從諸如聲音輸出部MIC、數據輸出部DT和接口部IF等輸出部輸出。
[0538] 在到此為止參考多個實施例對本發明進行說明。然而，本發明並不限於上述實施 例等，而是可以進行各種變化。
[0539] 例如，在上述實施例中，特別對半導體器件1-1至1-8和2-1至2-8、天線開關電 路3-1至3-4和無線電通信裝置4-1的構造進行了說明。然而，半導體器件1-1至1-8和 2-1至2-8、天線開關電路3-1至3-4和無線電通信裝置4-1並不限於具有附圖中說明的設 有所有部件的構造。另外，某些部件可使用任何其他部件來替代。
[0540] 另外，上述實施例中所述的各層的材料和厚度或成膜方法以及成膜條件都沒有限 制。使用其他材料和厚度或成膜方法以及成膜條件都是允許的。
[0541] 通過上述公開的示例性實施例可至少獲得下述構造。
[0542] (1) -種半導體器件，其包括：
[0543] 層疊體，其包括由化合物半導體構成的溝道層；以及
[0544] 至少一個柵電極，其設置在所述層疊體的頂表面側上，
[0545] 其中，所述層疊體包括：
[0546] 第一低電阻區域，其設置在所述層疊體的頂表面側上，所述第一低電阻區域面對 所述至少一個柵電極，以及
[0547] 第二低電阻區域，其設置在所述層疊體的頂表面側上並位於所述第一低電阻區域 的外側，所述第二低電阻區域與所述第一低電阻區域連續
[0548] (2)根據權利要求⑴所述的半導體器件，其中，
[0549] 所述第一低電阻區域包括與所述溝道層中移動的載流子的第一導電類型相反的 第二導電類型的雜質，且
[0550] 與所述第一低電阻區域相比，所述第二低電阻區域具有更小的所述第二導電類型 的每單位長度的電荷量
[0551] (3)根據權利要求（2)所述的半導體器件，其中，與所述第一低電阻區域相比，所 述第二低電阻區域具有更低的所述第二導電類型的雜質濃度。
[0552] (4)根據權利要求（2)或（3)所述的半導體器件，其中，與所述第一低電阻區域相 t匕，所述第二低電阻區域具有更小的厚度。
[0553] (5)根據權利要求（1)至（4)任一項所述的半導體器件，其還包括設置在所述層疊 體的頂表面側上的源電極和漏電極，其中，
[0554] 所述至少一個柵電極包括兩個以上的柵電極，且
[0555] 所述兩個以上的柵電極設置在所述源電極和所述漏電極之間。
[0556] (6)根據權利要求（5)所述的半導體器件，其中，
[0557] 所述源電極和所述漏電極中的每者具有梳子形狀，
[0558] 所述源電極和所述漏電極具有隔著間隙互相交錯的平面形狀，且
[0559] 所述兩個以上的柵電極中的每者具有蜿蜒通過所述間隙的平面形狀。
[0560] (7)根據權利要求（6)所述的半導體器件，其中，
[0561] 所述源電極和所述漏電極均包含多個梳齒部，
[0562] 所述兩個以上的柵電極中的每者具有沿著所述多個梳齒部中的每者的前邊緣的 回折部，且
[0563] 所述回折部具有包括弧線的平面形狀。
[0564] (8)根據權利要求（5)至（7)任一項所述的半導體器件，其中，所述第二低電阻區 域連續地設置在所述兩個以上的柵電極之間。
[0565] (9)根據權利要求（1)至（8)任一項所述的半導體器件，其中，
[0566] 所述層疊體包括所述溝道層和設置在所述溝道層的頂側上的頂部勢壘層，且
[0567] 所述頂部勢壘層由如下化合物半導體構成，與所述溝道層相比，該化合物半導體 中的與所述溝道層的結處的載流子移動側上的能帶更遠離所述溝道層內的本徵費米能級。
[0568] (10)根據權利要求（9)所述的半導體器件，其中，
[0569] 所述層疊體還包括設置在所述溝道層的底側上的底部勢壘層，且
[0570] 所述底部勢壘層由如下化合物半導體構成，與所述溝道層相比，該化合物半導體 中的與所述溝道層的結處的載流子移動側上的能帶更遠離所述溝道層中的本徵費米能級。
[0571] (11)根據權利要求（9)或（10)所述的半導體器件，其中，
[0572] 所述溝道層由作為III-V族化合物半導體的InGaAs混合晶體構成，且
[0573] 所述頂部勢壘層由作為III-V族化合物半導體的In(AlGa)AsP混合晶體構成。
[0574] (12)根據權利要求（1)至（11)任一項所述的半導體器件，其中，所述第二低電阻 區域設置在所述層疊體的頂表面中的除所述第一低電阻區域之外的區域中。
[0575] (13)根據權利要求（1)至（12)任一項所述的半導體器件，其還包括設置在所述第 二低電阻區域上的高電阻區域。
[0576] (14)根據權利要求（1)至（13)任一項所述的半導體器件，其中，在向所述至少一 個柵電極施加電壓時的截止狀態下，位於所述第二低電阻區域下方的所述溝道層內部的載 流子以及所述第二低電阻區域內部的具有與所述載流子的導電類型相反的導電類型的電 荷被耗盡。
[0577] (15)根據權利要求（1)至（14)任一項所述的半導體器件，其中，所述溝道層設置 在由GaAs構成的基板上。
[0578] (16)根據權利要求（15)所述的半導體器件，其中，所述溝道層是通過使晶格常數 不同於GaAs的化合物半導體在所述基板上進行變質生長而形成的。
[0579] (17) -種天線開關電路，其包括：
[0580] 第一端子，其用於接收作為輸入的傳輸信號；
[0581] 第二端子，其與天線相連接；
[0582] 第三端子，其用於輸出在所述天線處接收的接收信號；
[0583] 第一開關器件，其連接在所述第一端子和所述第二端子之間；以及
[0584] 第二開關器件，其連接在所述第二端子和所述第三端子之間，其中，
[0585] 在信號傳輸時，所述第一開關器件處於導通狀態，且所述第二開關器件處於非導 通狀態，而在信號接收時，所述第一開關器件處於非導通狀態，且所述第二開關器件處於導 通狀態，且
[0586] 所述第一開關器件和所述第二開關器件中的一者或兩者包括：
[0587] 層疊體，其包括由化合物半導體構成的溝道層；以及
[0588] 至少一個柵電極，其設置在所述層疊體的頂表面側上，
[0589] 其中，所述層疊體包括：
[0590] 第一低電阻區域，其設置在所述層疊體的所述頂表面側上，所述第一低電阻區域 面對所述至少一個柵電極，以及
[0591] 第二低電阻區域，其設置在所述層疊體的所述頂表面側上並位於所述第一低電阻 區域的外部，所述第二低電阻區域與所述第一低電阻區域連續。
[0592] (18)根據權利要求（17)所述的天線開關電路，其中，所述第一開關器件和所述第 二開關器件中的一者或兩者具有多柵極結構。
[0593] (19)根據權利要求（17)或（18)所述的天線開關電路，其中，所述第一開關器件和 所述第二開關器件中的一者或兩者由多級連接的多個開關器件構成。
[0594] (20) -種設置有天線和天線開關電路的無線電通信裝置，所述天線開關電路用於 執行傳輸信號向所述天線的輸入或所述天線處接收的接收信號的輸出的切換，所述天線開 關電路包括：
[0595] 第一端子，其用於接收作為輸入的傳輸信號；
[0596] 第二端子，其與天線相連接；
[0597] 第三端子，其用於輸出在所述天線處接收的接收信號；
[0598] 第一開關器件，其連接在所述第一端子和所述第二端子之間；以及
[0599] 第二開關器件，其連接在所述第二端子和所述第三端子之間，其中，
[0600] 在信號傳輸時，所述第一開關器件處於導通狀態，且所述第二開關器件處於非導 通狀態，而在信號接收時，所述第一開關器件處於非導通狀態，且所述第二開關器件處於導 通狀態，且
[0601] 所述第一開關器件和所述第二開關器件中的一者或兩者包括：
[0602] 層疊體，其包括由化合物半導體構成的溝道層；以及
[0603] 至少一個柵電極，其設置在所述層疊體的頂表面側上，
[0604] 其中，所述層疊體包括：
[0605] 第一低電阻區域，其設置在所述層疊體的所述頂表面側上，所述第一低電阻區域 面對所述至少一個柵電極，以及
[0606] 第二低電阻區域，其設置在所述層疊體的所述頂表面側上並位於所述第一低電阻 區域的外部，所述第二低電阻區域與所述第一低電阻區域連續。
[0607] 本領域技術人員應當理解，依據設計要求和其它因素，可以在本發明所附的權利 要求及其等同物的範圍內進行各種修改、組合、次組合及改變。
[0608] 本申請包含與2013年5月8日向日本專利局提交的日本在先專利申請 2013-098079以及2013年10月30日向日本專利局提交的日本在先專利申請2013-225833 的公開內容相關的主題，並要求其優先權，將該在先申請的全部內容以引用的方式併入本 文。
【權利要求】
1. 一種半導體器件，其包括： 層疊體，其包括由化合物半導體構成的溝道層；以及 至少一個柵電極，其設置在所述層疊體的頂表面側上， 其中，所述層疊體包括： 第一低電阻區域，其設置在所述層疊體的頂表面側上，所述第一低電阻區域面對所述 至少一個柵電極，以及 第二低電阻區域，其設置在所述層疊體的頂表面側上並位於所述第一低電阻區域的外 偵牝所述第二低電阻區域與所述第一低電阻區域連續。
2. 根據權利要求1所述的半導體器件，其中， 所述第一低電阻區域包括與所述溝道層中移動的載流子的第一導電類型相反的第二 導電類型的雜質，且 與所述第一低電阻區域相比，所述第二低電阻區域具有更小的所述第二導電類型的每 單位長度的電荷量。
3. 根據權利要求2所述的半導體器件，其中，與所述第一低電阻區域相比，所述第二低 電阻區域具有更低的所述第二導電類型的雜質濃度。
4. 根據權利要求2所述的半導體器件，其中，與所述第一低電阻區域相比，所述第二低 電阻區域具有更小的厚度。
5. 根據權利要求1所述的半導體器件，其還包括設置在所述層疊體的頂表面側上的源 電極和漏電極，其中， 所述至少一個柵電極包括兩個以上的柵電極，且 所述兩個以上的柵電極設置在所述源電極和所述漏電極之間。
6. 根據權利要求5所述的半導體器件，其中， 所述源電極和所述漏電極中的每者具有梳子形狀， 所述源電極和所述漏電極具有隔著間隙互相交錯的平面形狀，且 所述兩個以上的柵電極中的每者具有蜿蜒通過所述間隙的平面形狀。
7. 根據權利要求6所述的半導體器件，其中， 所述源電極和所述漏電極均包含多個梳齒部， 所述兩個以上的柵電極中的每者具有沿著所述多個梳齒部中的每者的前邊緣的回折 部，且 所述回折部具有包括弧線的平面形狀。
8. 根據權利要求5所述的半導體器件，其中，所述第二低電阻區域連續地設置在所述 兩個以上的柵電極之間。
9. 根據權利要求1所述的半導體器件，其中， 所述層疊體包括所述溝道層和設置在所述溝道層的頂側上的頂部勢壘層，且 所述頂部勢壘層由如下化合物半導體構成，與所述溝道層相比，該化合物半導體中的 與所述溝道層的結處的載流子移動側上的能帶更遠離所述溝道層內的本徵費米能級。
10. 根據權利要求9所述的半導體器件，其中， 所述層疊體還包括設置在所述溝道層的底側上的底部勢壘層，且 所述底部勢壘層由如下化合物半導體構成，與所述溝道層相比，該化合物半導體中的 與所述溝道層的結處的載流子移動側上的能帶更遠離所述溝道層中的本徵費米能級。
11. 根據權利要求9所述的半導體器件，其中， 所述溝道層由作為III-V族化合物半導體的InGaAs混合晶體構成，且 所述頂部勢壘層由作為III-V族化合物半導體的In(AlGa)AsP混合晶體構成。
12. 根據權利要求1所述的半導體器件，其中，所述第二低電阻區域設置在所述層疊體 的頂表面中的除所述第一低電阻區域之外的整個區域中。
13. 根據權利要求1所述的半導體器件，其還包括設置在所述第二低電阻區域上的高 電阻區域。
14. 根據權利要求1所述的半導體器件，其中，在向所述至少一個柵電極施加電壓時的 截止狀態下，位於所述第二低電阻區域下方的所述溝道層內部的載流子以及所述第二低電 阻區域內部的具有與載流子的導電類型相反的導電類型的電荷被耗盡。
15. 根據權利要求1所述的半導體器件，其中，所述溝道層設置在由GaAs構成的基板 上。
16. 根據權利要求15所述的半導體器件，其中，所述溝道層是通過使晶格常數不同於 GaAs的化合物半導體在所述基板上進行變質生長而形成的。
17. -種天線開關電路，其包括： 第一端子，其用於接收作為輸入的傳輸信號； 第二端子，其與天線相連接； 第三端子，其用於輸出在所述天線處接收的接收信號； 第一開關器件，其連接在所述第一端子和所述第二端子之間；以及 第二開關器件，其連接在所述第二端子和所述第三端子之間，其中， 在信號傳輸時，所述第一開關器件處於導通狀態，且所述第二開關器件處於非導通狀 態，而在信號接收時，所述第一開關器件處於非導通狀態，且所述第二開關器件處於導通狀 態，且 所述第一開關器件和所述第二開關器件中的一者或兩者由權利要求1-16中任一項所 述的半導體器件構成。
18. 根據權利要求17所述的天線開關電路，其中，所述第一開關器件和所述第二開關 器件中的一者或兩者由多級連接的多個所述半導體器件構成。
19. 一種設置有天線和根據權利要求17或18所述的天線開關電路的無線電通信裝置， 所述天線開關電路用於執行傳輸信號向所述天線的輸入或所述天線處接收的接收信號的 輸出的切換。
【文檔編號】H01L29/778GK104143569SQ201410180883
【公開日】2014年11月12日 申請日期:2014年4月30日 優先權日:2013年5月8日
【發明者】竹內克彥, 谷口理 申請人:索尼公司