可編程電阻器元件及其形成方法與程序化方法
2023-10-11 21:56:14 1
專利名稱：可編程電阻器元件及其形成方法與程序化方法
技術領域：
本發明涉及一種晶片內的熔絲元件，特別是涉及一種在電性上可編程且具有多重電阻值的多晶矽熔絲。
背景技術：
在集成電路技術中有許多方法可用來提供製造上的靈活性，這些技術的特點是可以使一般的電路設計更易裝配至特定應用中，或是在製程中對參數的影響很小或根本不影響參數。其中一種配置(configuration)的方法就是在晶片內使用可編程熔絲(programmable fuses)，該熔絲是一種可用在斷路(open circuit)中的導體元件。當該元件是導體時，電路就會根據第一配置操作；當該元件是斷路時，電路就會根據第二配置操作。在傳統的現有技術中，晶片內的熔絲只是一條簡單的金屬線，該金屬線可利用雷射切割而形成斷路；此類型的熔絲非常有用，但其需要外部的雷射切割源。
另一種形成可編程熔絲的方法是使用多晶矽線，利用經過多晶矽線且超過其電流密度承受度而將熔絲燒斷形成斷路。但這種熔絲有一個限制，就是只能用在二元元件中，即不是導線就是斷路的0或1狀態，對於形成多重態的可編程熔絲元件而言，該技術具有高度優勢。
有許多現有技術的發明與晶片內的熔絲有關Carroll等人的美國專利6,356,496 B1描述了一種形成多晶矽電阻器的方法，該電阻器可以通過燒斷熔絲來調整電阻值；Tsui等人的美國專利6,242,790 B1描述了一種利用多晶矽電阻器/熔絲所製成的多種電阻；Sundaraman等人的美國專利6,175,261 B1則公開了一種晶片內熔絲電路。
發明內容
本發明的主要目的在於提供一種有效率且非常易於製造的集成電路元件。
本發明的另一目的在於提供一種形成可用於多重態的可編程多晶矽熔絲元件的方法。
本發明的另一目的在於提供一種形成可編程多晶矽熔絲元件，且對CMOS製程影響最小的方法。
本發明的另一目的在於提供一種形成可編程多晶矽熔絲元件的方法，其中該元件的狀態根據多晶矽電阻器的並聯組態而有所不同。
本發明的另一目的在於提供一種形成可編程多晶矽熔絲元件的方法，其中該元件可根據斷路電晶體的數目來顯現出兩種以上的狀態。
本發明的另一目的在於提供一種形成可編程多晶矽熔絲元件的方法，其中該任何電阻器的相對電阻值是通過選擇性形成金屬矽化物來控制的。
本發明的另一目的在於提供一種形成可編程多晶矽熔絲元件的方法，其中該任何電阻器的相對電阻值是通過選擇性摻雜電阻器來控制的。
本發明的另一目的在於提供一種利用晶片內電流源來程序化該可編程多晶矽熔絲元件的方法。
本發明的另一目的在於提供一種程序化該可編程多晶矽熔絲元件的方法，該方法利用多重脈衝電流將電阻器程序化至多於兩種的狀態。
為了實現上述目的，本發明提供一種在集成電路元件中形成可編程電阻器元件的方法，該方法包括在基底上沉積半導體層，再將該半導體層圖形化以形成多條線路，這些線路在第一端點與第二端點間電性並聯，且可通過從第一端點流至第二端點的電流而將任一線路燒斷，將金屬半導體合金選擇性地形成於第一群線路上但不形成於第二群線路上。
本發明所述的在集成電路元件中形成可編程電阻器元件的方法，所述半導體層包括矽或多晶矽。
本發明所述的在集成電路元件中形成可編程電阻器元件的方法，所述金屬半導體合金包括金屬矽化物。
本發明所述的在集成電路元件中形成可編程電阻器元件的方法，所述選擇性形成一個金屬半導體合金的步驟包括在所述多條線路上形成一個遮蔽層，其中所述遮蔽層覆蓋所述第二群線路但露出所述第一群線路；在所述遮蔽層與所述多條線路上沉積一個金屬層，其中所述金屬層與所述第一群線路接觸；對所述金屬層進行退火處理以形成所述金屬半導體合金於所述第一群線路上；以及移除未反應的所述金屬層。
本發明所述的在集成電路元件中形成可編程電阻器元件的方法，還包括在選擇性形成一個金屬半導體合金之前選擇性摻雜所述多條線路。
本發明所述的在集成電路元件中形成可編程電阻器元件的方法，所述第一群線路被摻雜且所述第二群線路未被摻雜。
本發明所述的在集成電路元件中形成可編程電阻器元件的方法，所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
為了實現上述目的，本發明還提供一種在集成電路元件中的可編程電晶體元件，該元件包括多條線路，該線路位於基底的半導體層上，這些線路在第一端點與第二端點間電性並聯，且可通過從第一端點流至第二端點的電流而將任一線路燒斷，金屬半導體合金位於第一群線路上但不位於第二群線路上。
本發明所述的在集成電路元件中的可編程電阻器元件，所述半導體層包括矽或多晶矽。
本發明所述的在集成電路元件中的可編程電阻器元件，所述金屬半導體合金包括金屬矽化物。
本發明所述的在集成電路元件中的可編程電阻器元件，所述多條線路被摻雜。
本發明所述的在集成電路元件中的可編程電阻器元件，所述第一群線路被摻雜且所述第二群線路未被摻雜。
本發明所述的在集成電路元件中的可編程電阻器元件，所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
為了實現上述目的，本發明還提供一種程序化可編程電阻器元件的方法，該元件包括多條線路，該線路位於基底的半導體層上，這些線路在第一端點與第二端點間電性並聯，且可通過從第一端點流至第二端點的電流而將任一線路燒斷，金屬半導體合金位於第一群線路上但不位於第二群線路上；該方法包括迫使一個程序化電流(programming current)由第一端點流至第二端點，且該程序化電流會使在第一群的第一線路燒斷，以使元件形成第二電阻值，最後再將該程序化電流移除。
本發明所述的程序化可編程電阻器元件的方法，所述半導體層包括矽或多晶矽。
本發明所述的程序化可編程電阻器元件的方法，所述金屬半導體合金包括金屬矽化物。
本發明所述的程序化可編程電阻器元件的方法，所述多條線路被摻雜。
本發明所述的程序化可編程電阻器元件的方法，所述第一群線路被摻雜且所述第二群線路未被摻雜。
本發明所述的程序化可編程電阻器元件的方法，所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
本發明所述的程序化可編程電阻器元件的方法，還包括從所述第一端點至所述第二端點強加第二程序化電流，其中所述第二程序化電流會使在所述第二群中的線路燒斷，以使所述元件在所述第一端點與所述第二端點間包括第三電阻值；以及移除所述第二程序化電流。
利用本發明可以得到一種既具有效率又容易製造的集成電路元件，以及一種具有多重狀態的可編程多晶矽熔絲元件的形成方法，該形成方法對標準CMOS製程的影響最小。該方法可利用多晶矽電阻器的並聯組合決定元件的狀態；可根據電阻器被燒斷的數目來使元件表現出兩種以上的狀態；可通過金屬矽化物的形成與否來控制電阻線的相對電阻值；還可通過電阻器的摻雜與否來控制電阻線的相對電阻值。本發明還可以得到一種利用晶片內電流源來程序化可編程多晶矽熔絲元件的方法，該程序化可編程多晶矽熔絲元件的方法是利用電流的多重脈衝來使元件程序化至兩種以上的狀態。
圖1是本發明的第一較佳實施例，顯示一個可編程電阻器元件的俯視圖。
圖2至圖6是本發明的第二較佳實施例，顯示形成可編程電阻器元件的方法。
圖7至圖8是本發明的第三較佳實施例，顯示程序化可編程電阻器元件的方法。
具體實施例方式
本發明的較佳實施例公開一種形成可編程熔絲元件的方法，該元件將在後面描述。本發明也公開一種程序化該元件，使之具有多於兩種狀態的方法。本領域技術人員在不脫離本發明的範疇內，應能利用和延伸利用本發明。
圖1是本發明的第一較佳實施例。本發明的許多重要特徵將在後面揭示和討論。圖1是一種可編程熔絲元件的俯視圖，該元件包括多條線路R1 18a、R2 18b、R3 18c與R4 18d。該線路的重要特徵包括位於基底上的半導體層18，且線路18a、18b、18c與18d在第一端點TA與第二端點TB間電性並聯，且可通過從第一端點TA流至第二端點TB的電流將任一線路18a、18b、18c與18d燒斷(blow open)。
另一個重要特徵是金屬半導體合金的形成與否，該金屬半導體合金位於第一群線路(例如R1 18a)上，但並不位於第二群線路(例如R2 18b、R3 18c與R4 18d)上。該金屬半導體合金是利用金屬半導體掩膜30選擇性地形成於第一群線路R118a上，且不形成於第二群線路R2 18b、R3 18c與R4 18d上。通過金屬半導體合金在線路上的形成與否，可以使線路的電阻值產生重大差異，例如線路R1 18a上形成金屬半導體合金，則會使其具有一個非常低的電阻值，即使線路R1 18a是最窄的線路，金屬半導體合金也會使線路R1 18a具有最小的電阻值，當元件受超過最小程序化值的電流脈衝時，由於金屬半導體合金的存在，會使線路R1 18a的最窄部分最先被燒斷。
另一個重要特徵是線路的摻雜與否，這會使線路的電阻產生重大差異，例如線路R1 18a、R2 18b與R3 18c被摻雜，線路R4 18d未摻雜，則未摻雜線路R418d就會具有比摻雜線路R1 18a、R2 18b與R3 18c更高的電阻值。另一重要特徵就是線寬，線路R1 18a、R2 18b、R3 18c與R4 18d的線寬可各不相同，以具有不同的電阻值。
圖2至圖6是一系列剖面圖，說明本發明形成可編程熔絲元件的較佳方法，也顯示和描述了許多本發明的重要關鍵特徵。如圖2所示，第一較佳特徵基底10可包括任何半導體材料或SOI(silicon on insulator，絕緣體上長多晶矽膜)材料，且該基底10較佳包括矽。如圖2所示，絕緣層14形成於基底10上，該絕緣層14為淺溝隔離14，此外，矽的局部氧化(LOCOS)也可作為一個非主動區。
另一重要特徵是半導體層18形成於基底10上，且較佳形成於絕緣層14上，而所有已知的半導體材料都可以用來形成半導體層18，且該半導體層18較佳包括矽，更佳包括多晶矽。例如，在絕緣層14上形成500至2500埃的多晶矽層18，而在一個較佳例子中，多晶矽層18包括使用與集成電路元件CMOS電晶體柵極相同的多晶矽層。利用本發明的形成方法可以對標準製程作最小的改變，所以幾乎不影響原來的製程，例如多晶矽層18仍可利用化學氣相沉積(CVD)製程沉積。
半導體層18可以用本徵(intrinsic)層或摻雜層來形成，若半導體層18是利用本徵層形成，則半導體層18具有非常低的摻雜離子濃度；若半導體層18是利用摻雜層形成，則摻雜離子的濃度高得足以使半導體層18形成n型或p型半導體層，而該摻雜離子可以為磷、硼或砷。當使用多晶矽作為半導體層18時，該多晶矽層可被單獨沉積或與摻雜製程同時進行。此外，在多晶矽層沉積之後，還可以順應式地被摻雜至所需的起始濃度。
如圖3所示，圖形化半導體層18以形成多條線路R1 18a、R2 18b、R3 18c與R4 18d。該圖形化可利用任何已知的方法來執行，例如，將一個光感層(圖中未示)沉積在半導體層18上，再利用光線經由掩膜版曝光然後顯影，此光感層就會根據掩膜版的圖形對半導體層18進行曝光，然後以該膜作為晶片上的掩膜，刻蝕並移除半導體層18，然後再剝除該光感層。所形成的線路R1 18a、R2 18b、R3 18c與R4 18d可具有相同線寬，更佳情況是根據所需的相對電阻值來形成每條線路的線寬，例如需要最大電阻的線路可以作得最細，而作得較寬的線路(例如線路R4 18d)則可以承載較大電流密度而不易被燒斷(blownopen)，所以線寬可針對線路的燒斷與否來作最佳調整，這樣，形成了四條線路R1 18a、R2 18b、R3 18c與R4 18d。在實際應用中，元件可包括兩條或兩條以上的線路。
圖4用來說明本發明的另一個重要特徵。如上所述，線路R1 18a、R2 18b、R3 18c與R4 18d可被選擇性摻雜以製造出最佳電阻值的電路。在此例中，離子26被注入線路R1 18a、R218b與R3 18c中以降低這些線路的電阻值，其中摻雜掩膜22用來覆蓋線路R4 18d，以防止離子26注入至線路18d中。在此方式中，摻雜的線路群R1 18a、R2 18b與R3 18c具有比未摻雜線路群R4 18d更小的電阻值。
圖5用來說明本發明的重要特徵，形成第二遮蔽層30以覆蓋第二群線路且將第一群線路露出。如圖所示，第一群線路包括R1 18a，第二群線路包括R2 18b、R3 18c與R4 18d；第二遮蔽層30較佳包括光感層或光刻膠層，且如上所述可被圖形化；然後在第二遮蔽層30與露出的線路R1 18a上形成金屬層34，該金屬層34較佳包括可與半導體層18反應的金屬，以形成金屬半導體合金，若該半導體層18包括矽或多晶矽，則該金屬層34較佳包括銅、鈦、鎳或鉑；該金屬層34可通過物理或化學氣相沉積以形成約為10至300埃的厚度。
接下來，對金屬層34與半導體層18進行退火處理以催化線路R1 18a上的金屬半導體合金的形成。例如，可將集成電路元件加熱至約300至800℃。如圖6所示，金屬半導體合金層38隻形成於線路R1 18a上。在一個較佳例子中，當半導體層18為矽或多晶矽時，則金屬半導體合金層38包括金屬矽化物，例如TiSi2、CoSi2、NiSi或PtSix。該金屬半導體合金層3 8較佳形成約10至300埃的厚度；在經過退火處理後，可接著將未反應的金屬層34移除。
請再次參閱圖1，根據在較佳實施例中所提到的形成方法，在線路R1 18a、R2 18b、R3 18c與R4 18d中，只有線路R1 18a上有金屬半導體合金，線路R1 18a、R2 18b與R3 18c被摻雜，而線路R4 18d既沒有被摻雜也不具有金屬半導體合金。
在最初狀態中，元件的電阻值為線路R1至R4的並聯組合，該元件的第一電阻表示元件的第一儲存態，該全部線路都連接的第一狀態是元件的最小電阻。
圖7用來說明元件的第一程序化的執行。首先將第一程序化電流IP1從端點TA強加至TB上，且該第一程序化電流IP1已經大到足以使元件中最脆弱的線路被燒斷。在此例中，最脆弱的線路為R1 18a，原因如下首先，線路R1 18a上具有金屬半導體合金，此金屬半導體合金物會大幅降低線路的電阻率；第二，線路R1已摻雜；第三，線路R1為最細的線，因此，大部分程序化電流會傳導至線路R1中，當超過金屬半導體合金的耐熱度時，該線路就會被燒斷。第一程序化電流IP1主要是一個脈衝，此脈衝大到足以將最脆弱的線路R1燒斷而不損害到其它的線路(R2至R4)。
在經過第一程序化脈衝處理後，元件被程序化至第二狀態。在第二狀態中，最脆弱的線路R1已被燒斷，而線路R2至R4依然連接，所以，元件的電阻值會由於少了線路R1而變高，此第二電阻值為可編程電阻器元件的第二狀態。
現在請參閱圖8，重複利用上述程序化方法即可將元件由第二狀態程序化至第三狀態。將第二程序化電流IP2從端點TA強加至TB上，該第二程序化電流IP2與其持續的時間已大到足以將下一個最脆弱的線路R2燒斷。在此例中，線路R2為摻雜線，且該線是未被燒斷的現有線路中最細的一條，所以其熱承受度最小。在線路R2被燒斷後，該元件進入到第三狀態，與該第三狀態相對應的第三電阻是線路R3與R4的並聯組合。可以再重複利用上述步驟將線路R3 18c燒斷，使元件程序化至第四狀態，而此第四狀態的電阻只為線路R4的電阻。
以上顯示的是本發明的獨特組合創造出一種有利元件的方法，該元件利用多條線路的並聯組合、金屬半導體合金的形成與否以及線路的摻雜與否來決定其電阻值，而利用該技術所形成的元件對模擬電路的可編程或可修整電阻特別有用，且可用於內置式自測(built-in self-test，BIST)或自測與自我修復(built-in self-repair，BISR)的結合中。此熔絲預計將可在集成電路元件中成為主流技術，多重邏輯層次可通過重複程序化脈衝做程序化的動作。本發明的多晶矽熔絲結構包括具有氮、磷或本徵摻雜質的組合和/或矽化物或非矽化物區的條狀結構，該獨特結構與只利用多種長度或寬度多晶矽條所形成的電晶體的結構不同。
所形成的可編程電阻器元件特別適合作為集成電路元件中的晶片識別器(identifier)，可利用單一可編程電阻器或該可編程電阻器的組合來形成集成電路元件中的獨特識別器。
以下對本發明的優點加以總結利用本發明可以得到一種既具有效率又容易製造的集成電路元件，以及一種具有多重狀態的可編程多晶矽熔絲元件的形成方法，該形成方法對標準CMOS製程的影響最小。該方法可利用多晶矽電阻器的並聯組合決定元件的狀態；可根據電阻器被燒斷的數目來使元件表現出兩種以上的狀態；可通過金屬矽化物的形成與否來控制電阻線的相對電阻值；還可通過電阻器的摻雜與否來控制電阻線的相對電阻值。本發明還可以得到一種利用晶片內電流源來程序化可編程多晶矽熔絲元件的方法，該程序化可編程多晶矽熔絲元件的方法是利用電流的多重脈衝來使元件程序化至兩種以上的狀態。
如較佳實施例所示，本發明提供了一種比現有技術效率更高且更易於製造的技術。
雖然本發明已通過較佳實施例說明如上，但該較佳實施例並非用以限定本發明。本領域的技術人員，在不脫離本發明的精神和範圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發明的保護範圍以權利要求書的範圍為準。
附圖中符號的簡單說明如下10基底38金屬半導體合金層14絕緣層 IP1第一程序化電流18半導體層IP2第二程序化電流22摻雜掩膜R1 18a、R2 18b線路26離子注入R3 18c、R4 18d線路30第二遮蔽層 TA第一端點34金屬層 TB第二端點
權利要求
1.一種在集成電路元件中形成可編程電阻器元件的方法，其特徵在於包括在一個基底上形成一個半導體層；圖形化所述半導體層以形成多條線路，其中所述線路在第一端點與第二端點間電性並聯，且其中任一所述線路可通過從所述第一端點至所述第二端點強加一個電流而被燒斷；以及選擇性形成一個金屬半導體合金於所述線路中的第一群上，但不位於所述線路中的第二群上。
2.根據權利要求1所述的在集成電路元件中形成可編程電阻器元件的方法，其特徵在於所述半導體層包括矽或多晶矽。
3.根據權利要求1所述的在集成電路元件中形成可編程電阻器元件的方法，其特徵在於所述金屬半導體合金包括金屬矽化物。
4.根據權利要求1所述的在集成電路元件中形成可編程電阻器元件的方法，其特徵在於所述選擇性形成一個金屬半導體合金的步驟包括在所述多條線路上形成一個遮蔽層，其中所述遮蔽層覆蓋所述第二群線路但露出所述第一群線路；在所述遮蔽層與所述多條線路上沉積一個金屬層，其中所述金屬層與所述第一群線路接觸；對所述金屬層進行退火處理以形成所述金屬半導體合金於所述第一群線路上；以及移除未反應的所述金屬層。
5.根據權利要求1所述的在集成電路元件中形成可編程電阻器元件的方法，其特徵在於還包括在選擇性形成一個金屬半導體合金之前選擇性摻雜所述多條線路。
6.根據權利要求1所述的在集成電路元件中形成可編程電阻器元件的方法，其特徵在於所述第一群線路被摻雜且所述第二群線路未被摻雜。
7.根據權利要求1所述的在集成電路元件中形成可編程電阻器元件的方法，其特徵在於所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
8.一種在集成電路元件中的可編程電阻器元件，其特徵在於包括多條線路包括一個半導體層位於一個基底上，其中所述線路在第一端點與第二端點間電性並聯，且任何所述線路可通過從所述第一端點至所述第二端點強加一個電流而被燒斷；以及位於第一群所述線路上但不位於第二群所述線路上的一個金屬半導體合金。
9.根據權利要求8所述的在集成電路元件中的可編程電阻器元件，其特徵在於所述半導體層包括矽或多晶矽。
10.根據權利要求8所述的在集成電路元件中的可編程電阻器元件，其特徵在於所述金屬半導體合金包括金屬矽化物。
11.根據權利要求8所述的在集成電路元件中的可編程電阻器元件，其特徵在於所述多條線路被摻雜。
12.根據權利要求8所述的在集成電路元件中的可編程電阻器元件，其特徵在於所述第一群線路被摻雜且所述第二群線路未被摻雜。
13.根據權利要求8所述的在集成電路元件中的可編程電阻器元件，其特徵在於所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
14.一種程序化可編程電阻器元件的方法，所述元件包括多條線路包括一個半導體層位於一個基底上，其中所述線路在第一端點與第二端點間電性並聯，且其中任一所述線路可通過從所述第一端點至所述第二端點強加一個電流而被燒斷；以及位於第一群所述線路上但不位於第二群所述線路上的一個金屬半導體合金，其中所述元件包括介於所述第一與第二端點間的第一電阻值；其特徵在於所述方法包括從所述第一端點至所述第二端點強加一個程序化電流，其中所述程序化電流會使所述第一群中的第一線路燒斷，以使所述元件在所述第一端點與所述第二端點間包括第二電阻值；以及移除所述程序化電流。
15.根據權利要求14所述的程序化可編程電阻器元件的方法，其特徵在於所述半導體層包括矽或多晶矽。
16.根據權利要求14所述的程序化可編程電阻器元件的方法，其特徵在於所述金屬半導體合金包括金屬矽化物。
17.根據權利要求14所述的程序化可編程電阻器元件的方法，其特徵在於所述多條線路被摻雜。
18.根據權利要求17所述的程序化可編程電阻器元件的方法，其特徵在於所述第一群線路被摻雜且所述第二群線路未被摻雜。
19.根據權利要求14所述的程序化可編程電阻器元件的方法，其特徵在於所述第一群包括一個單一線路，所述第二群包括一條以上的線路，且所述單一線路包括在所有所述線路中的最小電阻值。
20.根據權利要求14所述的程序化可編程電阻器元件的方法，其特徵在於還包括從所述第一端點至所述第二端點強加第二程序化電流，其中所述第二程序化電流會使在所述第二群中的線路燒斷，以使所述元件在所述第一端點與所述第二端點間包括第三電阻值；以及移除所述第二程序化電流。
全文摘要
本發明提供一種可編程電阻器元件及其形成方法與程序化方法。該形成方法包括在基底上沉積半導體層；接著圖形化該半導體層以形成多條線路，且這些線路在第一端點與第二端點間電性並聯，其中任何線路可通過從第一端點至第二端點強加電流而被燒斷；選擇性形成金屬半導體合金於第一群線路上但不位於第二群線路上。此外，本發明還描述一種程序化可編程電阻器元件的方法。通過本發明，可以得到一種既具有效率又容易製造的集成電路元件，從而獲得可編程的、具有多重狀態的集成電路元件。
文檔編號H01L27/10GK1612339SQ20041008647
公開日2005年5月4日 申請日期2004年10月21日 優先權日2003年10月22日
發明者吳顯揚 申請人:臺灣積體電路製造股份有限公司