反相移位方式的制約競爭計數碼電路的製作方法

2023-10-08 07:53:49

專利名稱：反相移位方式的制約競爭計數碼電路的製作方法
技術領域：
本發明涉及一種制約競爭的16進位編碼的反相移位方式實現的制約競爭計數碼電路。
背景技術：
目前，公知的16進位編碼是8421碼，這是一組自然二進位基礎上的權重碼，8421碼是數據中的半字節，可以方便的組成字節(Byte)、字(Word)等現代信息技術的基礎數據格式，可以方便的用於邏輯電路的計數、計算、存儲和交換。但是，8421碼是一組16進位循環碼，其編碼相鄰位間轉換時，有兩位以上的數據需要同時發生變化的機會。用在計數方式時，在某些時候，例如下表從16進位數的7(對應的8421碼為0111)變為8(對應的8421碼為1000)時，8421碼的4位二進位數據均發生跳變，多位同時變化帶來的競爭對數據的可靠性有影響，增加了數據出錯的可能性。由下表可以發現8421碼發生2位以上同時變化的相鄰碼字共計8次，分別為1-2，3-4，5-6，7-8，9-A，B-C，D-E，F-0。多位同時變化帶來的競爭，有可能導致數據的不確定性。


現有技術中的格雷碼，主要是一種制約競爭編碼，約束了每個碼字之間每次只允許一位發生變化，但是，由于格雷碼不是一種權重碼，在用於計數時，很不方便，沒有規律性，即缺乏特徵序列。若用於計數，對四個序列均要設置相應的寄存器，所以實現的電路比較複雜。

發明內容
本發明的目的在於解決上述問題，提供一種反相移位方式的制約競爭計數碼電路，它能夠限制兩個相鄰編碼組之間轉換時兩位以上的數據跳變，提高數據的可靠性。
本發明採用如下技術方案解決技術問題一種反相移位方式的制約競爭計數碼電路，包含8位移位寄存器A、8位移位寄存器B、4位碼輸出寄存器C、初始化預置開關D、初始化預置開關E，倒相器F、G、H、J，移位寄存器A的最高位和最低位通過倒相器F首尾相接，移位寄存器B的最高位和最低位通過倒相器G首尾相接，脈衝輸入信號分別接移位寄存器A和移位寄存器B的移位控制埠CLK，移位寄存器A被初始化預置開關D預置為固定的特徵序列01111111，移位寄存器B被初始化預置開關E預置為固定的特徵序列00011100，移位寄存器B並行輸出的由低到高的第4位通過倒相器J和碼輸出寄存器C的數據最高輸入位d3連接，移位寄存器A並行輸出的由低位到高位的第4位通過倒相器H和碼輸出寄存器C的數據次高位d2連接，移位寄存器B並行輸出的最低位第0位和碼輸出寄存器C的數據次低位d1連接，移位寄存器A並行輸出的最低位第0位和碼輸出寄存器C的數據最低位d0連接，由碼輸出寄存器C的輸出控制端控制輸出由高位d3到低位d0的4位制約競爭計數碼。
本發明的編碼原理如下，首先構造一組制約競爭編碼，其次根據計數碼的特點，構造其特徵序列，以此可以簡化電路的設計，所以，一種制約競爭計數碼，從高位到低位的排列為bit3 bit2 bit1 bit0，構成十六進位數0～F的循環計數，從0～F的bit0序列為[bit0]＝{0111，1111，1000，0000}(以下簡稱B0)，bit1序列為[bit1]＝{0001，1100，1110，0011}(以下簡稱B1)，bit2序列由bit0按0～F順序循環下移4位構成[bit2]＝{0000，0111，1111，1000}(以下簡稱B2)，bit3序列由bit1按0～F順序循環下移4位構成[bit3]＝{0011，0001，1100，1110}(以下簡稱B3)。制約競爭計數碼與8421碼的比較如下表所示

由上表可知，本發明的制約競爭計數碼的顯著特點是對計數方式加以約束，每次計數隻允許1bit發生變化(零競爭)，從根本上限制了多位同時變化有可能帶來的數據的不確定性。此制約競爭碼的B2、B3序列可以從B0、B1序列移位得到，且B0的低8位01111111取反後就是其對應的高8位10000000，B1的低8位00011100取反後就是其對應的高8位11100011，B0、B1、B2、B3構成的編碼具有固定的順序關係，適合運用循環移位特徵序列的方式來實現計數，由B0、B1序列的低8位構造了兩組特徵序列，並由特徵序列得到完整編碼。
本編碼特徵序列表示為B0＝01111111，B1＝00011100，8位特徵序列從左到右分別按照第0位到第7位的從低位到高位的排列。
復位後，B0＝01111111，B1＝00011100，對應計數碼0，若需要遞增計數，則經倒相器循環左移5次後，B0＝11110000，B1＝10011100，則取反B1[4]＝0，取反B0[4]＝1，取B1
＝1，取B0
＝1，構成制約競爭計數碼0111，對應於計數碼5。若再要遞增計數一次，則經倒相器循環左移1次後，B0＝111000000，B1＝00111000，則取反B1[4]＝0，取反B0[4]＝1，取B1
＝0，取B0
＝1，構成制約競爭計數碼0101，對應於計數碼6。
復位後，對應計數碼0，若需要遞減計數，則循環右移5次後，B0＝00000001，B1＝00011000，則取反B1[4]＝0，取反B0[4]＝1，取B1
＝0，取B0
＝0，構成制約競爭計數碼0100，對應於計數碼B。若再要遞減計數一次，則循環右移1次後，B0＝00000000，B1＝10001100，則取反B1[4]＝0，取反B0[4]＝1，取B1
＝1，取B0
＝0，構成制約競爭計數碼0110，對應於計數碼A。
上述制約競爭計數碼與格雷碼的比較如下表所示

與現有技術相比，本發明具有以下優點由上述制約競爭計數碼與格雷碼的比較結果可知，制約競爭計數碼由B0和B1兩個基本序列構成，B2、B3分別是B0、B1取反循環下移4位形成的，為從前面的實例中，可以看出這個特點非常適合實現計數方式的編碼。本發明的制約競爭計數碼既具有制約競爭編碼的特點，即每次只允許一位數據發生變化，同時又具有適合計數方式的編碼結構，可以採用特徵序列的循環移位實現遞增和遞減的計數。


圖1是制約競爭計數碼電路原理框圖。
圖2是採用8位移位寄存器方式實現的制約競爭計數碼電路圖。
圖3是制約競爭計數碼電路的寄存器級實現方式的電路圖。
具體實施例方式
如圖1所示，一種反相移位方式的制約競爭計數碼電路，包含8位移位寄存器A、8位移位寄存器B、4位碼輸出寄存器C、初始化預置開關D、初始化預置開關E，倒相器F、G、H、J，移位寄存器A的並行輸出最高端通過倒相器F接其串行輸入端，移位寄存器B的並行輸出最高端通過倒相器G接其串行輸入端，脈衝輸入信號分別接移位寄存器A和移位寄存器B的移位控制埠CLK，移位寄存器A被初始化預置開關D預置為固定的特徵序列01111111，移位寄存器B被初始化預置開關E預置為固定的特徵序列00011100，移位寄存器B並行輸出的由低到高的第4位通過倒相器J和碼輸出寄存器C的數據最高輸入位d3連接，移位寄存器A並行輸出的由低位到高位的第4位通過倒相器H和碼輸出寄存器C的數據次低位d2連接，移位寄存器B並行輸出的最低位第0位和碼輸出寄存器C的數據次高位d1連接，移位寄存器A並行輸出的最低位第0位和碼輸出寄存器C的數據最低位d0連接，由碼輸出寄存器C的輸出控制端控制輸出由高位d3到低位d0的4位制約競爭計數碼。
如圖2所示，上述碼輸出寄存器C採用鎖存器，上述移位寄存器A、B的串行輸入端Ax、Bx都分別連結在一起，移位寄存器A的串行輸入端Ax通過初始化預置開關D的一端將寄存器A的8位數據通過特徵序列的反序列11111110的逐位串行輸入預置為特徵序列01111111，上述移位寄存器A的並行輸出最高位端Q7接倒相器F的輸入端，倒相器F的輸出通過初始化預置開關D的另一端接移位寄存器A的串行輸入端Ax，移位寄存器B的串行輸入端Ax通過初始化預置開關E的一端將寄存器B的8位數據通過特徵序列的反序列00111000的逐位串行輸入預置為特徵序列00011100，移位寄存器B的並行輸出最高位端Q7接倒相器G的輸入端，倒相器G的輸出通過初始化預置開關E的另一端接移位寄存器B的串行輸入端Ax，移位寄存器A、B的時鐘端CLK全部連結在一起，同時接脈衝計數輸入端，移位寄存器A、B的復位端 也全部連結在一起接高電位，同時接鎖存器C的清零端 移位寄存器A的並行輸出端Q0接鎖存器C的數據輸入端D1，移位寄存器B的並行輸出端Q0接鎖存器C的數據輸入端D2，移位寄存器A的並行輸出端Q4通過倒相器H接鎖存器C的數據輸入D3，移位寄存器B的並行輸出端Q4通過倒相器J接鎖存器C的數據輸入端D4，鎖存器C的輸出控制端 和 端連結在一起，其輸出端Q4、Q3、Q2、Q1由高到低地排列輸出4位的制約競爭計數碼d3、d2、d1、d0。
如圖3所示，反相移位方式的制約競爭計數碼電路包含由兩組8位鎖存器、兩組8位預置開關、以及兩組兩相8位移位控制開關構成的兩組各8個數據鎖存單元，每位數據鎖存單元包含一個預置開關、一個時鐘開關和一個鎖存器，鎖存器由兩個首尾相接的倒相器組成，鎖存器的輸入端分別接預置開關的輸入端和時鐘開關的輸入端，鎖存器的輸出端接到下一個數據鎖存單元的時鐘開關的輸入端，依次順序連接成第1～8個數據鎖存單元，第8個數據鎖存單元的輸出端通過倒相器F接到第1個數據鎖存單元的時鐘開關輸入端構成一個第一組上述的8位移位寄存器A，兩相8位移位控制開關分別由倒相器實現，8位兩相移位開關分別控制的傳輸門的控制端各自連結在一起作為脈衝的輸入端，第二組上述的8位移位寄存器B的構成方式和第一組完全相同，其第8個數據鎖存單元的輸出端通過倒相器G接到第1個數據鎖存單元的時鐘開關輸入端，第一組移位寄存器A通過預置開關初始化為特徵序列01111111，第二組移位寄存器B通過預置開關初始化為特徵序列00011100，碼的輸出是由第二組移位寄存器B的第4個數據鎖存單元LB4的倒相器H輸出、第一組移位寄存器A的第4個數據鎖存單元LA4的倒相器J輸出、第二組移位寄存器B的第0個數據鎖存單元LB0輸出、第一組移位寄存器A的第0個數據鎖存單元LA0的輸出組成，形成由高到低地排列輸出的4位制約競爭計數碼d3、d2、d1、d0。
每一個計數脈衝到來時，兩個8位移位寄存器同步循環右移一位為遞減計數方式；每一個計數脈衝到來時，兩個8位移位寄存器同步循環左移一位為遞增計數方式。
下面結合實施例對本發明進一步說明。下表1是制約競爭計數編碼表。
表1制約競爭計數編碼表

由此表1可總結本編碼的特點制約競爭碼從高位到低位的排列為bit3-bit0，並且由0～F構成循環計數。制約競爭碼的bit0、bit1是基本序列，從0～F的bit0序列為[bit0]＝{0111，1111，1000，0000)，bit1序列為[bit1]={0001，1100，1110，0011}，bit2序列由bit0按0-F順序循環下移4位構成[bit2]＝{0000，0111，1111，1000}，bit3序列由bit1按0-F順序循環下移4位構成[bit3]={0011，0001，1100，1110}。且Bit0序列的低8位01111111取反後就是其對應的高8位10000000，Bit1序列的低8位00011100取反後就是其對應的高8位11100011，將Bit0和bit1序列的低8位表示為B0、B1，B0、B1序列就是本制約競爭計數編碼的特徵序列。B0＝01111111，B1＝00011100，8位特徵序列從左到右分別按照第0位到第7位的從低位到高位的排列。
下表2是制約競爭計數碼的初始值表，由此表的初始值來通過電路預置開關設置電路寄存器的特徵序列值BIT0和BIT1分別對應兩個8位寄存器的特徵序列設定值。
表2制約競爭計數碼的初始值表

下表3是實施制約競爭計數編碼電路原理表，由此表的寄存器SHTR-BIT0和SHTR-BIT1按計數脈衝每次同時循環右移(或左移)一位來完成制約競爭計數碼的計數，由SHTR的BIT1[4]反相輸出、BIT0[4]反相輸出、BIT1
、BIT0
構成制約競爭計數編碼(RRCC)的輸出結果。
表3實施制約競爭計數編碼電路原理表

在計數電路中的前級採用制約競爭計數編碼的構成零競爭的計數電路。
在用於計數電路時，制約競爭計數碼由其特徵序列對應的兩組8位移位寄存器構成，分別為SHT-bit0和SHT-bit1，兩組移位寄存器(SHTR)初始值分別置為[SHTR-bit0]＝{0111，1111}，[SHTR-bit1]＝{0001，1100}。每一個計數脈衝，SHTR-bit0和SHTR-bit1同步反相循環下移(右移)一位為遞減計數；每一個計數脈衝，SHTR-bit0和SHTR-bit1同步反相循環上移(左移)一位為遞增計數。
在圖1中，表2和表3中的SHTR-BIT0和SHTR-1BIT1對應圖1中的移位寄存器A和移位寄存器B，其初始值就是特徵序列，通過預置開關D、E完成。
在圖2中，表2和表3中的SHTR-BIT0和SHTR-1BIT1對應圖2中的寄存器A和寄存器B，其初始值就是特徵序列，通過預置開關D、E完成。
在圖3中，表2和表3中的SHTR-BIT0和SHTR-1BIT1對應圖3中的寄存器A和寄存器B，其初始值就是特徵序列，通過預置開關K的控制來完成。
需要輸出制約競爭計數碼時，分別取SHTR-bit0
、SHTR-bit1
、SHTR-bit0[4]反相輸出、SHTR-bit1[4]反相輸出構成的制約競爭計數碼bit0、bit1、bit2、bit3即可。
在圖1中，表3中的SHTR-bit1[4]反相輸出、SHTR-bit0[4]反相輸出、SHTR-bit1
、SHTR-bit0
對應圖1中的碼輸出寄存器C的碼輸出d3、d2、d1、d0。
在圖2中，表3中的SHTR-bit1[4]反相輸出、SHTR-bit0[4]反相輸出、SHTR-bit1
、SHTR-bit0
對應圖2中的碼輸出鎖存器C的碼輸出d3、d2、d1、d0。
在圖3中，表3中的SHTR-bit1[4]反相輸出、SHTR-bit0[4]反相輸出、SHTR-bit1
、SHTR-bit0
對應圖3中，分別由鎖存器LB12反相輸出、LA12反相輸出、LB0、LA0輸出的碼輸出d3、d2、d1、d0。
(實施例1)如圖2所示，復位後，移位寄存器A的串行輸入端Ax通過特徵序列初始化預置開關D的一端將特徵序列的反序列11111110逐個串行輸入8位移位寄存器A，將其數據預置為特徵序列01111111，移位寄存器B的串行輸入端Ax通過特徵序列初始化預置開關E的一端將特徵序列的反序列00111000逐個串行輸入8位移位寄存器B，將其數據預置為特徵序列00011100，特徵序列的順序為從低位0到高位7的排列，此時鎖存器C的碼輸出為{B[4]取反、A[4]取反、B
、A
}＝0000，即為制約競爭計數碼的0。
若需要遞增計數，將移位寄存器循環左移。移位寄存器A、B被開關預置後，當CLK端出現第一個脈衝時，移位寄存器A的8位數據反相循環左移一次，變為11111111，移位寄存器B的8位數據反相循環左移一次，變為00111001，此時鎖存器C的碼輸出為0001，即為制約競爭計數碼的1；當CLK端出現第二個脈衝時，移位寄存器1和移位寄存器A的8位數據循環左移一次，變為11111110，移位寄存器B的8位數據循環左移一次，變為01110011，此時鎖存器5的碼輸出為1001，即為制約競爭計數碼的2；當CLK端出現第三個脈衝時，移位寄存器A的8位數據循環左移一次，變為11111100，移位寄存器B的8位數據循環左移一次，變為11100111，此時鎖存器C的碼輸出為1011，即為制約競爭計數碼的3，……依此進行下去，直到CLK端出現第15個脈衝時，移位寄存器A的8位數據循環左移一次，變為00111111，移位寄存器B的8位數據循環左移一次，變為10001110，此時鎖存器C的碼輸出為0010，即為制約競爭計數碼的F，當CLK端出現第16個脈衝時，移位寄存器A的8位數據循環左移一次，變為01111111，移位寄存器B的8位數據循環左移一次，變為00011100，這和初始被預置開關預置的特徵序列完全相同，所以此時鎖存器C的碼輸出為0000，即為制約競爭計數碼的0，開始新一輪的計數。
若需要遞減計數，則原理與上述的相同，只是移位寄存器循環右移。當CLK端出現第一個脈衝時，移位寄存器A的8位數據循環右移一次，變為00111111，移位寄存器B的8位數據循環右移一次，變為10001110，此時鎖存器C的碼輸出為0010，即為制約競爭計數碼的F；當CLK端出現第二個脈衝時，移位寄存器A的8位數據循環右移一次，變為00011111，移位寄存器B的8位數據循環右移一次，變為11000111，此時鎖存器C的碼輸出為1010，即為制約競爭計數碼的E；當CLK端出現第三個脈衝時，移位寄存器A的8位數據循環右移一次，變為00001111，移位寄存器B的8位數據循環右移一次，變為01100011，此時鎖存器C的碼輸出為1000，即為制約競爭計數碼的D，……依此進行下去，直到CLK端出現第15個脈衝時，移位寄存器A的8位數據循環右移一次，變為11111111，移位寄存器B的8位數據循環右移一次，變為00111001，此時鎖存器C的碼輸出為0001，即為制約競爭計數碼的1，當CLK端出現第16個脈衝時，移位寄存器A的8位數據循環右移一次，變為01111111，移位寄存器B的8位數據循環右移一次，變為00011100，這和初始被預置開關預置的特徵序列完全相同，所以此時鎖存器C的碼輸出為0000，即為制約競爭計數碼的0，開始新一輪的計數。
(實施例2)如圖3所示，初始化是通過開啟預置開關K使每個鎖存單元的預置管開啟，移位寄存器組A從LA0～LA7分別預充固定特徵序列電位01111111，移位寄存器組B從LB0～LB7分別預充固定特徵序列電位00011100，特徵序列的順序為從低位0到高位7的排列，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0輸出為0000，即為制約競爭計數碼的0。
移位寄存器A、B的預置管被預置開關K關閉後，若需要遞增計數，當CLK端出現第一個脈衝時，移位寄存器A的8位數據循環左移一次，變為11111111，移位寄存器B的8位數據循環左移一次，變為00111001，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為0001，即為制約競爭計數碼的1；當CLK端出現第二個脈衝時，移位寄存器A的8位數據循環左移一次，變為11111110，移位寄存器B的8位數據循環左移一次，變為01110011，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為1001，即為制約競爭計數碼的2；當CLK端出現第三個脈衝時，移位寄存器A的8位數據循環左移一次，變為11111100，移位寄存器B的8位數據循環左移一次，變為11100111，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為1011，即為制約競爭計數碼的3，……依此進行下去，直到CLK端出現第15個脈衝時，移位寄存器A的8位數據循環左移一次，變為00111111，移位寄存器B的8位數據循環左移一次，變為10001110，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為0010，即為制約競爭計數碼的F，當CLK端出現第16個脈衝時，移位寄存器A的8位數據循環左移一次，變為01111111，移位寄存器B的8位數據循環左移一次，變為00011100，這和初始被預置開關預置的特徵序列完全相同，所以此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為0000，即為制約競爭計數碼的0，開始新一輪的計數。
若需要遞減計數，則原理與上述的相同，只是移位寄存器循環右移。當CLK端出現第一個脈衝時，移位寄存器A的8位數據循環右移一次，變為00111111，移位寄存器B的8位數據循環右移一次，變為10001110，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為0010，即為制約競爭計數碼的F；當CLK端出現第二個脈衝時，移位寄存器A的8位數據循環右移一次，變為00011111，移位寄存器B的8位數據循環右移一次，變為11000111，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為1010，即為制約競爭計數碼的E；當CLK端出現第三個脈衝時，移位寄存器A的8位數據循環右移一次，變為00001111，移位寄存器B的8位數據循環右移一次，變為01100011，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為1000，即為制約競爭計數碼的D，……依此進行下去，直到CLK端出現第15個脈衝時，移位寄存器A的8位數據循環右移一次，變為11111111，移位寄存器B的8位數據循環右移一次，變為00111001，此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為0001，即為制約競爭計數碼的1，當CLK端出現第16個脈衝時，移位寄存器A的8位數據循環右移一次，變為01111111，移位寄存器B的8位數據循環右移一次，變為00011100，這和初始被預置開關預置的特徵序列完全相同，所以此時鎖存器LB4取反、LA4取反、LB0、LA0構成的輸出碼d3d2d1d0為0000，即為制約競爭計數碼的0，開始新一輪的計數。
以上是一個反相移位的實現制約競爭計數編碼技術方案。
本方案的核心思想是根據本制約競爭計數編碼的特徵序列，構建兩組移位寄存器，採用循環移位的方式，實現脈衝的計數功能。
本發明的有益效果是，可以採用較簡單的移位電路實現計數編碼電路，並且此計數電路具有制約競爭的特點，保證了計數數據的可靠性，在具有廣泛應用的計數電路中有較高的技術使用價值。
權利要求
1.一種反相移位方式的制約競爭計數碼電路，包含8位移位寄存器(A)、8位移位寄存器(B)、4位碼輸出寄存器(C)、初始化預置開關(D)、初始化預置開關(E)，倒相器(F、G、H、J)，其特徵在於，移位寄存器(A)的最高位和最低位通過倒相器(F)首尾相接，移位寄存器(B)的最高位和最低位通過倒相器(G)首尾相接，脈衝輸入信號分別接移位寄存器(A)和移位寄存器(B)的移位控制埠(CLK)，移位寄存器(A)被初始化預置開關(D)預置為固定的特徵序列01111111，移位寄存器(B)被初始化預置開關(E)預置為固定的特徵序列00011100，移位寄存器(B)並行輸出的由低到高的第4位通過倒相器(J)和碼輸出寄存器(C)的數據最高輸入位(d3)連接，移位寄存器(A)並行輸出的由低位到高位的第4位通過倒相器(H)和碼輸出寄存器C的數據次高位(d2)連接，移位寄存器(B)並行輸出的最低位第0位和碼輸出寄存器(C)的數據次低位(d1)連接，移位寄存器(A)並行輸出的最低位第0位和碼輸出寄存器(C)的數據最低位(d0)連接，由碼輸出寄存器(C)的輸出控制端控制輸出由高位(d3)到低位(d0)的4位制約競爭計數碼。
2.根據權利要求1所述的反相移位方式的制約競爭計數碼電路，其特徵在於，上述碼輸出寄存器(C)採用鎖存器，上述移位寄存器(A、B)的串行輸入端(Ax、Bx)都分別連結在一起，移位寄存器(A)的串行輸入端(Ax)通過初始化預置開關(D)的一端將移位寄存器(A)的8位數據通過特徵序列的反序列11111110的逐位串行輸入預置為特徵序列01111111，上述移位寄存器(A)的並行輸出最高位端(Q7)接倒相器(F)的輸入端，倒相器(F)的輸出通過初始化預置開關(D)的另一端接移位寄存器(A)的串行輸入端(Ax)，移位寄存器(B)的串行輸入端(Ax)通過初始化預置開關(E)的一端將移位寄存器(B)的8位數據通過特徵序列的反序列00111000的逐位串行輸入預置為特徵序列00011100，移位寄存器(B)的並行輸出最高位端(Q7)接倒相器(G)的輸入端，倒相器(G)的輸出通過初始化預置開關(E)的另一端接移位寄存器(B)的串行輸入端(Ax)，移位寄存器(A、B)的時鐘端(CLK)全部連結在一起，同時接脈衝計數輸入端，移位寄存器(A、B)的復位端( )也全部連結在一起接高電位，同時接鎖存器(C)的清零端( )，移位寄存器(A)的並行輸出端(Q0)接鎖存器(C)的數據輸入端(D1)，移位寄存器(B)的並行輸出端(Q0)接鎖存器(C)的數據輸入端(D2)，移位寄存器(A)的並行輸出端(Q4)通過倒相器(H)接鎖存器(C)的數據輸入端(D3)，移位寄存器(B)的並行輸出端(Q4)通過倒相器(J)接鎖存器(C)的數據輸入端(D4)，鎖存器(C)的輸出控制端( 和 )連結在一起，其輸出端(Q4、Q3、Q2、Q1)由高到低地排列輸出4位的制約競爭計數碼(d3、d2、d1、d0)。
3.根據權利要求l所述的反相移位方式的制約競爭計數碼電路，其特徵在於，包含由兩組8位鎖存器、兩組8位預置開關、以及兩組兩相8位移位控制開關構成的兩組各8個數據鎖存單元，每位數據鎖存單元包含一個預置開關、一個時鐘開關和一個鎖存器，鎖存器由兩個首尾相接的倒相器組成，鎖存器的輸入端分別接預置開關的輸入端和時鐘開關的輸入端，鎖存器的輸出端接到下一個數據鎖存單元的時鐘開關的輸入端，依次順序連接成第1～8個數據鎖存單元，第8個數據鎖存單元的輸出端通過倒相器F接到第1個數據鎖存單元的時鐘開關輸入端構成一個第一組上述的8位移位寄存器(A)，兩相8位移位控制開關分別由倒相器實現，8位兩相移位開關分別控制的傳輸門的控制端各自連結在一起作為脈衝的輸入端，第二組上述的8位移位寄存器(B)的構成方式和第一組完全相同，其第8個數據鎖存單元的輸出端通過倒相器(G)接到第1個數據鎖存單元的時鐘開關輸入端，第一組移位寄存器(A)通過預置開關初始化為特徵序列01111111，第二組移位寄存器(B)通過預置開關初始化為特徵序列00011100，碼的輸出是由第二組移位寄存器(B)的第4個數據鎖存單元(LB4)的倒相器(H)輸出、第一組移位寄存器(A)的第4個數據鎖存單元(LA4)的倒相器(J)輸出、第二組移位寄存器(B)的第0個數據鎖存單元(LB0)的輸出、第一組移位寄存器(A)的第0個數據鎖存單元(LA0)的輸出組成，形成由高到低地排列輸出的4位制約競爭計數碼(d3、d2、d1、d0)。
4.根據權利要求1所述的反相移位方式的制約競爭計數碼電路，其特徵在於，每一個計數脈衝到來時，兩個8位移位寄存器同步循環右移一位為遞減計數方式；每一個計數脈衝到來時，兩個8位移位寄存器同步循環左移一位為遞增計數方式。
全文摘要
本發明公開一種反相移位方式的制約競爭計數碼電路，主要包括兩組預置開關邏輯電路、兩組8位移位寄存器A、B及其移位開關、4個倒相器、1個4位碼輸出鎖存器，每組預置開關與相應的移位寄存器連接，預置固定序列電位並鎖存，A組8位寄存器預置固定序列01111111，B組8位寄存器預置固定序列00011100，每組8位移位寄存器的最高位經過倒相器與最低位首尾相接，計數脈衝接8位寄存器的CLK移位控制埠，移位寄存器B、A的第0位分別接4位碼輸出鎖存器的低兩位，移位寄存器B、A的第4位反相後，分別接4位碼輸出鎖存器的高兩位。經過初始化預置後，輸入脈衝，通過反相移位可以實現計數，並輸出制約競爭計數碼。
文檔編號H03M7/14GK1972131SQ200610041209
公開日2007年5月30日 申請日期2006年7月28日 優先權日2006年7月28日
發明者李冰 申請人:東南大學