快速傅立葉轉換處理器以及正交載波分頻多任務解調器的製作方法
2023-12-05 12:45:01 2
專利名稱：快速傅立葉轉換處理器以及正交載波分頻多任務解調器的製作方法
技術領域：
本發明涉及一種快速傅立葉轉換處理器，特別是涉及一種可處理2n+1與2n點的快速傅立葉運算切換的快速傅立葉轉換處理器。
背景技術：
在無線通訊領域中，為增加接收的靈敏度與正確性，故各種調製與解調製技術被加以廣泛的討論與研究，其中正交載波分頻多任務(OrthogonalFrequency Division Multiplexing)的核心概念則是其中最有潛力的一種。在OFDM技術中，傳送端的調製操作與接收端的解調製操作則是分別利用反轉快速傅立葉轉換(Inverse Fast Fourier Transform，IFFT)以及快速傅立葉轉換(Fast Fourier Transform，FFT)來完成，而反轉快速傅立葉轉換與快速傅立葉轉換在硬體實現上通常是一種反轉快速傅立葉轉換處理器或一種快速傅立葉轉換處理器只能適用於一特定的數據使用，例如一個適用於UWB無線通訊規格的OFDM處理器中的傅立葉轉換器只能適用於接收128點的傅立葉數據，而無法接收256點的傅立葉數據。
在FFT的硬體實現方法上，由於點數需求與設計結構不同而有許多不同的算法設計，如Radix-2、Radix-4、Ra dix-8、Radix-22、Radix-23等等。其中Radix-22以及Radix-23算法的硬體結構方式則保留了Radix-4與Radix-8可大幅減少複數乘法器的優點(一個複數乘法器相當於兩個乘法器與一個加法器，若無法有效減少複數乘法器的數目則難以有效減少晶片面積大小)，以及Radix-2控制線路簡單的優點，是目前最被廣泛應用在集成電路設計上的硬體設計方式。
以目前單一算法的技術特性來說，Radix-22可處理所有4的冪次點數進行運算，如(1，4，16，64，256，1024...)，而Radix-23可處理所有8的冪次點數進行運算，如(1，8，64，512，4096...)。但是對於非4或非8的冪次點數來說，如128或2048，若以單一算法技術來說只能以Radix-2運算，複數乘法器的數目也因此大幅度增加，增加電路所佔面積。
此外已知的OFDM處理器因受到本身的快速傅立葉轉換處理器的限制，僅能適用於一種無線通訊規範，對於要適用多種無線通訊規範的裝置來說可能必須增加OFDM處理器的數目及種類而增加成本支出，因此要使OFDM處理器能適用於多種的無線通訊規範的一個前提就是必須具備有可處理多種點數數據的快速傅立葉轉換處理器，而這也是目前晶片設計者努力的方向。
發明內容
本發明的目的為提供一種2n+1與2n點的快速傅立葉運算切換的硬體及其實現方法。
本發明還提供一種使用2n+1與2n點的快速傅立葉運算切換的硬體的OFDM處理器。
本發明提供一種2n+1與2n點的快速傅立葉運算切換的硬體實現方法，包括提供一21點的快速傅立葉轉換的硬體，具有一輸入端與一輸出端，該21點的快速傅立葉轉換的硬體的輸入端用以接收一2n+1點的數據；提供一2n點的快速傅立葉轉換的硬體，具有一輸入端與一輸出端；提供一選擇裝置，具有一第一輸入端、一第二輸入端以及一輸出端，該第一輸入端耦接一該21點的快速傅立葉轉換的硬體的輸出端，該第二輸入端接收一2n點的數據，該選擇裝置的輸出端耦接該2n點的快速傅立葉轉換的硬體的輸入端；當一輸入數據為一2n點的數據時，該選擇裝置使該第二輸入端耦接該選擇裝置的輸出端；以及當一輸入數據為一2n+1點的數據時，該選擇裝置使該第一輸入端耦接該選擇裝置的輸出端。
本發明還提供一種快速傅立葉轉換處理器，包括一2n快速傅立葉轉換單元、一第一蝶型I單元、一係數產生單元、一多任務器以及一位反向處理單元。該2n快速傅立葉轉換單元，用以執行一2n快速傅立葉轉換算法，具有一數據輸入端與一數據輸出端，包括多個蝶型III單元以及一第二蝶型I單元。所述蝶型III單元用以執行一23快速傅立葉轉換算法，其中每一該蝶型III單元藉由一複數乘法器與相鄰的該蝶型III單元連接。該第二蝶型I單元，通過一第一複數乘法器耦接所述蝶型III單元中相臨的一個，用以執行一21快速傅立葉轉換算法，具有一數據輸入端以及一數據輸出端，其中該數據輸入端接收一2n點的數據。該第一蝶型I單元，用以執行一21快速傅立葉轉換算法，具有一數據輸入端以及一數據輸出端，其中該數據輸入端接收一2n+1點的數據。該係數產生單元，產生並傳送多個旋轉因子至對應的該複數乘法器與該第一複數乘法器，以完成多個複數乘法。該一多任務器，具有兩個輸入端、一輸出端以及一控制端，其中一個輸入端耦接該第一蝶型I單元的數據輸出端，另一個輸入端用以接收一2n點的數據，該多任務器的輸出端耦接該2n快速傅立葉轉換單元的數據輸入端，該控制端接收一控制信號，用以決定該輸出端與該兩個輸入端中的一個耦接。該位反向處理單元，耦接該2n快速傅立葉轉換單元的數據輸出端，用以對該2n快速傅立葉轉換單元的輸出信號作位反向。
本發明還提供一種OFDM解調器，適用於UWB與WiMAX規格，包括一模擬前端、一第一串並列信號轉換單元、一快速傅立葉轉換處理器、一第二串並列信號轉換單元以及一解映像單元。該模擬前端，接收一射頻信號，並將該射頻信號作模擬濾波後進行模擬數字轉換以及功率放大，輸出一串行信號。該第一串並列信號轉換單元，接收該第一信號，進行一串並列信號轉換，輸出一第一併列信號。該快速傅立葉轉換處理器，接收該第一併列信號，進行一快速傅立葉轉換後輸出一第二並列信號，包括一第一蝶型I單元、一多任務器、一第二蝶型I單元、一第一蝶型III單元、一第二蝶型III單元以及一位反向處理單元。該第一蝶型I單元，用以執行一21快速傅立葉轉換算法，具有一128字符的寄存器，耦接於該第一蝶型I單元的一回授輸入端與一回授輸出端之間，具有一輸入端與一輸出端，該輸入端用以接收一256點的數據。該多任務器，具有一第一輸入端、一第一輸入端、一第一輸出端以及一控制端，其中第一輸入端耦接該第一蝶型I單元的輸出端，另一個輸入端用以接收一128點的數據，當該並列數據為該256點的數據時，該控制端使該輸出端與該第一輸入端耦接，當該並列數據為該128點的數據時，該控制端使該輸出端與該第二輸入端耦接。該第二蝶型I單元，用以執行一21快速傅立葉轉換算法，具有一64字符的寄存器，耦接於該第二蝶型I單元的一回授輸入端與一回授輸出端之間，具有一第二輸入端與一第二輸出端，該第二輸入端耦接該第一輸出端，該第二輸出端耦接一第一複數乘法器，並接收一第一旋轉因子以完成一第一複數乘法運算。該第一蝶型III單元，具有一第三輸入端與一第三輸出端，該第三輸入端通過該第一複數乘法器耦接該第二蝶型I單元的該第二輸出端，並接收該第一複數乘法運算的運算結果，並根據該運算結果執行一23快速傅立葉轉換算法，該第三輸出端耦接一第二複數乘法器，並接收一第二旋轉因子以完成一第二複數乘法運算。該第二蝶型III單元，具有一第四輸入端與一第四輸出端，該第四輸入端通過該第二複數乘法器耦接該第一蝶型III單元的該第三輸出端，並接收該第二複數乘法運算的運算結果，並根據該運算結果執行一23快速傅立葉轉換算法，輸出一第二信號。該位反向處理單元，用以對該第二信號作位反向，並輸出該第二並列信號。該第二串並列信號轉換單元，用以接收該第二並列信號並進行一串並列信號轉換，輸出一第三信號。該解映像單位，接收該第三信號並對該第三信號做解映像，輸出一輸出信號。
為讓本發明之上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並結合附圖詳細說明如下。
圖1為根據本發明的一可接收2n+1與2n點的快速傅立葉轉換處理器的示意圖。
圖2為一可接收28與27點數據的快速傅立葉轉換處理器的示意圖。
圖3為一8點數據進行3次的21點的快速傅立葉轉換運算的示意圖。
圖4為圖2中蝶型III單元25的一實施例的示意圖。
圖5為圖2中蝶型III單元27的一實施例的示意圖。
圖6為應用圖2所示的快速傅立葉轉換處理器的OFDM處理器的示意圖。
附圖符號說明11、21、23、41、42、43、51、52、53～蝶型I單元25、27～蝶型III單元13、22～多任務器12、29a、29b、29c、29d、44、45、46、54、55、56～寄存器15、15a、15b～控制信號28～位轉換器29～係數產生單元24、26～複數乘法器14～2n點的快速傅立葉轉換處理單元
61～模擬前端62～第一串並列信號轉換單元63～快速傅立葉轉換處理單元64～第二串並列信號轉換單元65～解映像單元10、20～快速傅立葉轉換處理器具體實施方式
為解決已知在無線接收器在接收不同無線規範的數據而需要不同的OFDM處理器所造成電路面積變大的問題，本發明提供一種快速傅立葉轉換處理器的結構，可適用於OFDM處理器，用以進行不同點數的傅立葉運算，進而減少所佔電路面積。請參考圖1。圖1為根據本發明的一可接收2n+1與2n點的快速傅立葉轉換處理器的示意圖。快速傅立葉轉換處理器10包括一2n點的快速傅立葉轉換處理單元14以及用以處理21點(radix-2)的快速傅立葉轉換的蝶型I單元(radix-2 butterfly)11，並藉由一多任務器13來切換快速傅立葉轉換處理器10執行2n+1或2n點的快速傅立葉轉換。蝶型I單元11用以執行21點的快速傅立葉轉換運算，且具有一2n字符的寄存器12，用以暫存運算時的數據。當快速傅立葉轉換處理器10接收到2n+1點的數據X(2n+1)時，會先傳送到蝶型I單元11先進行21點的快速傅立葉轉換運算，再將結果輸出至多任務器13。多任務器13會根據控制信號來決定接收蝶型I單元11的輸出數據或是2n點的數據X(2n)，並傳送到2n點的快速傅立葉轉換處理單元14，以得到輸出數據X(k)。
在圖1中，2n點的快速傅立葉轉換處理單元14可能由包括一個或多個蝶型I單元(如蝶型I單元11)、一個或多個蝶型II單元(radix-22butterfly，用以處理22點的快速傅立葉轉換運算)、一個或多個蝶型III單元(radix-23butterfly，用以處理23點的快速傅立葉轉換運算)或是任何可以執行快速傅立葉轉換運算的單元。
為了更詳細說明，本發明提供一可接收處理無線規範UWB(IEEE 802.15)以及WiMAX(IEEE 802.16)數據的快速傅立葉轉換處理器。無線規範UWB的數據為256點的數據而WiMAX的數據為128點的數據，因此快速傅立葉轉換處理器必需可執行256點與128點的快速傅立葉轉換。請參考圖2，圖2為一可接收28與27點數據的快速傅立葉轉換處理器20的示意圖。28點數據X(256)傳送到蝶型I單元21執行一21點的快速傅立葉轉換運算，再將結果輸出至多任務器22。蝶型I單元21具有一寄存器29a，大小為128字符，用以暫存21點的快速傅立葉轉換的運算數據。多任務器22接收一27點數據X(128)以及蝶型I單元21的輸出數據(亦為27點數據)，並接收一控制信號15a的控制，決定要輸出哪一個數據。利用多任務器22便可使得快速傅立葉轉換處理器20可以切換處理256或128點的數據。
多任務器22的輸出端耦接至蝶型I單元22的輸入端，並將多任務器輸出的128點數據進行一21點的快速傅立葉轉換運算。蝶型I單元22具有一寄存器29b，大小為64字符，用以暫存128點數據進行21點的快速傅立葉轉換的運算數據。蝶型I單元22的輸出端耦接至一複數乘法器24，複數乘法器24並接收由一係數產生單元29產生的係數W1，與蝶型I單元22的輸出進行一複數乘法運算，並將運算結果傳送至蝶型III單元25。蝶型III單元25接收複數乘法器24傳送的數據後，進行一23點(radix-23)的快速傅立葉轉換運算，並將結果輸出至複數乘法器26。蝶型III單元25具有一寄存器29c，大小為8字符，用以暫存23點的快速傅立葉轉換的運算數據。複數乘法器26接收一係數W2，並與蝶型III單元25的輸出數據進行一複數運算，並將運算結果傳送至蝶型III單元27。蝶型III單元27接收複數乘法器26傳送的數據後，進行一23點的快速傅立葉轉換運算，並將結果輸出至位轉換單元28，位轉換器28響應控制信號15b的控制而操作。因為此時蝶型III單元27的輸出數據本身不具順序性，因此需要位轉換器28將蝶型III單元27的輸出數據排序，以輸出數據X(k)。
為更清楚說明位轉換器28的操作，請參考圖3。圖3為一8點數據進行3次的21點的快速傅立葉轉換運算的示意圖。由圖上可看出一開始的數據排列具有一順序性，其排列為a(0)～a(7)，但是在經過三次的21點的快速傅立葉轉換運算後，其排列順序為A(0)、A(4)、A(2)、A(6)、A(1)、A(3)、A(5)、A(7)，失去原先輸出數據的順序性。因此需通過一位轉換器28，將運算後的數據加以排序，使其具有A(0)～A(7)的順序性。此外，在硬體設計上這樣的方式也可以增加使用者的便利，可輕易的找到其需要的信號腳位。
圖4為圖2中蝶型III單元25的一實施例的示意圖。在本實施例中，蝶型III單元25包括蝶型I單元41、蝶型I單元42以及蝶型I單元43。蝶型I單元41用以接收複數乘法器24的輸出數據，並對該輸出數據進行一21點的快速傅立葉轉換運算。蝶型I單元41還具有一寄存器44，大小為32字符，用以暫存21點的快速傅立葉轉換運算的數據。蝶型I單元42用以接收蝶型I單元41的輸出數據，並對該輸出數據進行一21點的快速傅立葉轉換運算。蝶型I單元42還具有一寄存器45，大小為16字符，用以暫存21點的快速傅立葉轉換運算的數據。蝶型I單元43用以接收蝶型I單元42的輸出數據，並對該輸出數據進行一21點的快速傅立葉轉換運算，並輸出至複數乘法器26。蝶型I單元43還具有一寄存器46，大小為8字符，用以暫存21點的快速傅立葉轉換運算的數據。
圖5為圖2中蝶型III單元27的一實施例的示意圖。在本實施例中，蝶型III單元27包括蝶型I單元51、蝶型I單元52以及蝶型I單元53。蝶型I單元51用以接收複數乘法器26的輸出數據，並對該輸出數據進行一21點的快速傅立葉轉換運算。蝶型I單元51還具有一寄存器54，大小為4字符，用以暫存21點的快速傅立葉轉換運算的數據。蝶型I單元52用以接收蝶型I單元51的輸出數據，並對該輸出數據進行一21點的快速傅立葉轉換運算。蝶型I單元52還具有一寄存器55，大小為2字符，用以暫存21點的快速傅立葉轉換運算的數據。蝶型I單元53用以接收蝶型I單元52的輸出數據，並對該輸出數據進行一21點的快速傅立葉轉換運算，並輸出至位轉換器28。蝶型I單元43更具有一寄存器46，大小為1字符，用以暫存21點的快速傅立葉轉換運算的數據。
圖6為應用圖2所示的快速傅立葉轉換處理器的OFDM處理器的示意圖。且圖6所示的OFDM處理器可用以接收與處理UWB以及WiMAX兩種無線規範的數據，而不需增加OFDM處理器的數目。模擬前端61在接收到模擬射頻信號時，會對該模擬射頻信號做模擬濾波、功率放大以及模擬數字轉換，並產生一串行數位訊號。第一串並列信號轉換單元62在接受到串行數位訊號後，會將該信號轉換為一數字並列信號。快速傅立葉處理器63在接收到該數字並列信號後便可由其內部的多任務器(如圖2中的22)切換處理的信號種類，OFDM處理器60亦可藉由這樣的方式正確地處理UWB或WiMAX兩種無線規範的數據。第二串並列信號轉換單元64接收快速傅立葉處理器63輸出的並列信號，並將該並列信號轉換為一串行信號，並傳送至解映像單元65解映像後輸出解映像後的數據。
雖然本發明已以較佳實施例披露如上，然其並非用以限定本發明，本領域的技術人員在不脫離本發明的精神和範圍的前提下可作若干的更動與潤飾，因此本發明的保護範圍以本發明的權利要求為準。
權利要求
1.一種快速傅立葉轉換處理器，包括一2n快速傅立葉轉換單元，用以執行一2n快速傅立葉轉換算法，具有一數據輸入端與一數據輸出端，包括多個蝶型III單元以執行一23快速傅立葉轉換算法，其中每一該蝶型III單元藉由一複數乘法器與相鄰的該蝶型III單元連接；以及一第二蝶型I單元，通過一第一複數乘法器耦接所述蝶型III單元中相臨的一個，用以執行一21快速傅立葉轉換算法，具有一數據輸入端以及一數據輸出端，其中該數據輸入端接收一2n點的數據；一第一蝶型I單元，用以執行一21快速傅立葉轉換算法，具有一數據輸入端以及一數據輸出端，其中該數據輸入端接收一2n+1點的數據；一係數產生單元，產生並傳送多個旋轉因子至對應的該複數乘法器與該第一複數乘法器，以完成多個複數乘法；一多任務器，具有兩個輸入端、一輸出端以及一控制端，其中一個輸入端耦接該第一蝶型I單元的數據輸出端，另一個輸入端用以接收一2n點的數據，該多任務器的輸出端耦接該2n快速傅立葉轉換單元的數據輸入端，該控制端接收一控制信號，用以決定該輸出端與該兩個輸入端中的一個耦接；以及一位反向處理單元，耦接該2n快速傅立葉轉換單元的數據輸出端，用以對該2n快速傅立葉轉換單元的輸出信號作位反向。
2.如權利要求1所述的快速傅立葉轉換處理器，其每一該蝶型III單元包括一第三蝶型I單元、一第四蝶型I單元以及一第五蝶型I單元，每一該第三蝶型I單元、該第四蝶型I單元以及該第五蝶型I單元各具有一回授路徑，位於所述蝶型I單元的一回授輸入端與一回授輸出端之間。
3.如權利要求2所述的快速傅立葉轉換處理器，其中每一該蝶型III單元藉由該複數乘法器與相鄰的該蝶型III單元中的該第三蝶型I單元、該第四蝶型I單元以及該第五蝶型I單元中的一個蝶型單元連接。
4.如權利要求2所述的快速傅立葉轉換處理器，其中還包括多個寄存器，耦接對應的所述蝶型I單元的該回授輸入端與該回授輸出端。
5.如權利要求2所述的快速傅立葉轉換處理器，其中該第三蝶型I單元的一輸入端耦接該第一複數乘法器，該第三蝶型I單元的一輸出端耦接該第四蝶型I單元的一輸入端，該第四蝶型I單元的一輸出端耦接該第五蝶型I單元的一輸入端，該第五蝶型I單元的一輸出端耦接一相臨的蝶型III單元。
6.如權利要求1所述的快速傅立葉轉換處理器，其中n為7。
7.如權利要求6所述的快速傅立葉轉換處理器，其中該27快速傅立葉轉換單元包括一第一蝶型III單元；一第二蝶型III單元，通過該複數乘法器與該第一蝶型III單元串連；以及該第二蝶型I單元，用以執行一21快速傅立葉轉換算法，具有一數據輸入端以及一數據輸出端，通過該第一複數乘法器耦接該第一蝶型III單元，其中該數據輸入端接收一27點的數據。
8.如權利要求7所述的快速傅立葉轉換處理器，其中該第一蝶型III單元包括一第三蝶型I單元、一第四蝶型I單元以及一第五蝶型I單元，每一該第三蝶型I單元、該第四蝶型I單元以及該第五蝶型I單元各具有一回授路徑，位於所述蝶型I單元的一回授輸入端與一回授輸出端之間。
9.如權利要求8所述的快速傅立葉轉換處理器，其中該第三蝶型I單元的一輸入端通過該第一複數乘法器耦接該第二蝶型I單元的該數據輸出端，該第三蝶型I單元的一輸出端耦接該第四蝶型I單元的一輸入端，該第四蝶型I單元的一輸出端耦接該第五蝶型I單元的一輸入端，該第五蝶型I單元的一輸出端耦接該第二蝶型III單元。
10.如權利要求8所述的快速傅立葉轉換處理器，其中該第二蝶型III單元包括一第六蝶型I單元、一第七蝶型I單元以及一第八蝶型I單元，每一該第六蝶型I單元、該第七蝶型I單元以及該第八蝶型I單元各具有一回授路徑，位於所述蝶型I單元的一回授輸入端與一回授輸出端之間。
11.如權利要求10所述的快速傅立葉轉換處理器，其中該第六蝶型I單元的一輸入端通過該複數乘法器耦接該第五蝶型I單元的該輸出端，該第六蝶型I單元的一輸出端耦接該第七蝶型I單元的一輸入端，該第七蝶型I單元的一輸出端耦接該第八蝶型I單元的一輸入端，該第八蝶型I單元的一輸出端耦接該27快速傅立葉轉換單元的該數據輸出端。
12.如權利要求8所述的快速傅立葉轉換處理器，其中該第一蝶型I單元具有一128字符的寄存器，耦接於該第一蝶型I單元的一回授輸入端與一回授輸出端之間；該第二蝶型I單元具有一64字符的寄存器，耦接於該第二蝶型I單元的一回授輸入端與一回授輸出端之間；該第三蝶型I單元具有一32字符的寄存器，耦接於該第三蝶型I單元的一回授輸入端與一回授輸出端之間；該第四蝶型I單元具有一16字符的寄存器，耦接於該第四蝶型I單元的一回授輸入端與一回授輸出端之間；該第五蝶型I單元具有一8字符的寄存器，耦接於該第五蝶型I單元的一回授輸入端與一回授輸出端之間；該第六蝶型I單元具有一4字符的寄存器，耦接於該第六蝶型I單元的一回授輸入端與一回授輸出端之間；該第七蝶型I單元具有一2字符的寄存器，耦接於該第七蝶型I單元的一回授輸入端與一回授輸出端之間；以及該第八蝶型I單元具有一1字符的寄存器，耦接於該第八蝶型I單元的一回授輸入端與一回授輸出端之間。
13.一種正交載波分頻多任務解調器，適用於UWB與WiMAX規格，包括一模擬前端，接收一射頻信號，並將該射頻信號作模擬濾波後進行模擬數字轉換以及功率放大，輸出一串行信號；一第一串並列信號轉換單元，接收該第一信號，進行一串並列信號轉換，輸出一第一併列信號；一快速傅立葉轉換處理器，接收該第一併列信號，進行一快速傅立葉轉換後輸出一第二並列信號，包括一第一蝶型I單元，用以執行一21快速傅立葉轉換算法，具有一128字符的寄存器，耦接於該第一蝶型I單元的一回授輸入端與一回授輸出端之間，具有一輸入端與一輸出端，該輸入端用以接收一256點的數據；一多任務器，具有一第一輸入端、一第一輸入端、一第一輸出端以及一控制端，其中第一輸入端耦接該第一蝶型I單元的輸出端，另一個輸入端用以接收一128點的數據，當該並列數據為該256點的數據時，該控制端使該輸出端與該第一輸入端耦接，當該並列數據為該128點的數據時，該控制端使該輸出端與該第二輸入端耦接；一第二蝶型I單元，用以執行一21快速傅立葉轉換算法，具有一64字符的寄存器，耦接於該第二蝶型I單元的一回授輸入端與一回授輸出端之間，具有一第二輸入端與一第二輸出端，該第二輸入端耦接該第一輸出端，該第二輸出端耦接一第一複數乘法器，並接收一第一旋轉因子以完成一第一複數乘法運算；一第一蝶型III單元，具有一第三輸入端與一第三輸出端，該第三輸入端通過該第一複數乘法器耦接該第二蝶型I單元的該第二輸出端，並接收該第一複數乘法運算的運算結果，並根據該運算結果執行一23快速傅立葉轉換算法，該第三輸出端耦接一第二複數乘法器，並接收一第二旋轉因子以完成一第二複數乘法運算；一第二蝶型III單元，具有一第四輸入端與一第四輸出端，該第四輸入端通過該第二複數乘法器耦接該第一蝶型III單元的該第三輸出端，並接收該第二複數乘法運算的運算結果，並根據該運算結果執行一23快速傅立葉轉換算法，輸出一第二信號；以及一位反向處理單元，用以對該第二信號作位反向，並輸出該第二並列信號；一第二串並列信號轉換單元，接收該第二並列信號，進行一串並列信號轉換，輸出一第三信號；以及一解映像單位，接收該第三信號並對該第三信號做解映像，輸出一輸出信號。
14.如權利要求13所述的正交載波分頻多任務解調器，其中該第一蝶型III單元還包括一第三蝶型I單元，具有一32字符的寄存器，耦接於該第三蝶型I單元的一回授輸入端與一回授輸出端之間，具有一第五輸入端與一第五輸出端，該第五輸入端耦接該第三輸入端；一第四蝶型I單元，具有一16字符的寄存器，耦接於該第四蝶型I單元的一回授輸入端與一回授輸出端之間，具有一第六輸入端與一第六輸出端，該第六輸入端耦接該第五輸入端；以及一第五蝶型I單元，具有一8字符的寄存器，耦接於該第五蝶型I單元的一回授輸入端與一回授輸出端之間具有一第七輸入端與一第七輸出端，該第七輸入端耦接該第六輸入端，該第七輸出端耦接該第三輸出端。
15.如權利要求13所述的正交載波分頻多任務解調器，其中該第二蝶型III單元還包括一第六蝶型I單元具有一4字符的寄存器，耦接於該第六蝶型I單元的一回授輸入端與一回授輸出端之間，具有一第八輸入端與一第八輸出端，該第八輸入端耦接該第四輸入端；一第七蝶型I單元具有一2字符的寄存器，耦接於該第七蝶型I單元的一回授輸入端與一回授輸出端之間，具有一第九輸入端與一第九輸出端，該第九輸入端耦接該第八輸出端；以及一第八蝶型I單元具有一1字符的寄存器，耦接於該第八蝶型I單元的一回授輸入端與一回授輸出端之間，具有一第十輸入端與一第十輸出端，該第十輸入端耦接該第九輸出端，該第十輸出端耦接該第四輸出端。
全文摘要
一種快速傅立葉運算的硬體實現方法，包括提供文檔編號H04L27/26GK1822585SQ20061007143
公開日2006年8月23日 申請日期2006年3月28日 優先權日2006年3月28日
發明者李華翰, 林奕宏 申請人:威盛電子股份有限公司