具有複合溝槽和植入柱的半導體器件的製作方法

2023-12-01 07:25:41 2

本申請要求於2014年6月23日提出申請的題為「Semiconductor Device with Composite Trench and Implant Columns」的美國臨時申請第62/015,962號的優先權，該美國臨時申請藉此以引用方式全文併入。

背景

擊穿電壓提供半導體器件(例如，金屬氧化物半導體場效應電晶體(MOSFET)器件)在反向電壓條件下經受擊穿的能力的指示。器件(例如，超結(SJ)MOSFET)使用位於器件的有源區處的交替p型和n型區來增加擊穿電壓。當SJ MOSFET中的交替p型和n型區中的電荷平衡(p型區中的電荷Qp等於n型區中的電荷Qn)時，擊穿電壓處於其峰值，從而使得該器件能夠更好地經受擊穿。

N溝道SJ MOSFET在漂移區中採用掩埋p型柱區。擊穿電壓隨柱長度增加；柱的縱橫比越大，則擊穿電壓越高。例如，對於600V擊穿電壓，期望40微米的溝槽深度和4微米的溝槽直徑(縱橫比等於10)。形成p型柱區的一種方式是在n型外延層中蝕刻溝槽，並然後用p型摻雜矽填充該溝槽。然而，難以使用此類工藝實現高性能高壓MOSFET所期望的高縱橫比溝槽。例如，可期望幾乎豎直柱壁，但當蝕刻高縱橫比溝槽時難以實現幾乎豎直壁。

即使形成高縱橫比溝槽，其仍然可能有問題，因為還難以用p型摻雜矽填充此溝槽，因為當該溝槽被填充時，該溝槽的口部具有被堵塞的趨勢，從而關閉或阻塞通向該溝槽的較深部分的入口。

因此，出於這些實際原因，期望限制溝槽的深度，以使縱橫比可管理。例如，對於4微米的溝槽直徑，溝槽深度可限制為20微米，從而導致僅為5的縱橫比。然而，如上所述，這相對於具有較大縱橫比的溝槽減小擊穿電壓。

概要

概括來說，根據本發明的實施方案通過實質上在通過將摻雜劑植入下部層中形成的一體積或若干體積的頂部上堆疊相對低縱橫比柱(填充有摻雜劑(例如，p型摻雜劑)的溝槽)來實現具有高電壓擊穿的金屬絕緣體半導體FET(MISFET)，諸如SJ MOSFET。低縱橫比柱和體積共同形成連續高縱橫比柱，其在本文中可稱為複合溝槽和植入柱。

更具體來說，在一個實施方案中，在n溝道器件中，形成n型層(例如，在襯底層上方)，並且植入p型摻雜劑以在該層中形成第一p型區。可任選地重複此過程以形成與第一區豎直對準的一個或多個額外p型區。然後熱驅動每一p型區以擴散p型摻雜劑，從而形成較大體積的p型摻雜劑；實質上，擴散每一區以形成與類似形成的任何相鄰、對準體積接觸的較大體積的p型摻雜劑。然後，在所述體積上方形成另一n型層(外延層)。穿過該層蝕刻溝槽，其中溝槽與體積對準並鄰接最上層體積(與最上層體積接觸)。用p型摻雜劑填充溝槽，因此形成由經填充溝槽和下伏體積組成的p型摻雜劑的連續複合溝槽和植入柱。複合溝槽和植入柱的縱橫比大於僅溝槽部分的縱橫比。

此類器件的擊穿電壓可通過改變體積的數目和/或通過改變溝槽部分的長度來擴展。而且，由於溝槽部分仍具有相對低縱橫比，因此填充溝槽的摻雜劑將更均勻分布。此外，由於經填充溝槽中的固有空隙，器件的反向恢復電荷(Qrr)將有益地更低。此外，複合溝槽和植入柱的溝槽部分經歷的熱循環將減少，以使摻雜劑從溝槽部分到周圍外延層的擴散較少。另外，形成複合溝槽和植入柱的成本低於用於形成高縱橫比柱的常規方法。

一般來說，根據本發明的實施方案在器件(諸如SJ MOSFET)中實現高縱橫比柱、並且因此高擊穿電壓，同時克服與常規工藝相關聯的缺點。

在閱讀在各個圖式中示出的以下詳細描述之後，所屬領域的技術人員將認識到根據本發明的實施方案的這些和其它目標和優點。

附圖簡述

併入本說明書中並形成本說明書的一部分的附圖示出本發明的實施方案，並且與本說明書一起用於解釋本發明的原理。在所有圖式和說明書通篇中，相同編號表示相同元件。

圖1是在根據本發明的一實施方案中用於製造半導體器件(例如，超結功率MOSFET器件)的方法的流程圖。

圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9和圖10是示出在根據本發明的實施方案中處於各個製造階段的半導體器件的元件的橫截面視圖。

圖11是在根據本發明的一實施方案中的半導體器件(例如，SJ MOSFET器件)的一部分的橫截面視圖。

圖12是在根據本發明的一實施方案中用於製造半導體器件的方法的流程圖。

詳細描述

在本發明的以下詳細描述中，闡述眾多具體細節以便提供對本發明的透徹理解。然而，所屬領域的技術人員將認識到，本發明可在無這些具體細節或其等效物的情況下實踐。在其它情況下，未詳細描述眾所周知的方法、程序、組件和電路，以免不必要地使本發明的方面難以理解。

這些圖未按比例繪製，並且僅結構的若干部分以及形成那些結構的各種層可示出於這些圖中。

如本文中所使用，字母「n」是指n型摻雜劑，並且字母「p」是指p型摻雜劑。正號「+」或負號「-」分別用於表示相對高或相對低摻雜劑濃度。例如，「n+」將指示比「n」高的n型摻雜劑濃度，「n」將指示比「n-」高的n型摻雜劑濃度。

術語「溝道」在本文中以接受的方式使用。即，電流在FET內在溝道中從源極連接移動到漏極連接。溝道可由n型或p型半導體材料製成；因此，FET指定為n溝道或p溝道器件。本公開內容在n溝道器件(特別是n溝道SJ MOSFET)的上下文中呈現；然而，根據本發明的實施方案並不限於此。即，本文中所述的特徵可用於p溝道器件中。通過在論述中用對應p型摻雜劑和材料代替n型摻雜劑和材料，本公開內容可容易映射到p溝道器件，反之亦然。

圖1是在根據本發明的一實施方案中用於製造器件(例如，圖11的器件1100)的方法的流程圖100。描述為單獨框的操作可在相同工藝步驟中(即，按相同時間間隔，在前一工藝步驟之後並在下一工藝步驟之前)組合併實施。此外，製造工藝和步驟可連同本文中論述的工藝和步驟一起實施；即，在本文中示出並描述的步驟之前、中間和/或之後可存在多個工藝步驟。重要的是，根據本發明的實施方案可結合這些其它(可能常規)工藝和步驟實現，而不顯著幹擾它們。一般來說，根據本發明的實施方案可替換常規工藝的若干部分，而不顯著影響外圍工藝和步驟。

在圖1的框1中，還參考圖2，在『n+』襯底層202上方形成『n-』層204。一般來說，層202包含第一濃度的第一類型摻雜劑，並且層204包含第二濃度的第一類型摻雜劑。在一個實施方案中，兩種濃度不同，並且在一個這樣的實施方案中，第二濃度小於第一濃度。

在層204上方選擇性地沉積光阻劑206，以便形成間隙207。層204的一部分通過該間隙暴露，而層204的其它部分由光阻劑206覆蓋。可以此方式形成任何數目個此類間隙。

在形成間隙207之後，將『p』摻雜劑植入到層204中以形成『p』區208。一般來說，在第一類型摻雜劑的層204中形成第二類型摻雜劑的區。可形成任何數目個此類區(每一間隙一區)。然後去除光阻劑206。

在圖1的框2中，還參考圖3，在一個實施方案中，實質上重複剛剛描述的步驟。更具體來說，在層204上方形成『n-』層304。沉積光阻劑306以形成暴露層304的一部分的間隙307。值得注意的是，間隙307與『p』區208對準。在形成間隙307之後，將『p』摻雜劑植入到層304中以形成『p』區308。然後去除光阻劑306。

接下來參考圖4，在一個實施方案中，實質上再次重複這些步驟。更具體來說，在層304上方形成『n-』層404。沉積光阻劑406以形成暴露層404的一部分的間隙407。值得注意的是，間隙407與『p』區308對準。在形成間隙407之後，將『p』摻雜劑植入到層404中以形成『p』區408。然後去除光阻劑406，從而產生圖5的結構。

如將從以下論述可見，剛剛描述的步驟是可在MISFET器件(諸如SJ MOSFET)中實現高縱橫比柱(在本文中可稱為複合溝槽和植入柱)的製造工藝的一部分。可如剛才所述形成任何數目個對準的『p』區(例如，區208、308或408)，這取決於所期望縱橫比。如下文詳細描述，熱擴散這些區以形成彼此接觸的較大體積，然後形成溝槽並用『p』摻雜劑填充溝槽以形成與最上層體積接觸的柱。因此，所形成的『p』摻雜劑區的數目越大，則複合溝槽和植入柱的縱橫比越高。本文中所述的實例使用三個此類區，但如剛才所述，本發明並不限於此。

圖5示出『p』摻雜劑的三個對準的區208、308和408。在圖1的框3中，還參考圖6，熱擴散區208、308和408，從而形成體積601、602和603。值得注意的是，體積601、602和603彼此對準，並且還與其相鄰體積接觸(例如，體積602與體積601和603兩者接觸)，從而形成『p』摻雜劑的連續複合柱。體積601、602和603具有在其最寬點處測量的大致相同寬度。即，其相應寬度可能存在一些偏差，但其寬度足夠接近，以使其共同形成柱狀區。

在圖1的框4中，還參考圖7，在圖6中所示的結構上方形成(例如，沉積或生長)另一『n+』層710。一般來說，在第一類型摻雜劑的層404上方形成第一類型摻雜劑的層710。層710包含第一濃度的第一類型摻雜劑，並且層404包含第二濃度的第一類型摻雜劑。在一個實施方案中，兩種濃度不同，並且在一個這樣的實施方案中，第二濃度小於第一濃度。

在圖1的框5中，還參考圖8，在層710中形成溝槽812。可(例如)使用已知技術蝕刻溝槽812。值得注意的是，溝槽812與體積601、602和603對準。此外，溝槽812延伸穿過層710以暴露最上層體積603；即，溝槽812形成與體積603接觸的開口。在一個實施方案中，溝槽812具有與體積601、602和603大致相同的寬度。即，寬度可能存在一些偏差，但該偏差足夠小，以使溝槽812(當填充時)以及體積601、602和603共同形成柱狀區。

在圖1的框6中，還參考圖9，用「p」摻雜劑填充溝槽812以形成柱914。溝槽812的深度/長度和寬度使得填充該溝槽的『p』摻雜劑均勻分布在溝槽內。換句話說，可通過設計選擇溝槽812的縱橫比，以使『p』摻雜劑不被阻塞或以其它方式防止其到達溝槽的最深部分。

此時，摻雜劑可在溝槽812的頂部上方延伸。因此，在圖1的框7中，拋光該結構的上表面，可剝離在該上表面上形成的氧化物，並再次拋光該表面(例如，使用化學機械平坦化(CMP)拋光)以跨越層710和柱914形成扁平表面1016，如圖10中所示。

以此方式，形成複合溝槽和植入柱1006(其可簡稱為複合柱)。在圖1-10的實例中，複合柱1006包含柱914以及體積601、602和603。複合柱1006的縱橫比大於僅柱914的縱橫比。

在圖1的框8中，還參考圖11，使用已知技術形成半導體器件1100(例如，MISFET，諸如SJ MOSFET)的其它元件。

在圖11實施方案中，器件1100包含位於襯底202的底表面上的漏極電極1120。在圖11實施方案中，在複合柱1006中的每一者的頂部處(在圖11的取向上)存在『p』基極區1122。在柱1006中的每一者處還可存在『p+』觸點區1124和『n+』源極區1126，如圖所示。

在圖11實施方案中，源極金屬層1126耦合至源極電極1128，並且柵極結構1130耦合至柵極電極1132。柵極結構1130通過隔離層1134與其相鄰元件和結構分離。溝槽914(複合柱1006)的一端耦合至源極金屬層1126的觸點(觸點區1124)，並且該溝槽/複合柱的另一端鄰接最上層體積603。

器件1100的位於層204、304和404上方以及位於源極金屬層1126下方的層可稱為外延層1136。替代所示和所描述的那些元件和結構或者除所示和所描述的那些元件和結構以外，外延層1136可包含若干其它元件和結構。

層204、304、404和710可統稱為『n』區1138。p型複合柱1006和『n』區1138形成所謂的超結。複合柱1006和區1138位於器件1100的有源區內。一終止區或若干終止區(未示出)沿著器件1100的邊緣安置在有源區周圍。

替代所示和所描述的那些元件和結構或者除所示和所描述的那些元件和結構以外，器件1100可包含若干其它元件和結構。

因此，在根據本發明的實施方案中，一種半導體器件包含：第一類型摻雜劑的襯底(例如，202)；相鄰所述襯底的第一類型摻雜劑的第一區(例如，1138)；以及形成於第一區中的第二區(例如，1006)，其中第二區中的每一者包含用第二類型摻雜劑填充的溝槽(例如，812)(從而形成柱914)，並且溝槽中的每一者鄰接在溝槽與襯底之間植入第一類型摻雜劑中的第二類型摻雜劑的相應第一體積(例如，603)。第一體積中的每一者可鄰接在相應第一體積與襯底之間也植入第一類型摻雜劑中的第二類型摻雜劑的相應第二體積(例如，602)。第一區(例如，1138)包含相鄰於第一類型摻雜劑的第二層(例如，404)的第一類型摻雜劑的第一層(例如，710)，其中每一溝槽(例如，812、914)由第二層界定，並且每一第一體積(例如，603)在第一層中。

而且，在根據本發明的實施方案中，一種半導體器件包含：第一濃度的第一類型摻雜劑的襯底(例如，202)；形成於襯底層上方的第二濃度的第一類型摻雜劑的第一層(例如，404)，其中第二濃度不同於第一濃度；形成於第一層中的第二類型摻雜劑的第一體積(例如，603)；以及與第一體積接觸並從第一體積縱向延伸的第二類型摻雜劑的柱狀區(例如，914)，其中第一體積位於柱狀區與襯底層之間。柱狀區在相鄰於第一層的第一類型摻雜劑的第二層(例如，710)內。第一體積可鄰接在第一體積與襯底層之間植入第一類型摻雜劑中(例如，層304中)的第二類型摻雜劑的第二體積(例如，602)。

圖12是在根據本發明的一實施方案中用於製造半導體器件(例如，圖11的器件1100)的方法的流程圖1200。

在框1201中，還參考圖2、圖3和圖4，在第二層上方形成第一類型摻雜劑的第一層(例如，在層304上方形成層404，或在層204上方形成層304，或在層202上方形成層204)。

在圖12的框1202中，還參考圖6，植入第二類型摻雜劑以在第一層中形成第一體積(例如，層404中的體積603)。

在圖12的框1203中，還參考圖9，形成與第一體積接觸並從第一體積延伸的第二類型摻雜劑的柱狀區(例如，柱914與體積603接觸並從體積603延伸)。

在一個實施方案中，在框1202中在於第二層(例如，層304)上方形成第一層(例如，層404)之前，在第三層(例如，層204)上方形成第二層。在此類實施方案中，在於第二層(例如，層304)上方形成第一層(例如，層404)之前，植入第二類型摻雜劑以在第二層中形成第二體積(例如，體積602)，其中當隨後形成時第一體積在第二體積與柱狀區之間對準。

類似地，在一個實施方案中，在於第二層(例如，層304)上方形成第一層(例如，層404)之前，並且在於第三層(例如，層204)上方形成第二層(例如，層304)之前，在第四層((例如，層202)上方形成第三層。在此類實施方案中，在於第二層上方形成第一層之前，並且在於第三層上方形成第二層之前，植入第二類型摻雜劑以在第三層中形成第三體積(例如，體積601)，其中當隨後形成時第一和第二體積在第三體積與柱狀區之間對準。

總之，經掩蔽『p』植入和『n』層生長連同熱驅動一起組合一次或多次以在『n』層中形成『p』體積。然後沉積(生長)外延層，並且然後蝕刻溝槽並用「p」摻雜劑填充溝槽。上部溝槽部分設計成與已經形成的下部體積連接，以便形成連續複合溝槽和植入『p』柱。此將導致豎直『p』區，其將是實質上一個堆疊在另一個上方的『p』體積與『p』填充溝槽的組合。

由於上部『p』填充溝槽區實現的平滑結導致較高擊穿，並且還導致經改善非箝位感應開關(UIS)耐用性。通過增加『p』體積的數目和/或通過增加『p』填充溝槽的深度，此結構的擊穿電壓可擴展到更高電壓。在模擬中，將『p』填充溝槽的深度/長度從18.5μm增加到24.5μm(具有三個『p』體積)使擊穿電壓從約670伏增加到約750伏。模擬還示出，將『p』體積的數目從3增加到6(溝槽深度為18.5μm)使擊穿電壓從約670伏增加到約982伏。增加溝槽深度將增加縱橫比，但其具有如下優點：其將通過使碰撞電離推進到遠離表面的塊體中並提供空穴到達遠離MISFET中固有的雙極區的觸點的直接路徑來改善UIS耐用性。

由於經填充溝槽中的固有空隙，MISFET的反向恢復電荷(Qrr)將較低。而且，經填充溝槽經歷的熱循環可顯著減少，以使摻雜劑從溝槽區到周圍『n』外延層中的熱擴散較少。此將導致減小的比導通電阻。

上部平滑側面『p』區與相對不均勻(波紋)『p』體積部分的組合提供額外自由度以便以高碰撞電離發生在複合溝槽和植入柱的底部部分處的方式成形電場。

因此描述了MISFET器件(包含SJ功率MOSFET器件)的實施方案。本文中所述的特徵可用於低壓器件以及高壓器件中作為分裂柵、雙溝槽和其它常規高壓超結器件的替代物。

已出於說明和描述目的呈現本發明的具體實施方案的前述描述。其並不打算窮舉或將本發明限於所公開的精確形式，並且鑑於以上教示，許多修改和變化可行。選擇並描述實施方案以便最好地解釋本發明的原理及其實際應用，從而使得所屬領域的技術人員能夠最好地利用本發明以及具有適於所預期特定用途的各種修改的各種實施方案。本發明的範圍旨在由所附權利要求及其等效物限定。