高擊穿電壓半導體器件的製作方法
2023-12-06 16:52:51 3
高擊穿電壓半導體器件的製作方法
【專利摘要】半導體區域在平行pn層中交替排列，在所述平行pn層中，n型區和p型區沿與半導體基板的主面平行的方向交替排列。邊緣終止區中的第二平行pn層（微細SJ單元（12E））的n漂移區（12c）與p分隔區（12d）之間的間距是活性區域中的第一平行pn層（主SJ單元（12））的n漂移區（12a）與p分隔區（12b）之間的間距的三分之二。在俯視下具有矩形形狀的半導體基板的四個角上的主SJ單元（12）與微細SJ單元（12E）之間的邊界上，主SJ單元（12）的兩個間距的端部與微細SJ單元（12E）的三個間距的端部相對。由此，能減小工藝偏差的影響，並能減少微細SJ單元（12E）的n漂移區（12c）與p分隔區（12d）之間的相互擴散。
【專利說明】高擊穿電壓半導體器件
【技術領域】
[0001]本發明涉及一種如MOS (金屬氧化物半導體)場效應電晶體那樣的高擊穿電壓半導體器件，特別涉及一種縱向高擊穿電壓半導體器件，所述縱向高擊穿電壓半導體器件具有超結結構，主電流在半導體基板的兩個主面之間流動。
【背景技術】
[0002]在通常的縱向MOSFET (金屬氧化物半導體場效應電晶體)中，在導通狀態下，高電阻率的rT漂移層具有使漂移電流沿縱向(基板的深度方向)流動的功能。因此，當rT漂移層的電流路徑縮短時，即，當n_漂移層的厚度減小時，漂移電阻減小，從而會顯著降低MOSFET的導通電阻。
[0003]在截止狀態下，高電阻率的n_漂移層被耗盡以維持較高的擊穿電壓。因此，當高電阻率的n_漂移層的厚度過薄時，擊穿電壓會降低，自p基區與n_漂移層之間的pn結擴展的耗盡層會以較低的施加電壓到達漏電極。當高電阻率的n_漂移層的厚度較厚時，達到矽
(Si)的臨界電場強度的反相偏壓升高。因此，能獲得一種高擊穿電壓半導體器件。
[0004]然而，當高電阻率的n_漂移層的厚度過厚時，導通電阻會增大，從而會導致功耗增力口。這樣，在縱向MOSFET中，由於特定導通電阻與擊穿電壓之間存在折衷關係，因此，一般難以同時提高特定導通電阻和擊穿電壓的特性。
[0005]作為同時提高相互間具有折衷關係的多個半導體特性的器件，已知一種具有超結(以下稱為SJ)結構的超結半導體器件，在所述超結結構中，P型區和n型區在漂移層上互相交替排列。在將SJ結構運用於縱向高擊穿電壓半導體器件時，沿基板深度方向擴展並具有較小寬度的P型區和n型區在n_漂移層上沿與基板主面平行的方向交替排列(以下稱為平燈pn層)。
[0006]在包括多個p型區和n型區的平行pn層中，即使在每個p型區和n型區都是高雜質濃度的區域的情況下，在截止狀態下以較低的施加電壓從平行pn層中的所有區域之間的pn結擴展的耗盡層具有小到會使兩個區域都快速耗盡的寬度。因此，已知平行pn層具有能同時改善低導通電阻和高擊穿電壓的結構。然而，為了在實踐中使用SJ結構來獲得高擊穿電壓，重要的是控制P型區和n型區的雜質量以儘可能使它們相等。
[0007]另外，主電流流經的活性區域的n_漂移層中形成有SJ結構的縱向MOSFET中，需要使包圍活性區域的邊緣終止區的結構與一般的功率MOSFET不同。即，為了增大具有SJ結構的MOSFET的擊穿電壓，需要進行恰當設計來維持高擊穿電壓的邊緣終止區。一般而言，邊緣終止區需要維持高於活性區域的擊穿電壓。因此，在邊緣終止區中形成SJ結構。在邊緣終止區中，當n型區中的雜質量不等於p型區中的雜質量時，邊緣終止區的擊穿電壓會下降，從而會導致高擊穿電壓半導體器件的擊穿電壓下降。
[0008]為了解決上述問題，已知以下結構:即，使邊緣終止區的平行pn層中的雜質量為活性區域的平行pn層中的雜質量的一半(例如，參見下面的專利文獻I和專利文獻2)。
現有技術文獻 專利文獻
[0009]專利文獻I JP2000-277726A 專利文獻 2 JP2003-224273A
【發明內容】
本發明要解決的問題
[0010]如專利文獻I和專利文獻2中所示，為了將邊緣終止區的平行pn層中的雜質量設為活性區域的平行pn層中的雜質量的一半，可以使注入邊緣終止區的雜質離子劑量為注入活性區域的雜質離子劑量的一半，或者也可以使活性區域中在掩模上所形成的用於注入雜質離子的開口的寬度為邊緣終止區中在掩模上所形成的用於注入雜質離子的開口的寬度的一半。例如，作為將注入邊緣終止區的雜質離子的劑量設為注入活性區域的雜質離子的劑量的一半的詳細方法，提出有以下方法:即，分次實施雜質離子注入，雜質離子注入邊緣終止區的次數比雜質離子注入活性區域的次數要少。然而，在這種情況下，生產效率會下降，成本會上升。
[0011]僅通過改變掩模上的開口的寬度，就能容易地實施將活性區域中在掩模上所形成的用於注入雜質離子的開口的寬度設為邊緣終止區中在掩模上所形成的用於注入雜質離子的開口的寬度的一半的方法。然而，需要通過微加工工藝來將活性區域中在掩模上所形成的開口的寬度設為邊緣終止區中在掩模上所形成的開口的寬度的一半。因此，實際上，邊緣終止區中的平行pn層很容易受到工藝偏差的影響。另外，平行pn層中的p型區與n型區之間的寬度或間距的減小有助於改善擊穿電壓，但P型區中的P型雜質與n型區中的n型雜質之間的擴散(以下稱為相互擴散)會增加。其結果是，雜質濃度偏差有可能會增大，或者可能無法形成平行pn層。
[0012]為了解決上述現有技術的問題，本發明提供一種高擊穿電壓半導體器件，該高擊穿電壓半導體器件能減小工藝偏差的影響，並能減少形成邊緣終止區的第二平行Pn層的p型區與n型區之間的相互擴散。此外，為了解決上述現有技術的問題，本發明的目的在於提供一種具有易於布局的超結的高擊穿電壓半導體器件。
解決問題的手段
[0013]為了解決上述問題並實現本發明的目的，根據本發明的高擊穿電壓半導體器件包括平行Pn層，該平行pn層用作為漂移層，包括第一導電型半導體區域和第二導電型半導體區域，所述第一導電型半導體區域和第二導電型半導體區域沿垂直於半導體基板的一個主面的方向具有縱向形狀，並沿與所述半導體基板的主面平行的方向彼此交替相鄰，所述半導體基板為第一導電型並具有較高的雜質濃度。在導通狀態下，電流流過所述平行pn層，在截止狀態下，所述平行Pn層被耗盡以維持反向阻斷電壓。所述高擊穿電壓半導體器件的特徵如下。所述平行pn層包括第一平行pn層和第二平行pn層，所述第一平行pn層形成在用作為主電流路徑的活性區域中，所述第二平行pn層形成在包圍所述活性區域的邊緣終止區中。所述平行pn層中的相鄰數是偶數。在所述第二平行pn層中彼此相鄰的所述第一導電型半導體區域與所述第二導電型半導體區域之間的間距是在所述第一平行pn層中彼此相鄰的所述第一導電型半導體區域與所述第二導電型半導體區域之間的間距的三分之二。在俯視下具有矩形形狀的所述半導體基板的四個角上的所述第一平行Pn層和所述第二平行Pn層之間的邊界、與所述第一平行pn層的兩個相鄰端部及所述第二平行pn層的三個相鄰端部相對。
[0014]根據本發明的高擊穿電壓半導體器件還包括低濃度第一導電型半導體區域，所述低濃度第一導電型半導體區域形成於所述第二平行Pn層的表面，具有比所述第一平行pn層的所述第一導電型半導體區域要低的雜質濃度。
[0015]在本發明所涉及的高擊穿電壓半導體器件中，所述第一平行pn層具有條狀平面布局，所述條狀平面布局中，所述第一平行pn層在與所述第一導電型半導體區域和所述第二導電型半導體區域交替排列的方向垂直的方向上延伸。
[0016]在本發明所涉及的高擊穿電壓半導體器件中，對於每一偶數間距，使位於所述半導體基板的四個角的所述第一平行pn層的端部的長度發生變化，從而在所述活性區域外周的、所述邊緣終止區的四個角附近的部分上形成彎曲部，所述第二平行pn層的最內側端部具有與所述彎曲部相對應的長度，並與所述半導體基板的主面平行地朝所述半導體基板的內側延伸。
[0017]在本發明所涉及的高擊穿電壓半導體器件中，所述第一平行pn層具有平面布局，所述平面布局中，將所述第二導電型半導體區域在所述第一導電型半導體區域中配置成矩陣形。
[0018]在本發明所涉及的高擊穿電壓半導體器件中，所述平行pn層中的半導體區域不包括用於獲得電荷平衡的過渡部。所謂電荷平衡是指，所述平行Pn層中的所述第一導電型半導體區域與所述第二導電型半導體區域中的雜質量互相相等。
[0019]根據本發明，由於所述邊緣終止區中的所述第二平行pn層之間的間距是所述活性區域中的所述第一平行pn層之間的間距的三分之二，因此，與現有技術中的SJ結構相t匕，能減小工藝偏差，並能減少所述平行pn層中的所述第一導電型半導體區域與所述第二導電型半導體區域之間的相互擴散。另外，根據本發明，由於所述平行pn層中的所述半導體區域不包括用於獲得電荷平衡的過渡部，因此，漂移層在截止狀態時在最低的擊穿電壓下被耗盡。因此，容易獲得最高的擊穿電壓。
發明效果
[0020]根據本發明的高擊穿電壓半導體器件，能減小工藝偏差的影響，並能減少在邊緣終止區中形成第二平行pn層的P型區與n型區之間的相互擴散。另外，根據本發明的高擊穿電壓半導體器件，能提供一種具有易於布局的超結的高擊穿電壓半導體器件。
【專利附圖】
【附圖說明】
[0021]圖1是表示本發明的實施方式I所涉及的SJ-M0SFET的結構的俯視圖。
圖2是表示圖1中的被具有頂點A、B、C和D的矩形所包圍的部分的放大俯視圖。
圖3是表示沿圖2的切割線E-F進行切割而得的截面結構的剖視圖。
圖4是表示現有技術所涉及的邊緣終止區的一部分的放大俯視圖。
圖5是表示本發明的實施方式2所涉及的SJ-M0SFET的一部分的放大俯視圖。
圖6是表示沿圖5的切割線G-H進行切割而得的截面結構的剖視圖。
【具體實施方式】[0022]在下文中，將參考附圖詳細描述根據本發明的示例性實施方式的高擊穿電壓半導體器件。在說明書和附圖中，在附加有「n」或「p」的層和區中，電子和空穴是指多數載流子。另外，添加到n或p的符號「 + 」和是指雜質濃度比沒有這些符號的層的濃度高和低。在以下實施方式和附圖的描述中，相同的組件由相同的附圖標記表示，並且其描述將不再重複。在以下描述中，第一導電型是n型，第二導電型是p型。
[0023](實施方式I)
將具有超結(SJ)結構的縱向MOSFET (以下稱為SJ-M0SFET)作為實施方式I所涉及的高擊穿電壓半導體器件的一個例子來進行描述。圖1是表示本發明的實施方式I所涉及的SJ-M0SFET的結構的俯視圖，圖2是表示圖1中的被具有頂點A、B、C和D的矩形所包圍的部分的放大俯視圖。為了闡述SJ結構的平面結構，圖1、2隻示出了 SJ結構的平面布局。
[0024]如圖1、2所示，在本發明的實施方式I所涉及的SJ-M0SFET中，在活性區域I的漂移層中包括主SJ單元，在邊緣終止區2的漂移層中包括微細SJ單元。活性區域I是在器件導通時作為電流路徑的區域。邊緣終止區2是用於削弱活性區域I周圍的電場並維持擊穿電壓的區域。邊緣終止區2設置於活性區域I的外周。圖1僅示出了第一平行pn層12的平面布局，圖2是表示圖1中所示的晶片的角部上被具有頂點A、B、C和D的矩形(以下稱為矩形ABCD)所包圍的部分的放大圖，示出了晶片角部上的主SJ單元12和微細SJ單元12E的平面布局。
[0025]主SJ單元12是第一平行pn層，在所述第一平行pn層中，n型區12a和p型區12b沿與活性區域I中的基板的主面平行的方向交替排列。主SJ單元12例如具有條狀平面布局，所述條狀平面布局在與n型區12a和p型區12b交替排列的方向垂直的方向上延伸。微細SJ單元12E是第二平行pn層，在所述第二平行pn層中，n型區12c和p型區12d沿與邊緣終止區2中的基板的主面平行的方向交替排列。微細SJ單元12E例如具有在n型區12c中將p型區12d配置成矩陣形的平面布局。
[0026]特別是如圖2所示，對於邊緣終止區2中的第二平行pn層(微細SJ單元12E)，形成微細SJ單元12E的n型區12c具有柵格狀的平面布局。在晶片的角部，在活性區域I中靠近邊緣終止區的第一平行pn層(主SJ單元12)的端部，使與基板主面平行的方向上的每兩組主SJ單元12的長度發生變化，從而一體構成彎曲部。在邊緣終止區2中的第二平行pn層(微細SJ單元12E)的內側端部，配置有三組與第一平行pn層(主SJ單元12)的端部形狀相對應的微細SJ單元12E。由平行pn層中的一個n型區和與該n型區相鄰的一個p型區來形成一個組。
[0027]因此，實施方式I所涉及的SJ-M0SFET包括第一平行pn層(主SJ單元12)和第二平行pn層(微細SJ單元12E)，所述第一平行pn層形成於活性區域I中的漂移層中，所述第二平行Pn層形成於邊緣終止區2中的漂移層中。接著，將描述實施方式I所涉及的SJ-M0SFET的截面結構。圖3是表示沿圖2的切割線E-F進行切割而得的截面結構的剖視圖。切割線E-F穿過主SJ單元12和微細SJ單元12E。
[0028]如圖3所示，主SJ單元12和微細SJ單元12E形成於n型區中，所述n型區是形成於n+半導體基板11表面的n型漂移區。具體而言，主SJ單元12和微細SJ單元12E沿垂直於主面的方向從n型漂移區的主面縱向延伸至n+半導體基板11，包括沿與基板主面平行的方向(橫向)交替排列的n型區(以下稱為n漂移區)12a、12c、以及p型區(以下稱為p分隔區)12b、12d。n+半導體基板11具有比n漂移區12a、12c要低的電阻(高雜質濃度)。
[0029]在n+半導體基板11的背面設有背側電極。n+半導體基板11起到作為n+漏區的作用，背側電極起到作為漏電極8的作用。在SJ結構中，對橫向上的每個區域的寬度進行設置，使得在器件截止時，耗盡層迅速從n漂移區12a與p分隔區12b之間的pn結向pn結兩側的n漂移區12a和p分隔區12b擴展，載流子在較低電壓下被完全耗盡。由此，能獲得聞擊穿電壓。
[0030]在活性區域I中，與n+半導體基板11相對的每個p分隔區12b的表面層上，都設有P基區13a。在p基區13a的表面層中設有n+源區14和p+接觸區13b。p+接觸區13b的雜質濃度比P基區13a要高。由多晶矽膜所構成的柵電極6隔著柵絕緣膜5設置在介於n+源區14與n漂移區12a之間的p基區13a的表面上。在n+源區14和p+接觸區13b的表面上設有由鋁-矽膜所構成的源電極7，以與n+源區14和P+接觸區13b相接觸。在柵電極6的表面上設有層間絕緣膜9，以確保柵電極6與設於其上的源電極7的絕緣。
[0031]在邊緣終止區2中，在與n+半導體基板11相對的第二平行pn層(微細SJ單元12E)的表面層上，作為均勻雜質濃度區而形成有n_區域3，使得覆蓋第二平行pn層的整個表面。n_區域3的雜質濃度比活性區域I中的n漂移區12a的雜質濃度要低。在n_區域3中，以規定的間隔設有p型保護環。另外，設有場絕緣膜4以覆蓋n_區域3的表面。附圖標記15表示防止耗盡層過度擴展的阻斷電極。
[0032]本發明的特徵在於，相鄰的第二平行pn層(微細SJ單元12E)之間的間距是活性區域I中的相鄰的第一平行Pn層(主SJ單元12)之間的間距的三分之二，且未設有過渡部。過渡部是雜質量介於活性區域I中的n漂移區12a和p分隔區12b的雜質量、與邊緣終止區2中的n漂移區12c和p分隔區12d的雜質量之間的區域。
[0033]相鄰的第一平行pn層之間的間距是互相相鄰的n漂移區12a與p分隔區12b之間的間距。相鄰的第二平行pn層之間的間距是互相相鄰的n漂移區12c與p分隔區12d之間的間距。即，在第一平行pn層與第二平行pn層之間的邊界上，第一平行pn層的兩組相鄰的主SJ單元12的端部與第二平行pn層的三組相鄰的微細SJ單元12E的端部相對。
[0034]在邊緣終止區2中，第二平行pn層(微細SJ單元12E)形成為微細圖案，使得相鄰的第二平行Pn層之間的間距為活性區域I中相鄰的第一平行pn層(主SJ單元12)之間的間距的三分之二。由此，與現有技術的SJ結構相比，能減小工藝偏差，並能減少p型分隔區與n型漂移區之間的相互擴散。在現有技術的SJ結構中，邊緣終止區中相鄰的第二平行pn層之間的間距有時是活性區域中相鄰的第一平行pn層之間的間距的一半(參見下述圖4)。另外，當器件截止時，耗盡層在邊緣終止區2中比在活性區域I中更容易擴展。因此，能獲得更高的擊穿電壓。
[0035]這一點將在對如圖2所示的本發明的實施方式I所涉及的邊緣終止區2的平面布局、與如圖4所示的現有技術所涉及的邊緣終止區的平面布局進行比較時進行詳細描述。圖4是表示現有技術所涉及的邊緣終止區的一部分的放大俯視圖。圖4示出了形成有現有技術所涉及的SJ-M0SFET的晶片角部的平面布局。如圖4所示的區域的範圍與圖2中被矩形AB⑶所包圍的區域相同。
[0036]如圖4所示，在現有技術所涉及的SJ-M0SFET中，在活性區域100中設有第一平行pn層(主SJ單元212)，在所述第一平行pn層中，n型區212a和p型區212b沿與基板主面平行的方向交替排列。在邊緣終止區200中設有第二平行pn層(微細SJ單元212E)，在所述第二平行Pn層中，n型區212c和p型區212d沿與基板的主面平行的方向交替排列。在現有技術中，邊緣終止區200中的平行pn層(微細SJ單元212E)之間的間距是活性區域100中的第一平行pn層(主SJ單元212)之間的間距的一半。
[0037]在本發明的實施方式I所涉及的邊緣終止區2中，能減小現有技術所涉及的邊緣終止區200的平行pn層212E中容易產生的工藝偏差所造成的影響，且容易對雜質量進行控制。另外，能減小由邊緣終止區2中的n漂移區12c與p分隔區12d之間的相互擴散所造成的影響。
[0038]如現有技術所涉及的SJ-M0SFET那樣，當活性區域中的主SJ單元之間的間距的數量為奇數且在微細SJ單元之間需要過渡部時，需要精細地配置SJ單元以在過渡部中獲得電荷平衡。在這種情況下，工藝偏差會增大，從而不太理想。與之相對，在本發明所涉及的SJ-M0SFET中，由於活性區域I中的主SJ單元12之間的間距的數量是偶數，因此，無需設置精細地配置單元的過渡部。因此，能簡化平面布局。
[0039]此外，在本發明所涉及的SJ-M0SFET中，在形成於矩形晶片的SJ-M0SFET的四個角上的第一平行Pn層(主SJ單元12)與第二平行pn層(微細SJ單元12E)之間的邊界上，第一平行pn層的兩個間距的端部與第二平行pn層的三個間距的端部相對。因此，能維持電荷平衡而無需設置過渡部。
[0040]如圖2所示的高擊穿電壓半導體器件的角部的平面布局只是一個例子，能以各種方式進行變更。例如，邊緣終止區2中的第二平行pn層12E的p分隔區12d的平面形狀並不局限於正方形，也可以是圓形或如矩形或六邊形那樣的多邊形。
[0041]
(實施方式2)
圖5是表示本發明的實施方式2所涉及的SJ-M0SFET的一部分的放大俯視圖。圖6是表示沿圖5的切割線G-H進行切割而得的截面結構的剖視圖。圖5示出了被圖1中的矩形ABCD所包圍的部分的另一個例子。實施方式2所涉及的SJ-M0SFET與實施方式I所涉及的SJ-M0SFET之間存在兩個不同之處。第一個不同之處在於，活性區域I中配置成重複圖案的平行Pn層(主SJ層12)不具有條形的平面布局，而是具有在n漂移區12a中將p分隔區12b配置成矩陣形的平面布局。
[0042]第二個不同之處在於，在邊緣終止區2的表面並未形成rT區域3作為均勻雜質濃度區。除了上述兩個不同之處以外，實施方式2所涉及的SJ-M0SFET具有與實施方式I所涉及的SJ-M0SFET相同的結構。在實施方式2所涉及的SJ-M0SFET中，邊緣終止區2中的第二平行Pn層12E之間的間距比活性區域I中的平行pn層12之間的間距要小(大約為三分之二)。因此，與實施方式I相同，當SJ-M0SFET截止時，耗盡層在邊緣終止區2中比在活性區域I中更容易擴展，從而能維持更高的擊穿電壓。
[0043]如上所述，根據上述發明，由於邊緣終止區中的第二平行pn層之間的間距是活性區域中的第一平行pn層之間的間距的三分之二，因此，與現有技術中的SJ結構相比，能減小工藝偏差，並能減少平行pn層中的p型分隔區與n型漂移區之間的相互擴散。另外，根據本發明，平行Pn層中的半導體區域不包括用於獲得電荷平衡的過渡部(n_區域)。因此，當SJ-M0SFET截止時，漂移層在最低的擊穿電壓下被耗盡，從而容易獲得最高的擊穿電壓特性。
[0044]在本發明的上述實施方式中，以SJ-M0SFET為例來進行描述，但本發明並不局限於上述實施方式。本發明可應用於漂移層中形成有SJ結構的各種器件。另外，在上述實施方式中，第一導電型是n型，第二導電型是p型。然而，在本發明中，第一導電型也可以是p型，第二導電型也可以是n型。在此情況下，能獲取如上所述的相同效果。
工業上的實用性
[0045]如上所述，本發明所涉及的高擊穿電壓半導體器件對於如MOS (金屬氧化物半導體)場效應電晶體等的、主電流在半導體基板的兩個主面之間流動的、具有聞擊穿電壓和聞電流的縱向功率半導體器件是有效的。
標號說明
[0046]I 活性區域
2邊緣終止區
3n_區(低濃度第一導電型半導體區域)
4場絕緣膜
5柵絕緣膜
6柵電極
7源電極
8漏電極
9層間絕緣膜
11n+半導體基板(n+漏區)
12第一平行pn層(主SJ單元)
12a主SJ單元的n漂移區(第一導電型半導體區域)
12b主SJ單元的p分隔區(第二導電型半導體區域)
12E第二平行pn層(微細SJ單元)
12c微細SJ單元的n漂移區(第一導電型半導體區域)
12d微細SJ單元的p分隔區(第二導電型半導體區域)
13a p基區 13b p+接觸區 14 n+源區 15阻斷電極。
【權利要求】
1.一種高擊穿電壓半導體器件，包括: 平行Pn層，該平行pn層用作為漂移層，包括第一導電型半導體區域和第二導電型半導體區域，所述第一導電型半導體區域和第二導電型半導體區域沿垂直於半導體基板的一個主面的方向具有縱向形狀，並沿與所述半導體基板的主面平行的方向彼此交替相鄰，所述半導體基板為第一導電型並具有較高的雜質濃度，其特徵在於， 在導通狀態下，電流流過所述平行pn層，在截止狀態下，所述平行pn層被耗盡以維持較高的電壓， 所述平行Pn層包括第一平行pn層和第二平行pn層，所述第一平行pn層形成在用作為主電流路徑的活性區域中，所述第二平行pn層形成在包圍所述活性區域的邊緣終止區中， 所述平行Pn層中的相鄰數是偶數， 在所述第二平行pn層中彼此相鄰的所述第一導電型半導體區域與所述第二導電型半導體區域之間的間距是在所述第一平行pn層中彼此相鄰的所述第一導電型半導體區域與所述第二導電型半導體區域之間的間距的三分之二， 在俯視下具有矩形形狀的所述半導體基板的四個角上的所述第一平行Pn層和所述第二平行pn層之間的邊界、與所述第一平行pn層的兩個相鄰端部及所述第二平行pn層的三個相鄰端部相對。
2.如權利要求1所述的高擊穿電壓半導體器件，其特徵在於，還包括: 低濃度第一導電型半導體區域，所述低濃度第一導電型半導體區域形成於所述第二平行pn層的表面，具有比所述第一平行pn層的所述第一導電型半導體區域要低的雜質濃度。
3.如權利要求2所述的高擊穿電壓半導體器件，其特徵在於， 所述第一平行Pn層具有條狀平面布局，所述條狀平面布局中，所述第一平行pn層在與所述第一導電型半導體區域和所述第二導電型半導體區域交替排列的方向垂直的方向上延伸。
4.如權利要求1所述的高擊穿電壓半導體器件，其特徵在於， 對於每一偶數間距，使位於所述半導體基板的四個角的所述第一平行Pn層的端部的長度發生變化，從而在所述活性區域外周的、所述邊緣終止區的四個角附近的部分上形成彎曲部， 所述第二平行Pn層的最內側端部具有與所述彎曲部相對應的長度，並與所述半導體基板的主面平行地朝所述半導體基板的內側延伸。
5.如權利要求4所述的高擊穿電壓半導體器件，其特徵在於， 所述第一平行Pn層具有平面布局，所述平面布局中，將所述第二導電型半導體區域在所述第一導電型半導體區域中配置成矩陣形。
6.如權利要求1至5的任一項所述的高擊穿電壓半導體器件，其特徵在於， 所述平行pn層中的半導體區域不包括用於獲得電荷平衡的過渡部。
【文檔編號】H01L29/06GK103493207SQ201280018575
【公開日】2014年1月1日 申請日期:2012年5月28日 優先權日:2011年7月14日
【發明者】曹大為, 北村睦美, 田村隆博, 大西泰彥 申請人:富士電機株式會社