帶源極和漏極絕緣區域的單電晶體存儲裝置及其製造方法

2023-12-03 12:58:41 2

專利名稱：帶源極和漏極絕緣區域的單電晶體存儲裝置及其製造方法
技術領域：
本發明涉及半導體器件及其製造方法。特別是，本發明涉及具有與源極 和漏極區域相關的絕緣區域的單電晶體存儲裝置及其製造方法。
背景技術：
傳統的動態隨機存取存儲器(DRAM)單元是一類易失存儲器，典型地 結合電容器、電晶體和互連單元。響應電子裝置日益輕、小和薄的要求， DRAM單元已經變得更加高度集成。就是說，在有限的空間內形成儘可能多 的DRAM單元。然而，高度集成DRAM單元的技術面臨幾個限制。
例如，典型的DRAM單元電容器包括上、下電極和電容器介電層。該 上、下電極共享重疊區域，並且電容器介電層設置在該上、下電極之間。電 容器的電容與重疊區域的尺寸成正比，並且與重疊區域的厚度成反比。因此 要求形成電容器的面積最小化。
已經開發了單電晶體浮體DRAM單元，其包括存儲數據的浮體區域。 因為沒有電容器，所以單電晶體浮體DRAM單元可以比通常具有電容器的 DRAM單元更高度地集成。
例如，在標題為"Scaled IT-bulk Devices Built with CMOS 90nm Technology for Low-cost eDRAM Applications"由 R. RANICA (IEEE Symposium on VLSI Technology Digest of Technical Papers, pp. 38-39 (2005》 撰寫的文章中描述了無電容器單電晶體DRAM單元。這裡的圖1是類似於 RANICA文章中所討論的單電晶體DRAM單元的截面圖。
參照圖1，半導體基板1包括深n阱(deep n-well) 3和位於深n阱3 中的袋形p阱(pocketp-well) 5。絕緣層7設置在袋形p阱5的預定區域內， 來定義袋形p阱5的有源層5a。絕緣層7通過袋形p阱5與深n阱3接觸。 結果，有源區域5a用作電浮置主區域(electrically floated bulk region ),其由 絕緣層7和深n阱3圍繞。
源極和漏極區域16s和16d分別設置在主區域5a的兩端，並且柵極圖
案10設置在源極和漏極區域16s和16d之間的主區域5a上。柵極圖案10 包括柵極絕緣層8和柵極電極9，他們依次堆疊。隔離物13可以設置在柵極 圖案10的側壁上。源極區域16s可以包括與柵極圖案IO分隔的重摻雜源極 區域15s和從重摻雜源極區域15s延伸的輕摻雜源極區域lls。同樣，漏極 區域16d可以包括與柵極圖案10分隔的重摻雜漏極區域15d和從重摻雜漏 極區域15d延伸的輕摻雜漏極區域lld。輕摻雜源極和漏極區域lis和lid 可以設置在隔離物13的下面。
根據RANICA，源極和漏極區域16s和16d在厚度上比有源區域5a即 主區域淺，如圖1所示。因此，主區域5a還可以在源極和漏極區域16s和 16d下延伸。結果，在編程操作期間，存儲在主區域5a中的空穴數量最大化。 然而，存儲在主區域5a中的空穴在編程操作後與源極和漏極區域16s和16d 中的電子可以複合，並且在很短的時間內被擦除。換言之，圖1中圖解的單 電晶體DRAM單元具有不良的數據保持特性。
此外，當源極和漏極區域16s和16d具有很大的結區域時，也增加了源 極和漏極區域16s和16d的結電容Cs和Cd。因此，增加了電連接到漏極區 域16d的位線的負載電容，這可以導致H據傳感餘量(data sensing margin ) 和單電晶體DRAM單元的操作速度的降低。
單電晶體浮體DRAM裝置的另一個實例揭示在美國專利申請公開 2006/0049444號上，標題為"Semiconductor Device and Method of Fabricating the Same",發明人為SHINO。根據SHINO,具有單晶體結構的浮體設置在 半導體基板上。該浮體具有膨脹的結構，能存儲過量的空穴，儘管過量的空 穴可以易於通過源極和漏極區域擦除。

發明內容
本發明的 一 個方面提供一種單電晶體浮體動態隨機存取存儲器 (DRAM-dynamic random access memory)裝置,包括設置在半導體基板上 的浮體和設置在該浮體上的柵極電極，該浮體具有過量載流子存儲區域。源 極和漏極區域分別設置在柵極電極的兩側，每個源極和漏極區域接觸浮體。 洩漏屏蔽圖案設置在浮體與源極和漏極區域之間。洩漏屏蔽圖案可以設置在 柵極電極的外側，並且可以接觸源極和漏極區域的底部表面。洩漏屏蔽圖案 可以包括氧化矽層、氮化矽層和氧氮化矽層中的至少之一。
浮體可以設置在源極和漏極區域之間，並且可以在洩漏屏蔽圖案下橫向 延伸。浮體可以包括具有p型摻雜離子的單晶體半導體層。浮體的過量載流 子存儲區域的寬度可以大於柵極電極的寬度。
DRAM裝置還可以包括設置在半導體基板和浮體之間的埋入絕緣層和 定義浮體的隔離層，其中洩漏屏蔽圖案接觸隔離層。同樣，半導體基板可以 構造成用作背柵極電極。
本發明的另一個方面提供一種製造單電晶體浮體DRAM裝置的方法， 包括在半導體基板中定義浮體，在浮體上形成柵極圖案，以及在柵極圖案 兩側的浮體中形成洩漏屏蔽圖案。浮體包括過量載流子存儲區域，其可以延 伸在洩漏屏蔽圖案下面和源極和漏極區域之間。形成洩漏屏蔽圖案可以包括 採用柵極圖案作為掩模給浮體注入氧離子，以形成臨時圖案，並且退火臨時 圖案。形成洩漏屏蔽圖案還可以包括用柵極圖案作為掩模給浮體注入鍺(Ge ) 離子，以形成臨時圖案，蝕刻臨時圖案來形成間隔，並且用絕緣層填充該間 隔。
製造DRAM裝置的方法還可以包括在間隔上的浮體中形成源極和漏極 區域，並且形成與洩漏屏蔽圖案接觸的源極和漏極區域。同樣，柵極介電層 可以在形成柵極圖案前形成在浮體上。形成柵極圖案可以包括依次堆疊柵極 電極、焊盤氧化物層和掩模氮化物層。同樣，在半導體基板中定義浮體可以
包括形成隔離層。
本發明的另 一個方面提供一種單電晶體存儲單元，包括具有主區域和摻 雜區域的有源半導體圖案，依次堆疊在半導體基板上，並且與半導體基板絕 緣。該存儲單元還包括通過摻雜區域的凹陷區域，將^^雜區域分成^f皮此分隔 的源極區域和漏極區域，其中凹陷區域包括分別相鄰於源極和漏極區域的第 一和第二側壁。第一絕緣區域設置在源極區域和主區域之間，並且與凹陷區 域的第一側壁分隔，而第二絕緣區域設置在漏極區域和主區域之間，並且與 凹陷區域的第二側壁分隔。每個第 一絕緣區域和第二絕緣區域都可以包括空 白間隔或者絕緣層圖案之一。柵極電極設置在凹陷區域內。
摻雜區域的導電類型可以不同於主區域的導電類型。主區域可以包括下 主區域和上主區域，下主區域具有比上主區域高的摻雜濃度。另外，主區域 可以包括第 一主區域和第二主區域，第 一主區域延伸在第 一絕緣區域和第一 惻壁之間，而第二主區域延伸在第二絕緣區域和第二側壁之間。同樣，柵極
電極可以包括在摻雜區域上表面上方延伸的凸起部分，並且隔離物可以覆蓋 柵極電極的凸起部分的側壁。第一和第二主區域可以與隔離物對準。柵極絕 緣層可以設置在4冊極電極和凹陷區域的第一與第二側壁之間。同樣，絕緣層 可以覆蓋半導體基板、源極與漏極區域以及柵極電極。存儲單元還可以包括 設置在絕緣層上的背柵極互連，並且通過穿過絕緣層的背柵極接觸孔電連接 到半導體基板。 '
本發明的再一個方面提供一種製造單電晶體存儲單元的方法，包括在 半導體基板上形成由隔離層圍繞的有源半導體圖案，該有源半導體圖案包括 依次堆疊的主區域和摻雜區域。該方法還包括形成通過摻雜區域的柵極圖 案，以將摻雜區域分成彼此分隔的源極區域和漏極區域，並且在柵極圖案的 側壁上形成隔離物。採用柵極圖案和隔離物作為離子注入掩模，將犧牲摻雜 離子注入主區域中，以分別在源極和漏極區域下形成第 一和第二犧牲摻雜 層。犧牲摻雜離子可以是矽鍺離子。蝕刻隔離層，以暴露出第一和第二犧牲 摻雜層，並且去除第一和第二犧牲摻雜層，以形成第一和第二底切區域 (undercut region )，分別暴露源極和漏極區域的底部表面。絕緣層形成在具 有第 一和第二底切區域的半導體基板上。
形成有源半導體圖案可以包括提供絕緣體上矽(SOI)基板，其包括 依次堆疊的支撐基板、埋入絕緣層和半導體主體層；在半導體主體層的預定 區域中形成與埋入絕緣層接觸的隔離層，以定義隔離的半導體主體圖案；以 及在半導體主體圖案的上部分中形成摻雜區域，以定義在摻雜區域下的主區
域。同樣，形成有源半導體圖案可以包括提供SOI基板，其具有依次堆疊 的支撐基板、埋入絕緣層和半導體主體層；在半導體主體層的上部分中形成 摻雜層，以定義在摻雜層下面的主層(bulk layer);以及在摻雜層和主層的 預定部分中形成接觸埋入絕緣層的隔離層，以定義包括主區域和摻雜區域的 隔離半導體主體圖案。
形成柵極圖案可以包括形成覆蓋摻雜區域和隔離層的掩模圖案，該掩 模圖案定義在摻雜區域之上的開口；採用掩模圖案作為蝕刻掩模，通過蝕刻 摻雜區域和主區域形成凹陷區域，該凹陷區域將糹參雜區域分成源極和漏極區
第一和第二犧牲摻雜層可以形成為具有在主區域之上的底部表面，並且 可以定義在第 一犧牲摻雜層和凹陷區域之間的第 一主區域以及在第二犧牲 摻雜層和凹陷區域之間的第二主區域。絕緣層可以形成為在第 一和第二底切
區域中留下空白間隔，或者填充第一和第二底切區域。該方法還可以包括
圖案化絕緣層和形成背柵極接觸孔，以暴露半導體基板，並且形成通過背柵 極接觸孔電連接到半導體基板的背柵極互連。


將參照附圖來描述本發明的實施例，附圖沒有必要按比例畫出，其中 圖1是傳統單電晶體存儲單元的截面圖2是根據本發明第一示範性實施例的單電晶體浮體DRAM裝置的截 面圖3是根據本發明第二示範性實施例的單電晶體浮體DRAM裝置的截 面圖4是根據本發明第三示範性實施例的單電晶體存儲單元的平面圖； 圖5是沿著圖4中I-I，線剖取的截面圖6是圖解4艮據本發明第三示範性實施例的單電晶體存儲單元編程方法 的截面圖7是圖解根據本發明第三示範性實施例的單電晶體存儲單元擦除方法
的截面圖8至11是圖解根據本發明第一示範性實施例的單電晶體浮體DRAM 裝置製造方法的截面圖12至15是圖解根據本發明第二示範性實施例的單電晶體浮體DRAM 裝置製造方法的截面圖；和
圖16至24是圖解根據本發明第三示範性實施例的單電晶體存儲單元制 造方法的截面圖。
具體實施例方式
下面將參照附圖更加全面地描述本發明，其中展示了本發明的示範性實 施例。然而，本發明可以以各種不同的形式予以實施，並不應該解釋成^叉限 於所圖解的實施例。相反，這些實施例作為實例，來向本領域的技術人員傳
達本發明的概念。因此，對於本發明實施例的一些已知的工藝、元件和技術 沒有描述。通篇的附圖和文字描述中，相同的參考數字將用來代表相同或者
類似的元件。
附圖中，為了清除起見，層和區域的厚度可以誇大。同樣，當一層描述 為形成在另一層上或者在基板上時，這意味著該層可以形成在另一層上或者 在該基板上，或者第三層可以設置在該層和另一層或基板之間。
圖2是根據本發明第 一示範性實施例的單電晶體浮體動態隨機存取存儲 器(DRAM)裝置的截面圖。
參照圖2，浮體55在半導體基板51上。柵極電極63可以設置在該浮體 55上，並且源極和漏極區域73可以設置在柵極電極63的兩側。源極和漏極 區域73可以與浮體55接觸。洩漏屏蔽圖案71，可以設置在浮體55與源極和 漏極區域73之間。過量載流子存儲區域55S可以包括在浮體55中。
半導體基板51可以是例如單晶體矽晶片，並且浮體55可以是例如由單 晶體矽形成的半導體層。p或n型摻雜離子可以注入浮體55中。同樣，摻雜 離子可以在浮體55中顯示出分級離子分布圖(graded ion profile )。例如，p 型摻雜離子可以在濃度上朝著浮體55的表面逐漸降低。
假設浮體55具有p型摻雜離子，則該裝置描述如下。埋入絕緣層52可 以設置在半導體基板51和浮體55之間。在此情況下，埋入絕緣層52可以 覆蓋半導體基板51。埋入絕緣層52可以是絕緣層，例如氧化矽層。埋入絕 緣層52將浮體55與半導體基板51絕緣。
定義浮體55的隔離層53設置在埋入絕緣層52上，並且可以圍繞浮體 55。隔離層53可以是絕緣層，例如氧化矽層、氮化矽層、氧氮化矽層或者 其結合。
柵極介電層61可以設置在浮體55和柵極電極63之間。柵極介電層61 可以是例如氧化矽層或者高k介電層。
掩模氮化物層67可以設置在柵極電極63上。焊盤氧化物層65可以設 置在柵極電極63和掩模氮化物層67之間。依次堆疊的柵極電極63、焊盤氧 化物層65和掩模氮化物層67可以組成柵極圖案。柵極電極63可以由導電 層形成，例如多晶矽層、金屬矽化物層、金屬層或者其結合。掩模氮化物層 67可以是氮化物層，例如氮化矽層。焊盤氧化物層65可以是氧化矽層。
源極和漏極區域73可以包括與浮體55不同導電類型的摻雜離子。例如，
當浮體55具有p型摻雜離子時，源極和漏極區域73可以包括n型摻雜離子。 源極和漏極區域73可以設置在柵極電極63的兩側。同樣，源極和漏極區域 73可以設置成相隔一間隔或者距離而彼此面對，在此情況下，至少部分浮體 55可以設置在該間隔內的源極和漏極區域73之間。
洩漏屏蔽圖案71，可以設置在源極和漏極區域73下。在這種情況下，浮 體55可以在洩漏屏蔽圖案71，下面延伸。洩漏屏蔽圖案71，可以設置在柵極 電極63的外測。洩漏屏蔽圖案71，可以是絕緣層，例如氧化矽層。
結果，浮體55可以設置在源極和漏極區域73之間;波此面對，並且在洩 漏屏蔽圖案71，下面延伸。同樣，浮體55寬度可以大於柵極電極63。過量 載流子存儲區域55S同樣可以比柵極電極63具有更大的寬度。
源極和漏極區域73之一電連接到源極線S,並且源極和漏極區域73的 另一個電連接到漏極線D。柵極電極63電連接到柵極線G。同樣，半導體 基板51可以電連接到背柵極線BG。在一個實施例中，源極線S可以連接到 接地端，漏極線D可以是位線，並且柵極線G可以是字線。
下面將說明在根據本發明第一示範性實施例的浮體DRAM裝置中存儲 數據，即寫操作。高於閾值電壓(Vt-threshold voltage )的柵極編程電壓可以 施加到柵極電極63，並且位編程電壓可以施加到漏極線D。源極線S可以接 立也。4立編考呈電壓可以為正電壓。
在此情況下，電子-空穴對(EHP)通過離子碰撞產生在浮體55中。由 離子/5並撞所產生的電子可以流動通過漏才及線D，而由離子石並撞產生的空穴可 以累積在過量載流子存儲區域55S中。就是說，過量空穴累積在過量載流子 存儲區域55S中。累積在過量載流子存儲區域55S中的過量空穴改變了閾值 電壓(Vt)。
然而，源極和漏極區域73與浮體55的接觸表面可以由洩漏屏蔽圖案71， 最小化。換言之，洩漏屏蔽圖案71，可以用於阻擋過量空穴的洩漏通道。因 此，洩漏屏蔽圖案71，可以在過量空穴保持在過量載流子存儲區域55S中的 期間用於延長時間。結果，根據本發明的第一示範性實施例，顯著地增加了 累積在過量載流子存儲區域55S中的過量空穴保持時間。
此外，背柵極電壓可以施加到背柵極線BG,可將半導體基板51用作背 柵極，進一步延長過量空穴的保持時間。
浮體DRAM裝置的擦除操作可以通過給柵極電極63施加比閾值(Vt)
電壓高的柵極編程電壓並且給漏極線D施加位〗察除電壓來完成。源極線S
可以接地。位擦除電壓可以是負電壓。累積在過量載流子存儲區域55S中的
過量空穴可以由擦除操作擦除。
浮體DRAM裝置的讀操作可以通過給柵極電極63施加低於柵極編程電 壓的柵極讀電壓並且給漏極線D施加位讀電壓來完成。源極線S可以接地。 源極線S和漏極線D之間流過的電流量可以取決於過量空穴的存在或者不存 在而不同。存儲在浮體DRAM裝置中的數據可以通過傳感源極線S和漏極 線D之間流過的電流量來讀出。
圖3是根據本發明第二示範性實施例的單電晶體浮體DRAM裝置的截 面圖。
參照圖3，浮體155在半導體基板151上。4冊極電極163可以設置在浮 體155上。源極和漏極區域173可以設置在柵極電極163的兩側。源極和漏 極區域173可以與浮體155接觸。洩漏屏蔽圖案171，可以設置在浮體155與 源極和漏極區域173之間。過量載流子存儲區域155S可以設置在浮體155中。
半導體基板151可以是例如單晶體矽晶片。浮體155可以是例如由單體 晶矽形成的半導體層。p型摻雜離子可以注入浮體155中。P型摻雜離子可 以在濃度上朝著浮體155的表面降低。
埋入絕緣層152可以設置在半導體基板151和浮體155之間。定義浮體 155的隔離層153可以設在埋入絕緣層152上。^fr極介電層161可以設置在 浮體155和柵極電極163之間。依次堆疊的焊盤氧化層165和掩模氮化物層 167可以設置在柵極電極163上。
源極和漏極區域173可以具有不同於浮體155的導電類型的摻雜離子。 例如，當浮體155具有p型摻雜離子時，源極和漏極區域173可以包括n型 摻雜離子。源極和漏極區域173可以分別設置在柵極電極163的兩側。同樣， 源極和漏極區域173可以設置成以一間隔或者距離彼此面對。在這種情況下， 至少部分浮體155可以設置在該間隔內的源極和漏極區域173之間。
覆蓋源極和漏極區域173的側壁的層間絕緣層177可以包括在半導體基 板151上。在一個實施例中，層間絕緣層177和掩模氮化物層167的頂部表 面可以暴露在相同的平面上。層間絕緣層177可以是絕緣層，例如氧化矽層、 氮化矽層、氧氮化矽層或者其結合。
層間絕緣層177可以延伸在源極和漏極區域173與浮體155之間，並且 因此用作洩漏屏蔽圖案171，，位於源^L和漏^l區域173下。在所述的實施例 中，浮體155可以延伸通過洩漏屏蔽圖案171，。洩漏屏蔽圖案171，可以設置 在柵極電極163的外側。洩漏屏蔽圖案171，可以由絕緣層形成，例如氧化矽 層、氮化矽層、氧氮化矽層或者其結合。
結果，浮體155可以設置在源極和漏極區域之間彼此面對，並且延伸在 洩漏屏蔽圖案171，之下。浮體155在寬度上可以大於柵極電極163。過量載 流子存儲區域155S同樣可以在寬度上大於柵極電極163。
源極和漏極區域173之一電連接到源極線S，而源極和漏極區域173的 另一個電連接到漏極線D。柵極電極163電連接到柵極線G。同樣，半導體 基板151可以電連接到背4冊極線BG。在一個實施例中，源極線S可以連接 到接地端，漏極線D可以是位線，並且柵極線G可以是字線。
在根據本發明第二示範性實施例的浮體DRAM裝置中，寫操作可以包 括給柵極電極163施加高於閾值電壓(Vt)的柵極編程電壓，並且給漏極線 D施加位編程電壓。源極線S可以接地。位編程電壓可以為負電壓。
在此情況下，電子-空穴對(EHP)可以通過離子碰撞產生在浮體155 中。離子碰撞所產生的電子可以流動通過漏極線D，而離子碰撞所產生的空 穴可以累積在過量載流子存儲區域155S中。就是說，過量空穴累積在過量 載流子存儲區域155S中。累積在過量載流子存儲區域155S中的過量空穴改 變閾j直電壓(Vt)。
然而，源極和漏極區域173和浮體155的接觸表面可以由洩漏屏蔽圖案 171，最小化。換言之，洩漏屏蔽圖案171，可以用來阻擋過量空穴的洩漏通道。 因此，洩漏屏蔽圖案171，延長了過量空穴保持在過量載流子存儲區域155S 期間的時間。結果，才艮據本發明第二示範性實施例，顯著增加了累積在過量 載流子存儲區域155S中的過量空穴的保持時間。
圖4是根據本發明第三示範性實施例的單電晶體存儲單元的平面圖，而 圖5是沿著圖4中的I-I，線剖取的截面圖。
參照圖4和5，埋入絕緣層253堆疊在半導體基板251上，並且有源半 導體圖案255a設在部分埋入絕緣層253上。半導體基板251可以由例如絕 緣體上矽(SOI)基板的支撐基板形成。有源半導體圖案255a可以包括依次 堆疊的主區域255c和摻雜區域(用於提供源極區域261s和漏極區域261d,
下面討論)。摻雜區域可以具有不同於主區域255C的導電類型。例如，當主
區域255c由p型半導體形成時，摻雜區域可由n型半導體形成。
凹陷區域R通過"t參雜區域，並且延伸進入主區域255c。凹陷區域R將 摻雜區域分成彼此分隔的源極區域261s和漏極區域261d。換言之，凹陷區 域R的深度可以大於摻雜區域即源極區域261s和261d的厚度，並且小於有 源半導體圖案255a的總厚度。同樣，凹陷區域R包括第一和第二側壁SW1 和SW2，他們分別相鄰於源極和漏極區域261s和261d。
凹陷區域R可以容納絕緣柵極電極269g，其由柵極絕緣層267與有源 半導體圖案255a絕緣。就是說，柵極絕緣層267可以設置在絕緣柵極電極 269g和凹陷區域R的第 一和第二側壁SW1和SW2的內壁之間。此外，絕 緣的柵極電極269g可以超過源極和漏極區域261s和261d的頂部表面向上 延伸。在此情況下，隔離物271可以設置在絕緣柵極電極269g的凸起部分 的側壁上。有源半導體圖案255a、絕緣的柵極電極269g、隔離物271和埋 入絕緣層253可以覆蓋有絕緣層277。
絕緣層277的第一絕緣區域277s可以設置在源極區域261s和主區域 255c之間，而第二絕緣區域277d可以設置在漏極區域261d和主區域255c 之間。第 一和第二絕緣區域277s和277d分別與源極和漏極區域261 s和261 d 的底部表面接觸。同樣，第一和第二絕緣區域277s和277d可以與凹陷區域 R的第一和第二側壁SW1和SW2相隔特定距離D。因此，第一主區域255b， 設置在第一絕緣區域277s和第一側壁SW1之間，而第二主區域255b，，設置 在第二絕緣區域277d和第二側壁SW2之間。結果，第一和第二主區域255b， 和255b，，可以與特定距離D具有相同的寬度。當包括隔離物271時，第一和 第二主區域255b，和255b，，可以與隔離物271自對準，以與隔離物271具有相 同的寬度。
第一和第二絕緣區域277s和277d可以是空白間隔或者絕緣層圖案。主 區域255c包括第一和第二主區域255b，和255b"，以及設置在絕緣區域277s 和277d、第一和第二主區域255b，和255b，，和凹陷區域R之下的基礎主區域
259。
主區域255c可以包括上、下主區域。下主區i或可以具有比上主區i或更 高的摻雜濃度。第 一和第二絕緣區域277s和277d可以具有與上主區域相同 的厚度。在此情況下，絕緣區域277s和277d的頂部表面可以與源極和漏極
區域261s和261d的底部表面接觸，並且絕緣區域277s和277d的底部表面 可以與基礎主區域259的頂部表面接觸。換言之，下主區域可以對應於圖5 的基礎主區域259,並且上主區域可以對應於圖5的第一和第二主區域255b， 和255b"。作為選4奪，第一和第二絕緣區域277s和277d可以比上主區域更 薄或者更厚。在任何情況下，第一和第二絕緣區域277s和277d的頂部表面 可以與源極和漏極區域261 s和261 d的底部表面接觸。
背柵極互連281b可以設置在絕緣層277上。背4冊極互連281b可以通過 背柵極接觸插塞279b電連接到半導體基板251,例如，填充穿過絕緣層277 的背4冊極接觸孔278b。
圖6是圖解編程操作的截面圖，其將數據"1"存儲在參照圖4和5所 圖解的單電晶體存儲單元中。圖4和5所圖解的單電晶體存儲單元假定是n
溝道MOS電晶體單元，這僅為了描述操作的方便，因此應當理解所述實施 例可以結合不同類型的電晶體單元，而不脫離本發明的精神和範圍。
參照圖6，根據本發明第三示範性實施例的單電晶體存儲單元可以用幾 種方法編程。例如，圖4和5所示的單電晶體存儲單元可以通過給源極區域 261 s施加0伏的源極電壓Vs並且給漏極區域261 d施加具有正脈衝波形的第 一漏極電壓VD1來編程。在施加第一漏極電壓VD1期間，第一柵極電壓VG1 可以施加到柵極電極269g,並且具有負電壓的背柵極電壓Vb可以施加到半 導體基板251。
第一柵極電壓Vw可以是對應於漏極電壓Vo的一半的^壓。在此情況 下，離子碰撞產生在漏極區域261d和第二主區域255b"之間的結上，由此產 生大量的空穴和電子。空穴儲存在主區域255c中，以降低圖6的單電晶體 存儲單元的閾值電壓。
特別是，當背柵極電壓VB施加到半導體基板251時，儲存在主區域255c 中的大部分過量空穴通過背柵極電壓VB引起的電場儲存在主區域255c的下 區域(即基礎主區域259 )中。同樣，源極和漏極區域261s和261d的結區 域AS和AD可以顯著小於例如圖1所示傳統單電晶體存儲單元的源極和漏 極區域16s和16d的結區域，這是由於第 一和第二絕緣區域277s和277d的
存在。因此，甚至當第一漏極電壓ViM在編程操作後改變到0伏時，主區域
255c中的過量空穴與源極和漏極區域261s和261d之間的電子的再結合通道 可以顯著減少，由此增加了保持時間，即主區域255c中過量空穴的lt據保
持時間。結果，數據'T，的保持特性依照所述實施例可以改善。
在另一個實施例中，第一柵極電壓Vw可以是負電壓。在此情況下，空
穴可以被引入第二主區域255b",以在漏極區域261d和第二主區域255b，，之 間引起帶到帶隧穿(BTBT， band-to-band tunneling)。在BTBT期間，大量
的過量空穴儲存在主區域255c中。因此，可以完成編程操作。
此外，當主區域255c包括如上所述的堆疊的上、下主區域時，數據'T， 的保持特性得到進一步改善。這是因為不施加背柵極電壓時，儲存在主區域 255c中的大部分過量空穴可以穩定地儲存在具有比上主區域相對大的體積 和更高的摻雜濃度的下主區域中。
圖7是圖解擦除操作的截面圖，其在根據本發明第三示範性實施例的單 電晶體存儲單元中儲存數據"o"。此時，為了描述的方便，單電晶體存儲單 元也假定為n溝道MOS電晶體單元。
參照圖7，根據本發明第三示範性實施例的單電晶體存儲單元可以通過 給源極區域261s施加0伏的源極電壓Vs並且給漏極區域261d施加具有負 脈衝波形的第二漏極電壓Vd2來擦除。第二漏極電壓V。2在擦除時間T期間 可以具有負電壓，以及在擦除時間T之前的初始狀態和在擦除時間T之後的 保持數據"0"狀態的0伏電壓。此外，在擦除操作期間，可以給柵極電極 269g施加特定電壓，例如0伏的第二柵極電壓VG2。
主區域255c中的空穴在擦除時間T被注入到漏極區域261d,以增加圖 7的單電晶體存儲單元的閾值電壓。因此，單電晶體存儲單元可以具有對應 於邏輯"0"的數據。 .
隨後，當第二漏極電壓Vo2在擦除時間T後改變為0伏時，可以改變主 區域255c即溝道區域的表面電勢。換言之，當溝道區域在擦除時間T期間 具有第一表面電勢時，溝道區域在擦除時間T後可以具有不同於第一表面電 勢的第二表面電勢。在此情況下，第一和第二表面電勢之間的差可以分別根 據源極和漏極區域261s和261d中的結電容Cs，和Cd，的大小來改變。特別是， 隨著源極和漏極結電容Cs，和Cd，的降低，第一和第二表面電勢之間的差也 減少。
根據本發明的單MOS電晶體的源極和漏極結電容Cs，和Cd，顯著小於例 如圖1所圖解的傳統單電晶體存儲單元的源極和漏極結電容Cs和Cd，這是 由於第一和第二絕緣區域277s和277d的存在。因此，在圖1的傳統單晶體
管存儲單元擦除後，例如採用上面參照圖7所描述的方法，傳統單電晶體存 儲單元的溝道區域可以具有高於第二表面電勢的第三表面電勢。因此，應該 理解的是，由於溝道區域的表面電勢在擦除操作後降低，在擦除之前和之後 單電晶體存儲單元的閾值電壓之差進一步增加。結果，根據本實施例的單晶 體管存儲單元在擦除之前和之後的閾值電壓之差可以高於圖1所圖解的傳統 單電晶體存儲單元。因此，根據本實施例的單電晶體存儲單元顯示了大於圖 1所示傳統單電晶體存儲單元的傳感餘量。
此外，在擦除操作後，例如0伏的特定電壓可以連續施加到柵極電極
269g。在此情況下，第二主區域255b"可以全部或者部分耗盡。因此，甚至 在正電壓施加到漏極區域261d時，第二主區域255b"和漏極區域261d之間 的BTBT現象也被有效防止。
在擦除操作後BTBT發生在漏極區域261d的結上時，過量空穴注入主 區域255c，並且因此圖7的單電晶體存儲單元可以被再次編程。然而，根據 該實施例，如上所述，擦除的單電晶體存儲單元的隧穿現象被抑制，因此改 善了擦除的單電晶體存儲單元的數據保持特性。特別是，當第二主區域255b" 的寬度減小時，可以全部耗盡第二主區域255b"。在此情況下，在漏4及區域 261d的結上的BTBT可以進一步得到抑制。
圖8至11是圖解根據本發明第一示範性實施例的單電晶體浮體DRAM 裝置製造方法的截面圖。
參照圖8，埋入絕緣層52可以形成在半導體基板51上，以覆蓋半導體 基板51。埋入絕緣層52可以由例如氧化矽層形成。浮體55和絕緣層53可 以形成在埋入絕糹彖層52上。
浮體55可以是例如由單晶體矽形成的半導體層。p或n型摻雜離子可以 注入浮體55中。摻雜離子可以顯示出在浮體55中的分級離子分布圖。例如， p型摻雜離子可以在濃度上朝著浮體55的表面降低。
假定浮體55具有p型摻雜離子，其製造方法描述如下。隔離層53可以 形成為圍繞浮體55。隔離層53可以是絕緣層，例如氧化矽層、氮化矽層、 氧氮化矽層或者其結合。隔離層53可以由公知的淺溝道隔離(STI)方法形 成。作為選擇，浮體55和隔離層53可以釆用絕緣體上矽(SOI)晶片形成。
參照圖9，柵極介電層61可以形成為覆蓋至少一部分浮體55。柵極介 電層61可以是例如氧化矽層或者高k介電層。在一個實施例中，柵極介電
層61可以形成為覆蓋浮體55和至少部分隔離層53。 .
穿過浮體55的柵極圖案可以形成在柵極介電層61上。柵極圖案可以由 彼此依次堆疊的柵極電極63、焊盤氧化物層65和掩模氮化物層67形成。柵 極電極63可以是導電層，例如由多晶矽層、金屬矽化物層、金屬層或者其 結合形成。掩模氮化物層67可以是例如由氮化矽層形成的氮化物層。焊盤 氧化物層65可以是例如氧化矽層。當柵極電極63由多晶矽形成，並且掩模 氮化物層67由氮化矽形成時，焊盤氧化物層65可以用於減小由多晶矽層和 氮化矽層之間的熱膨脹係數之差引起的應力。
參照圖10,氧離子OX可以採用柵極圖案作為離子注射掩模注入浮體 55，由此形成臨時圖案71。氧離子的注入可以採用各種角度和能量來完成。
臨時圖案71可以形成在柵極圖案的兩側，並且設置在柵極圖案的外側。 此外，臨時圖案71可以局域地形成在浮體55中的預定深度。就是說，浮體 55可以形成為保留在臨時圖案71之下。臨時圖案71的一個表面可以形成為 與隔離層53接觸。掩模氮化物層67可以用於防止氧離子注入柵極電極63。
參照圖11,具有臨時圖案71的半導體基板51可以被退火，以形成洩漏 屏蔽圖案71，。當退火半導體基板51時，在臨時圖案71中的氧離子與矽反 應，因此形成氧化矽層。因此，洩漏屏蔽圖案71，可以由氧化矽層形成。結 果，洩漏屏蔽圖案71，總體上與臨時圖案71設置得相同，例如設置在柵極圖 案的外側，因此也在柵極電極63的外側。
摻雜離子採用柵極圖案作為離子注射掩模注入浮體55,由此形成源極和 漏極區域73。當浮體55具有p型摻雜離子時，源極和漏極區域73可以通過 注射n型摻雜離子形成。
源極和漏極區域73可以分別形成在柵極電極63的兩側。同樣，源極和 漏才及區域73可以形成為以一距離或者間隔彼此面對。在此情況下，至少部 分浮體55可以保持在源極和漏極區域73之間的間隔中。源極和漏極區域73 與浮體5 5可以;波此4妻觸。
源極和漏極區域73可以形成在洩漏屏蔽圖案71，上，並且至少部分浮體 55可以保持在洩漏屏蔽圖案71，下。結果，浮體55可以設置在源極和漏極 區域73之間，以及在洩漏屏蔽圖案71，之下。浮體55可以形成為具有大於 柵極電極63的寬度。
如參照圖2所描述，過量載流子存儲區域55S可以形成在浮體55中。
過量載流子存儲區域55S也可以具有大於柵極電極63的寬度。
源極和漏極區域73與浮體55的接觸表面可以由洩漏屏蔽圖案71，最小
化。就是說，洩漏屏蔽圖案71，用於阻擋過量空穴的洩漏通道。因此，洩漏
屏蔽圖案71，延長了過量空穴保持在過量載流子存儲區域55S期間的時間。 隨後，單電晶體浮體DRAM裝置可以由半導體裝置公知的製造方法形
成，例如形成4立線和4翁塞。
圖12至15是圖解根據本發明第二示範性實施例的單電晶體浮體DRAN
裝置的截面圖。
參照圖12，埋入絕緣層152、浮體155和隔離層153可以由上面參照圖 8描述的相同方法形成在半導體基板151上。可以形成覆蓋浮體155的柵極 介電層161。穿過浮體155的柵極圖案可以形成在柵極介電層161上，如上 參照圖9所描述。柵極圖案可以由依次堆疊的柵極電極163、焊盤氧化物層 165和掩模氮化物層167形成。
採用柵極圖案作為離子注射掩模，將鍺(Ge)離子注入浮體155中，由 此形成臨時圖案171，如圖12所示。Ge離子的注入可以採用各種角度和能 量完成。臨時圖案171可以形成在柵極圖案的兩側，在此情況下，臨時圖案 171可以設置在柵極圖案的外側。此外，臨時圖案171可以局域地形成在浮 體155中的預定深度，從而至少部分浮體155可以保持在臨時圖案171下。 臨時圖案171的一側可以形成為與隔離層153接觸。掩模氮化物層167防止 Ge離子注入柵極電極163中。
參照圖13,掩模圖案175形成在半導體基板151上。掩模圖案175可以 形成為具有暴露隔離層153的開口 175H。掩模圖案175可以由例如光致抗 蝕劑層或者硬掩模層形成。
隔離層153可以採用掩模圖案175為蝕刻掩模來蝕刻，直到暴露臨時圖 案171。結果，浮體155和臨時圖案171可以暴露在開口 175H中。
間隔171G可以通過去除臨時圖案171形成。間隔171G可以通過在臨 時圖案171和浮體155之間具有蝕刻選擇性的各向同性蝕刻工藝形成。
如上所述，在臨時圖案171中，可以保持Ge離子注入單晶體矽中的狀 態。在此情況下，注入Ge離子的單晶體矽的蝕刻速度可以是浮體155的例 如10倍高。然後可以去除掩模圖案175。
參照圖14，摻雜離子可以採用柵極圖案作為離子注射掩模通過間隔 171G注入浮體155中，由此形成源極和漏極區域173。當浮體155具有p 型摻雜離子時，源極和漏極區域173可以通過注入n型摻雜離子形成。源極 和漏極區域173可以分別形成在柵極電極163的兩側。同樣，源極和漏極區 域173可以形成為以一間隔或者距離彼此面對。在此情況下，浮體155可以 保持在彼此面對的源極和漏極區域173之間的間隔中。如上所述，浮體155 可以保持在間隔171G下。
參照圖15，層間絕緣層177形成為覆蓋半導體基板151，填充間隔171G。 層間絕緣層177可以由例如氧化矽、氮化矽、氧氮化矽或者其結合形成。掩 模氮化物層167的頂部表面可以通過平坦化層間絕緣層177而暴露。在此情 況下，層間絕緣層177和掩模氮化物層167的頂部表面可以暴露在基本上相 同的平面上。
填充間隔171G的層間絕緣層177用作洩漏屏蔽圖案171，。就是說，洩 漏屏蔽圖案171，可以形成在源極和漏極區域173與浮體155之間。
隨後，單電晶體浮體DRAM裝置可以由公知的半導體裝置製造工藝制 造，例如形成位線和插塞。
結果，洩漏屏蔽圖案171，形成在源極和漏極區域173之下。浮體155可 以保持在洩漏屏蔽圖案171，下。洩漏屏蔽圖案171，可以設置在柵極電極163 的外側。就是說，浮體155可以設置在彼此面對的源極和漏極區域173之間， 並且形成為延伸在洩漏屏蔽圖案171，下。浮體155可以具有大於柵極電極 163的寬度。
如參照圖3所描述，過量載流子存儲區域155S可以形成在浮體155中。 過量載流子存儲區域155S也可以形成為具有大於柵極電極163的寬度。
源極和漏極區域173與浮體155的接觸表面可以由洩漏屏蔽圖案171， 最小化。換言之，洩漏屏蔽圖案171，用於阻擋過量空穴的洩漏通道。因此， 洩漏屏蔽圖案171，延長了過量空穴保持在過量載流子存儲區域155S中的時 間。
圖16至24是沿著圖4中的I-I，線剖取的截面圖，圖解了製造才艮據本發 明第三示範性實施例的單電晶體存儲單元的方法。 .
參照圖4和16,提供SOI基板256。 SOI基板256可以包括支撐基板251 、 形成在支撐基板251上的埋入絕緣層253和形成在埋入絕緣層253上的半導 體主體層255。例如，支撐基板251可以是半導體基板，而半導體主體層255 例如可以是矽層。
參照圖4和17，隔離層257形成在半導體主體層255的預定區域中，以 形成有源區域255r。隔離層257可以形成為與埋入絕緣層253接觸。結果， 有源區域255r可以由隔離層257和埋入絕緣層253與支撐基板251電絕緣。
參照圖4和18,第一摻雜離子注入有源區域255r的表面中，以形成摻 雜區域261。摻雜區域261可以形成為具有不同於有源區域255r的導電類型。 例如，當有源區域255r是p型時，摻雜區域261可以是n型。第二摻雜離 子注入有源區域255的下部，以形成主區域255c,其包括下主區域259和由
下主區域259可以形成為具有與有源區域255r相同的導電類型。在此情況 下，下主區域259可以具有高於上主區域255b的摻雜濃度。主區域255c和 摻雜區域261組成了有源半導體圖案255a。
作為選擇，有源半導體圖案255a可以由不同於上面描述的方法形成。 例如，可以省略形成下主區域259的工藝。同樣，在形成隔離層257之前， 摻雜層和下主層可以分別形成在半導體主體層255的上表面上和下區域中， 以在摻雜層和下主層之間定義上主層。然後，隔離層257可以形成在摻雜層、 上主層和下主層中，以定義有源半導體圖案255a。
參照圖4和19,掩模圖案266形成在具有有源半導體圖案255a的基板 上。掩模圖案266可以形成為定義在有源半導體圖案255a上面的開口 266a。 掩模圖案266還可以包括至少兩個絕緣層。例如掩模圖案266可以形成為包 括依次堆疊的焊盤氧化物層圖案263和焊盤氮化物層圖案265。
有源半導體圖案255a採用掩模圖案266作為蝕刻掩模進行蝕刻，以形 成通過摻雜區域261的凹陷區域R。因此，凹陷的溝道區域沿著凹陷區域R 的底部表面和側壁形成。凹陷區域R可以形成為比摻雜區域261的厚度深， 而比有源半導體圖案255a的總厚度淺。結果，凹陷區域R將摻雜區域261 分成源極區域261s和漏極區域261d,他們;波此分隔或者隔開。凹陷區域R 可以包括相鄰於源極區域26ls的第一側壁SW1和相鄰於漏極區域261d的 第二側壁SW2。
參照圖4和20，柵極絕緣層267形成在凹陷區域R的內壁上。柵極絕 緣層267可以是例如熱氧化物層。填充凹陷區域R和開口 266a的糹冊才及導電 層形成在具有柵極絕緣層267的基板上，然後平坦化，以暴露掩模圖案266 的頂部表面。結果，柵極導電層圖案形成在凹陷區域R和開口 266a中。柵 極導電層圖案可以進一步蝕刻，以形成凹陷柵極電極269g。柵極導電層可以 由例如摻雜多晶矽層形成。
柵極頂蓋絕緣層形成在具有凹陷的柵極電極269g的基板上，然後平整 化，以暴露掩模圖案266的頂部表面。結果，頂蓋絕緣層圖案270可以形成 在凹陷的柵極電極269g上面的開口 266a中。柵極頂蓋絕緣層可以由相對於 掩模圖案266具有蝕刻選擇性的材料形成，例如氧化矽層。柵極電極269g 和頂蓋絕緣層圖案270組成了柵極圖案270g。
參照圖4和21，可以去除至少部分掩模圖案266，例如焊盤氮化物層圖 案265 ，由此暴露柵極圖案270g的上側壁。結果，柵極圖案270g的上區域 可以突出在隔離層257上面。隔離物271可以形成在柵極圖案270的凸起部 分的側壁上。隔離物271可以由相對於頂蓋絕緣層圖案270具有蝕刻選擇性 的絕緣層形成。例如，隔離物271可以由氮化矽層形成。在隔離物271的形 成期間，可以過蝕刻在源極和漏極區域261s和261d上的焊盤氧化物層263 (圖20)。在此情況下，可以暴露源極和漏極區域261s和261d。
參照圖4和22，犧牲#^雜離子273採用4冊4l圖案270g和隔離物271作 為離子注入掩模注入主區域255c中，分別在源極和漏極區域261s和261d 之下形成第一和第二犧牲摻雜層273s和273d。第一犧牲#^雜層273s的頂部 表面形成為接觸源極區域261s的底部表面，並且第二犧牲摻雜層273d的頂 部表面形成為接觸漏極區域261d的底部表面。結果，第一主區域255b，定義 在第一犧牲摻雜層273s和凹陷區域R之間，並且第二主區域255b"定義在第 二犧牲摻雜層273d和凹陷區域R之間。在該實施例中，第一和第二主區域 255b，和255b，，可以具有與隔離物271相同的寬度D，這是因為他們與隔離物 271自對準。犧牲摻雜離子可以是例如矽鍺離子。在此情況下，第一和第二 犧牲摻雜層273s和273d可以由矽鍺層形成。
在選擇性實施例中，第一和第二犧牲摻雜層273s和273d在厚度上可以 與上主區域255b (圖21 )相同或者不同。例如，如圖22所圖解的第一和第 二犧牲摻雜層273s和273d描述為與上主區域255b具有相同的厚度。同樣， 凹陷區域R可以形成為具有與源極和漏極區域261 s和261 d及上主區域25 5b 的總厚度相同的深度。在此情況下，第一和第二主區域255b，和255b，，可以是 保持在隔離物271下的上主區域255b,並且主區域255c可以包括第一和第
二主區域255b，和255b"及下主區域259。然而，在本發明的選擇性實施例中， 第一和第二犧牲摻雜層273s和273d的厚度以及凹陷區域R的深度可以變 化，而不脫離本發明的精神和範圍。例如，第一和第二犧牲摻雜層273s和 273d可以形成為比上主區域255b更薄或者更厚，而凹陷區域R可以形成為 具有高於或者低於下主區域259和上主區域255b之間結的底部表面。
參照圖4和23，蝕刻隔離層257 (圖22)，以暴露第一和第二犧牲摻雜 層273s和273d。當頂蓋絕緣層圖案270 (圖22 )由與隔離層257 (例如， 氧化矽層)相同的材料層形成時，在蝕刻隔離層257期間可以去除頂蓋絕緣 層圖案270。然後，暴露的犧牲摻雜層273s和273d被類似地選擇性去除。 結果，第一底切區域275s可以形成在源極區域261s下，並且第二底切區域 275d可以形成在漏極區域261d下。
參照圖4和24,絕緣層277形成在具有底切區域275s和275d的基板上。 在該工藝中，絕緣層277填充了底切區域275s和275d,以在源極和漏極區 域261s和261d下分別定義第一和第二絕緣區域277s和277d。換言之，第 --絕緣區域277s可以是在第一底切區域275s中的第一絕緣層圖案277s，並 且第二絕緣區域277d可以是在第二底切區域275d中的第二絕緣層圖案 277d。作為選擇，絕緣層277可以形成分別在底切區域275s和275d中留下 空白間隔。在此情況下，第一絕緣區域277s可以是在第一底切區域275s中 的第 一空白間隔，並且第二絕緣區域277d可以是在第二底切區域275d中的 第二空白間隔。
隨後，可以圖案化絕緣層277和埋入絕緣層253,以形成背柵極接觸孔 278b、源極接觸孔278s、柵極接觸孔278g和漏極接觸孔278d，他們分別暴 露支撐基板251 、源極區域261s、柵極電極269g和漏極區域261 。背柵極接 觸插塞279b、源極接觸插塞279s、柵極接觸插塞279g和漏極接觸插塞279d 可以分別形成在接觸孔278b、 278s、 278g和278d中。在具有接觸插塞279b、 279s、 279g和279d的基板上形成導電層，例如金屬層。圖案化該導電層， 以形成背柵極互連281b、源極互連281s、柵極互連281g和漏4及互連281d， 他們分別電連接到接觸插塞279b、 279s、 279g和279d。
根據上述實施例，洩漏屏蔽圖案設置在源極和漏極區域之下。洩漏屏蔽 圖案可以設置在柵極電極的外側。浮體可以設置在彼此面對的源極和漏極區 域之間，並且延伸在洩漏屏蔽圖案之下。過量載流子存儲區域可以設置在浮
體中。
因此，源極和漏極區域與浮體的接觸表面由洩漏屏蔽圖案最小化。洩漏 屏蔽圖案阻擋累積在過量載流子存儲區域中的過量空穴的洩漏通道。因此， 累積在過量載流子存儲區域中的過量空穴的保持時間與傳統技術相比顯著延長。
此外，絕緣區域設置在凹陷溝道區域側面的源極和漏極區域下。因此， 源極和漏極區域的結面積顯著減少，因此改善了儲存在凹陷的溝道區域下主
區域中的過量電荷(例如過量空穴)的保持特性(例如數據"r)。而且， 可以提供在絕緣區域和凹陷的溝道區域之間並具有精確寬度的第 一和第二 主區域。因此，當一定的電壓施加給位於凹陷區域中的柵極電極時，第一和 第二主區域可以完全或者部分耗盡。結果，顯著抑制了源極和漏極區域之間 的結上的帶到帶隧穿，因此改善了保持特性(例如，數據"o，，)。而且，第 一和第二主區域可以與形成在柵極電極側壁上的隔離物對準。
儘管已經參照示範性實施例描述了本發明，但是本領域的技術人員應當 理解的是，可以對其進行各種變化和修改，而不脫離本發明的精神和範圍。 因此，應當理解的是，上述實施例並非限定，而是示例性的。
權利要求
1、一種單電晶體浮體動態隨機存取存儲器裝置，包括浮體，設置在半導體基板上，該浮體包括過量載流子存儲區域；柵極電極，設置在所述浮體上；源極和漏極區域，分別設置在所述柵極電極的兩側，每個所述源極和漏極區域都接觸所述浮體；和洩漏屏蔽圖案，設置在所述浮體與所述源極和漏極區域之間。
2、 根據權利要求1所述的裝置，其中所述洩漏屏蔽圖案設置在所述柵 極電極的外側。
3、 根據權利要求1所述的裝置，其中所述洩漏屏蔽圖案接觸所述源極 和漏極區域的底部表面。
4、 根據權利要求3所述的裝置，其中所述浮體設置在所述源極和漏極 區域之間，並且在所述洩漏屏蔽圖案下橫向延伸。 '
5、 根據權利要求1所述的裝置，其中所述洩漏屏蔽圖案包括氧化矽層、 氮化矽層和氧氮化矽層中至少之一 。
6、 根據權利要求1所述的裝置，其中所述過量載流子存儲區域的寬度 大於所述柵極電極的寬度。
7、 根據權利要求1所述的裝置，其中所述浮體包括具有p型摻雜離子 的單晶半導體層。
8、 根據權利要求1所述的裝置，還包括 埋入絕緣層，設置在所述半導體基板和所述浮體之間。
9、 根據權利要求1所述的裝置，還包括 定義該浮體的隔離層，所述洩漏屏蔽圖案接觸該隔離層。
10、 根據權利要求1所述的裝置，其中所述半導體基板構造成用作背柵 極電極。
11、 一種製造單電晶體浮體動態隨機存取存儲器裝置的方法，包括 在半導體基板中定義浮體，該浮體包括過量載流子存儲區域； 在所述浮體上形成柵極圖案；並且 在所述4冊才及圖案兩側的所述浮體中形成洩漏屏蔽圖案。
12、 根據權利要求11所述的方法，其中形成所述洩漏屏蔽圖案包括採用所述柵極圖案作為掩模將氧離子注入所述浮體，以形成臨時圖案；並且退火所述臨時圖案。
13、 根據權利要求11所述的方法，其中形成所述洩漏闢蔽圖案包括 採用所述柵極圖案作為掩模將鍺(Ge)離子注入所述浮體中，以形成臨時圖案；蝕刻所述臨時圖案以形成間隔；並且 用絕緣層填充所述間隔。
14、 根據權利要求13所述的方法，還包括 在所述間隔上面的所述浮體中形成源極和漏極區域。
15、 根據權利要求11所述的方法，還包括形成與所述洩漏屏蔽圖案接觸的源極和漏極區域。
16、 根據權利要求15所述的方法，其中所述過量載流子存儲區域在所 述洩漏屏蔽圖案之下和所述源極和漏極區域之間延伸。
17、 根據權利要求11所述的方法，其中每個所述洩漏屏蔽圖案包括氧 化矽層、氮化矽層和氧氮化矽層中至少之一。 .
18、 根據權利要求11所述的方法，還包括 在形成所述柵極圖案前，在所述浮體上形成柵極介電層。
19、 根據權利要求11所述的方法，其中形成所述柵極圖案包括依次堆 疊柵極電極、焊盤氧化物層和掩模氮化物層。
20、 根據權利要求11所述的方法，其中在所述半導體基板中定義所述 浮體包括形成隔離層。
21、 一種單電晶體存儲單元，包括有源半導體圖案，包括依次堆疊在半導體基板上的主區域和摻雜區域， 並且與所述半導體基板絕緣；凹陷區域，通過所述摻雜區域，將所述摻雜區域分成源極區域和漏極區 域，它們彼此分隔，該凹陷區域包括分別相鄰於所述源極和漏極區域的第一 和第二側壁； '第一絕緣區域，設置在所述源極區域和所述主區域之間，並且與所述凹陷區域的第一側壁分隔；第二絕緣區域，設置在所述漏極區域和所述主區域之間，並且與所述凹陷區域的第二側壁分隔；和柵極電極，設置所述該凹陷區域內。
22、 根據權利要求21所述的存儲單元，其中所述摻雜區域的導電類型 不同於所述主區域的導電類型。
23、 根據權利要求21所述的存儲單元，其中每個所述第一絕緣區域和 所述第二絕緣區域都包括空白間隔或者絕緣層圖案之一。
24、 根據權利要求21所述的存儲單元，其中所述主區域包括下主區域 和上主區域，該下主區域具有比該上主區域高的摻雜濃度。
25、 根據權利要求21所述的存儲單元，其中所述柵極電極包括在所述 摻雜區域的上表面之上延伸的凸起部分。
26、 根據權利要求25所述的存儲單元，還包括 覆蓋所述柵極電極的所述凸起部分的側壁的隔離物。
27、 根據權利要求26所述的存儲單元，其中所述主區域包括第一主區 域和第二主區域，該第 一主區域在該第 一絕緣區域和該第 一側壁之間延伸，而該第二主區域在該第二絕緣區域和該第二側壁之間延伸。
28、 根據權利要求27所述的存儲單元，其中所述第一主區域和所述第 二主區域與所述隔離物對準。
29、 根據權利要求21所述的存儲單元，還包括 ' 設置在所述柵極電極與所述凹陷區域的第 一和第二側壁之間的柵極絕緣層。
30、 根據權利要求21所述的存儲單元，還包括覆蓋所述半導體基板、所述源極和漏極區域及所述柵極電極的絕緣層。
31、 根據權利要求30所述的存儲單元，還包括背柵極互連，設置在所述絕緣層上，並且通過穿過所述絕緣層的背柵極 接觸孔電連接到所述半導體基板。
32、 一種製造單電晶體存儲單元的方法，包括在半導體基板上形成由隔離層圍繞的有源半導體圖案，所述有源半導體 圖案包括依次堆疊的主區域和摻雜區域；形成通過所述摻雜區域的柵極圖案，以將所述摻雜區域分成彼此分隔的 源極區域和漏極區域，並且在所述柵極圖案的側壁上形成隔離物；採用所述柵極圖案和所述隔離物作為離子注射掩模，給所述主區域注入犧牲摻雜離子，以分別在所述源極和漏極區域下形成第 一和第二犧牲摻雜層；蝕刻所述隔離層，以暴露所述第一和第二犧牲摻雜層；去除所述第一和第二犧牲^慘雜層，以形成第一和第二底切區域，分別暴露所述源極和漏極區域的底部表面；並且在具有所述第 一和第二底切區域的半導體基板上形成絕緣層。
33、 根據權利要求32所述的方法，其中形成所述有源半導體圖案還包括提供絕緣體上矽基板，其包括依次堆疊的支撐基板、埋入絕緣層和半導 體主體層；在所述半導體主體層的預定區域中形成與所述埋入絕緣層接觸的隔離 層，以定義隔離半導體主體圖案；並且在所述半導體主體圖案的上部分中形成所述摻雜區域，以定義所述摻雜 區域下的所述主區域。
34、 根據權利要求32所述的方法，其中形成所述有源半導體圖案包括 提供絕緣體上矽基板，其具有依次堆疊的支撐基板、埋入絕緣層和半導體主體層；在所述半導體主體層的上部分中形成所述摻雜層，以定義在所述摻雜層 下的所述主層；並且在所述摻雜層和所述主層的預定部分中形成接觸所述埋入絕緣層的隔 離層，以定義包括所述主區域和所述摻雜區域的隔離半導體主體圖案。
35、 根據權利要求32所述的方法，其中所述摻雜區域的導電類型不同 於所述主區域的導電類型。
36、 根據權利要求32所述的方法，其中形成所述柵極圖案包括形成覆蓋所述摻雜區域和所述隔離層的掩模圖案，該掩模圖案定義在該 摻雜區域之上的開口；採用所述掩模圖案作為蝕刻掩模，通過蝕刻所述摻雜區域和所述主區域 形成凹陷區域，所述凹陷區域將所述摻雜區域分成所述源極和漏極區域。形成覆蓋所述凹陷區域的底部表面和側壁的^冊極絕緣層； 在所述凹陷區域內的所述柵極絕緣層上形成依次堆疊的柵極電極和頂 蓋絕緣層圖案；並且去除所述掩模圖案，以暴露所述柵極電極和所述頂蓋絕緣層圖案。
37、 根據權利要求32所述的方法，其中所述犧牲摻雜離子包括矽鍺離子。
38、 根據權利要求32所述的方法，其中所述第一和第二犧牲摻雜層形 成為具有在所述主區域之上的底部表面。
39、 根據權利要求32所述的方法，其中所述第一和第二犧牲摻雜層定 義了在所述第 一犧牲^滲雜層和所述凹陷區域之間的第 一主區域和在所述第 二犧牲摻雜層和所述凹陷區域之間的第二主區域，所述第 一和第二主區域與 所述隔離物自對準。
40、 根據權利要求32所述的方法，其中所述絕緣層形成為在所述第一 和第二底切區域中留下空白間隔。
41、 根據權利要求32所述的方法，其中所述絕緣層形成為填充所述第 一和第二底切區域。
42、 根據權利要求32所述的方法，還包括圖案化所述絕緣層，並且形成背柵極接觸孔，以暴露所述半導體基板；以及形成通過所述背柵極接觸孔電連接到所述半導體基板的背柵極互連。
全文摘要
一種單電晶體浮體動態隨機存取存儲器(DRAM)裝置，包括設置在半導體基板上的浮體和設置在浮體上的柵極電極，浮體包括過量載流子存儲區域。DRAM裝置還包括分別設置在柵極電極兩側的源極和漏極區域，以及設置在浮體與源極和漏極區域之間的洩漏屏蔽圖案。每個源極和漏極區域都接觸浮體，浮體可以設置在源極和漏極區域之間。浮體還可以在洩漏屏蔽圖案下橫向延伸，該洩漏屏蔽圖案可以設置在柵極電極的外側。
文檔編號H01L27/108GK101174632SQ20071016779
公開日2008年5月7日 申請日期2007年11月1日 優先權日2006年11月1日
發明者卓南均, 吳昌佑, 宋基煥, 趙佑榮 申請人:三星電子株式會社