靜電保護結構的製作方法
2024-02-09 21:36:15 2
專利名稱：靜電保護結構的製作方法
技術領域：
本發明涉及半導體靜電保護技術，特別涉及一種靜電保護結構。
背景技術：
作為靜電保護結構，矽控整流器(SCR)中寄生的三極體比金屬-氧化物-半導體場效應管(MOSFET)有著更強的靜電洩放能力，一般矽控整流器的靜電洩放能力是MOSFET的5 7倍。圖I所示為現有高觸發電壓矽控整流器的剖面結構示意圖。在圖I中，P+/高壓N阱/高壓P阱形成的寄生PNP管Vbp的集電極同時也是N+/高壓P阱/高壓N阱形成的寄生NPN管Vbn的基極；同樣，N+/高壓P阱/高壓N阱形成的寄生NPN管Vbn的集電極也是P+/高壓N阱/高壓P阱形成的寄生PNP管Vbp的基極。圖I中的寄生NPN管Vbn和PNP管Vbp組成的等效電路如圖2所不。從圖I和圖2中可以看出，由P+/聞壓N講/聞壓P阱形成的寄生PNP管Vbp和N+/高壓P阱/高壓N阱形成的寄生NPN管Vbn共同組成的矽控整流器的觸發電壓為高壓N阱/高壓P阱的反向擊穿電壓。通常高壓N阱/高壓P阱結的反向擊穿電壓比較高，因此，這種結構的應用受到了很大的限制。另外，由於矽控整流器本身開啟後寄生NPN管和PNP管相互實現電流放大的正反饋，導致其導通電阻很低，放大倍數很大，發生驟回後的維持電壓就會很低，一般在2 5V之間。而高壓電路的正常工作電壓遠遠在此之上，因此使用矽控整流器做高壓靜電保護電路，也易引發栓鎖效應，且不易恢復。
發明內容
本發明要解決的技術問題是提供一種靜電保護結構，能方便有效地調節靜電保護的觸發電壓，能有效的避免拴鎖效應的發生而導致的拴鎖測試失效問題，並且靜電放電能力強。為解決上述技術問題，本發明的靜電保護結構，包含一 N阱，一 P阱，此兩個阱相鄰;所述N阱中，形成有第一 P+擴散區、第二 P+擴散區、第一 N+擴散區、第二 N+擴散區，所述第一 N+擴散區和第二 N+擴散區位於第一 P+擴散區和第二 P+擴散區兩邊，所述第
一P+擴散區、第二 P+擴散區構成一 PMOS管，第一 P+擴散區、第二 P+擴散區分別作為該PMOS管的漏和源極，第一 P+擴散區、第二 P+擴散區之間的溝道區上方形成有該PMOS管的柵極；N阱中所述二 P+擴散區其中之一、所述二 N+擴散區其中之一同所述PMOS管的柵極短接用於接靜電端；所述P阱中，形成有第三P+擴散區、第四P+擴散區、第三N+擴散區、第四N+擴散區，所述第三P+擴散區和第四P+擴散區位於第三N+擴散區和第四N+擴散區兩邊，所述第三N+擴散區、第四N+擴散區構成一 NMOS管，第三N+擴散區、第四N+擴散區分別作為該NMOS管的漏和源極，第三N+擴散區、第四N+擴散區之間的溝道區上方形成有該NMOS管的柵極；P阱中所述二 N+擴散區其中之一、所述二 P+擴散區其中之一同所述NMOS管的柵極短接用於接地端；所述N阱中的另外一個N+擴散區同所述P阱中的另外一個N+擴散區短接；所述N阱中的另外一個P+擴散區同所述P阱中的另外一個P+擴散區短接。所述N阱中的四個擴散區，到所述P阱的距離由近到遠依次是第二 N+擴散區，第 二P+擴散區，第一 P+擴散區，第一 N+擴散區；所述P阱中的四個擴散區，到所述N阱的距離由近到遠依次是第三P+擴散區，第三N+擴散區，第四N+擴散區，第四P+擴散區。所述N阱和P阱整體置於一 N型埋層中。本發明的靜電保護結構，整個結構形成在N型埋層上，在N型埋層中形成PMOS管和NMOS管，利用其寄生的PNP管和NPN管作為觸發矽控整流器的開關。而此PMOS管和NMOS管寄生的PNP管和NPN管的觸發電壓可由工藝的雜質注入進行調整，且達到P+/N阱的結擊穿電壓和N+/P阱的結擊穿電壓相同，能方便有效地調節靜電保護的觸發電壓。本發明的靜電保護結構整體的觸發電壓由PMOS管和NMOS管雙重控制靜電保護結構的觸發，相對於單通過一種結進行觸發的方式來說，本發明的靜電保護結構由於用於觸發的結面積增大，所需達到的觸發電流會更大，一旦此觸發電流高於進行拴鎖測試時的電流，則可有效的避免拴鎖效應的發生而導致的拴鎖測試失效問題，同時由於用於觸發的結面積的增大，其結所能承受的極限電流也相應提高，這對於一些具有上升速度更快而且峰值電流更高特點的靜電電流的防護來說，相比較於通常的靜電保護結構，靜電放電能力強，其防護效果更好。
下面結合附圖及具體實施方式
對本發明作進一步詳細說明。圖I是常見的矽控整流器的剖面結構示意圖；圖2是圖I中的矽控整流器的寄生NPN和PNP管組成的等效電路圖；圖3是本發明的靜電保護結構的等效電路；圖4是本發明的靜電保護結構第一實施例剖面結構示意圖；圖5是本發明的靜電保護結構第二實施例剖面結構示意圖。
具體實施例方式本發明的靜電保護結構，其等效電路如圖3所示。本發明的靜電保護結構，包含一 N阱，一 P阱，此兩個阱相鄰；所述N阱中，形成有第一 P+擴散區、第二 P+擴散區、第一 N+擴散區、第二 N+擴散區，所述第一 N+擴散區和第二 N+擴散區位於第一 P+擴散區和第二 P+擴散區兩邊，所述第
一P+擴散區、第二 P+擴散區構成一 PMOS管，第一 P+擴散區、第二 P+擴散區分別作為該PMOS管的漏和源極，第一 P+擴散區、第二 P+擴散區之間的溝道區上方形成有該PMOS管的柵極；N阱中所述二 P+擴散區其中之一、所述二 N+擴散區其中之一同所述PMOS管的柵極短接用於接靜電端；所述P阱中，形成有第三P+擴散區、第四P+擴散區、第三N+擴散區、第四N+擴散區，所述第三P+擴散區和第四P+擴散區位於第三N+擴散區和第四N+擴散區兩邊，所述第三N+擴散區、第四N+擴散區構成一 NMOS管，第三N+擴散區、第四N+擴散區分別作為該NMOS管的漏和源極，第三N+擴散區、第四N+擴散區之間的溝道區上方形成有該NMOS管的柵極；p阱中所述二 N+擴散區其中之一、所述二 P+擴散區其中之一同所述NMOS管的柵極短接用於接地端；所述N阱中的另外一個N+擴散區同所述P阱中的另外一個N+擴散區短接；所述N阱中的另外一個P+擴散區同所述P阱中的另外一個P+擴散區短接。所述N阱中的四個擴散區，到所述P阱的距離由近到遠依次是第二 N+擴散區，第 二P+擴散區，第一 P+擴散區，第一 N+擴散區；所述P阱中的四個擴散區，到所述N阱的距離由近到遠依次是第三P+擴散區，第三N+擴散區，第四N+擴散區，第四P+擴散區。第一實施例，如圖4所示，N阱中所述第二 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。第二實施例，如圖5所示，N阱中所述第一 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。第三實施例，N阱中所述第二 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。第四實施例，N阱中所述第一 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；p阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。第五實施例，N阱中所述第二 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；p阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。第六實施例，N阱中所述第二 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；p阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。第七實施例，N阱中所述第二 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；p阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。第八實施例，N阱中所述第二 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；p阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。
第九實施例，N阱中所述第一 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；p阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。第十實施例，N阱中所述第一 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；p阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。第十一實施例，N阱中所述第一 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。第十二實施例，N阱中所述第一 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。第十三實施例，N阱中所述第二 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。 第十四實施例，N阱中所述第一 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。第十五實施例，N阱中所述第二 P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。第十六實施例，N阱中所述第一 P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。本發明的靜電保護結構，可運用於B⑶工藝，整個結構形成在N型埋層上，在N型埋層中形成PMOS管和NMOS管，利用其寄生的PNP管和NPN管作為觸發矽控整流器的開關。當此PNP管和NPN管隨著靜電放電(ESD)電流的衝擊而被觸發開啟後，也會同時觸發由N阱中的P+/N阱/P阱中的P+擴散區組成的PNP三極體以及由N阱/P阱/P阱中的N+擴散區組成的NPN三極體，進入正反饋的電流放大狀態瀉放電流，而此PMOS管和NMOS管寄生的PNP管和NPN管的觸發電壓可由工藝的雜質注入進行調整，且達到P+/N阱的結擊穿電壓和N+/P阱的結擊穿電壓相同，能方便有效地調節靜電保護的觸發電壓。本發明的靜電保護結構整體的觸發電壓由PMOS管和NMOS管雙重控制靜電保護結構的觸發，相對於單通過一種結進行觸發的方式來說，本發明的靜電保護結構由於用於觸發的結面積增大，所需達到的觸發電流會更大，一旦此觸發電流高於進行拴鎖測試時的電流，則可有效的避免拴鎖效應 的發生而導致的拴鎖測試失效問題，同時由於用於觸發的結面積的增大，其結所能承受的極限電流也相應提高，這對於一些具有上升速度更快而且峰值電流更高特點的靜電電流的防護來說，相比較於通常的靜電保護結構，靜電放電能力強，其防護效果更好。
權利要求
1.一種靜電保護結構，包含一 N阱，一 P阱，此兩個阱相鄰；其特徵在於， 所述N阱中，形成有第一 P+擴散區、第二 P+擴散區、第一 N+擴散區、第二 N+擴散區，所述第一 N+擴散區和第二 N+擴散區位於第一 P+擴散區和第二 P+擴散區兩邊，所述第一P+擴散區、第二 P+擴散區構成一 PMOS管，第一 P+擴散區、第二 P+擴散區分別作為該PMOS管的漏和源極，第一 P+擴散區、第二 P+擴散區之間的溝道區上方形成有該PMOS管的柵極；N阱中所述二 P+擴散區其中之一、所述二 N+擴散區其中之一同所述PMOS管的柵極短接用於接靜電端； 所述P阱中，形成有第三P+擴散區、第四P+擴散區、第三N+擴散區、第四N+擴散區，所述第三P+擴散區和第四P+擴散區位於第三N+擴散區和第四N+擴散區兩邊，所述第三N+擴散區、第四N+擴散區構成一 NMOS管，第三N+擴散區、第四N+擴散區分別作為該NMOS管的漏和源極，第三N+擴散區、第四N+擴散區之間的溝道區上方形成有該NMOS管的柵極； P阱中所述二 N+擴散區其中之一、所述二 P+擴散區其中之一同所述NMOS管的柵極短接用於接地端； 所述N阱中的另外一個N+擴散區同所述P阱中的另外一個N+擴散區短接； 所述N阱中的另外一個P+擴散區同所述P阱中的另外一個P+擴散區短接。
2.根據權利要求I所述的靜電保護結構，其特徵在於，所述N阱中的四個擴散區，到所述P阱的距離由近到遠依次是第二 N+擴散區，第二 P+擴散區，第一 P+擴散區，第一 N+擴散區；所述P阱中的四個擴散區，到所述N阱的距離由近到遠依次是第三P+擴散區，第三N+擴散區，第四N+擴散區，第四P+擴散區。
3.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。
4.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。
5.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。
6.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。
7.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。
8.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。
9.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。
10.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。
11.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。
12.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。
13.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。
14.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。
15.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第三P+擴散區短接。
16.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第三N+擴散區、所述第四P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第四N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第三P+擴散區短接。
17.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第二P+擴散區、所述第二 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第一 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第一 P+擴散區同P阱中所述第四P+擴散區短接。
18.根據權利要求2所述的靜電保護結構，其特徵在於，N阱中所述第一P+擴散區、所述第一 N+擴散區同所述PMOS管的柵極短接用於接靜電端；P阱中所述第四N+擴散區、所述第三P+擴散區同所述NMOS管的柵極短接用於接地端；N阱中所述第二 N+擴散區同P阱中所述第三N+擴散區短接；N阱中所述第二 P+擴散區同P阱中所述第四P+擴散區短接。
19.根據權利要求I到18任一項所述的靜電保護結構，其特徵在於，所述N阱和P阱整體置於一 N型埋層中。
全文摘要
本發明公開了一種靜電保護結構，包含一N阱，一P阱；N阱中形成有第一P+擴散區、第二P+擴散區、第一N+擴散區、第二N+擴散區，第一P+擴散區、第二P+擴散區構成一PMOS管；N阱中的二P+擴散區之一、二N+擴散區之一同所述PMOS管的柵極短接用於接靜電端；P阱中形成有第三P+擴散區、第四P+擴散區、第三N+擴散區、第四N+擴散區，第三N+擴散區、第四N+擴散區構成一NMOS管；P阱中的二N+擴散區之一、二P+擴散區之一同所述NMOS管的柵極短接用於接地端；N阱中的另外一個N+擴散區同P阱中的另外一個N+擴散區短接；N阱中的另外一個P+擴散區同P阱中的另外一個P+擴散區短接。本發明能方便有效地調節靜電保護的觸發電壓，能有效的避免拴鎖效應，靜電放電能力強。
文檔編號H02H9/00GK102760731SQ201110103518
公開日2012年10月31日 申請日期2011年4月25日 優先權日2011年4月25日
發明者蘇慶 申請人:上海華虹Nec電子有限公司