一種隔離結構及製造方法、以及具有該結構的半導體器件的製作方法

2023-12-06 16:43:56

專利名稱：一種隔離結構及製造方法、以及具有該結構的半導體器件的製作方法
技術領域：
本發明涉及半導體設計及其製造領域，特別涉及一種半導體器件的隔離結構及其製造方法，以及具有該結構的半導體器件。
背景技術：
隨著半導體技術的發展，電晶體尺寸不斷縮小，器件和系統的速度隨之提高。在這種尺寸減小的電晶體中，柵介質層例如S^2的厚度也隨之變薄。然而，當S^2的厚度薄到一定程度時，其將不再能很好地起到絕緣的作用，容易產生從柵極到有源區的漏電流。這使得器件性能極大惡化。為此，為替代常規的SiO2/多晶矽的柵堆疊結構，提出了高k材料/金屬柵堆疊結構。所謂高k材料是指介電常數k大於3. 9的材料。例如，高k材料可以包括Hf02、HfSi0、 HfSiON、HfTaO, HfTiO, HfZrO, Al2O3或La2O3等。通過使用這種高k材料作為柵介質層，可以極大程度上克服上述漏電流問題。在現有技術中已經知道，在作為柵介質層的材料中加入La等材料，將能夠有效地降低電晶體的閾值電壓(Vt)，這有助於改善器件性能。然而，La等材料的這種降低閾值電壓Vt的有效性受到多種因素的影響。例如，在參考文獻1(M. Inoue et al，「Impact of Area Scaling on Threshold Voltage Lowering inLa-Containing High-k/Metal Gate NMOSFETs Fabricated on(100)and(110)Si」，2009 Symposium on VLSI Technology Digest of Technical Papers, pp. 40-41)中，對La的這種有效性進行了詳細的研究，發現存在著較強的窄溝道效應(即，柵極寬度越窄，La的有效性越低)和角效應(即，溝道區的圓角影響La的有效性)。隨著溝道不斷變窄，柵介質層的有效性在溝道區的範圍內受到影響。因此有必要進一步採取其他措施，以便有效應對閾值電壓Vt的降低。

發明內容
本發明的目的旨在至少解決上述問題之一，特別是解決柵介質層的有效性受窄溝道效應影響，而導致電晶體的閾值電壓發生偏移的問題。因此，一方面，本發明提供了一種半導體器件的隔離結構，包括溝槽，嵌入於半導體襯底中；氧化層，覆蓋所述溝槽的底壁和側壁；以及隔離材料，位於所述氧化層上的溝槽中；其中，位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物。另一方面，本發明提供了一種具有該隔離結構的半導體器件，包括半導體襯底； 隔離結構，嵌入於所述半導體襯底中，所述隔離結構包括溝槽，嵌入於半導體襯底中；氧化層，覆蓋所述溝槽的底壁和側壁；以及隔離材料，位於所述氧化層上的溝槽中；其中，位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物；柵極區，位於所述半導體襯底上；以及源/漏區，位於所述柵極區的兩側且嵌入所述半導體襯底中。再一方面，本發明還提供了一種製造半導體器件的隔離結構的方法，所述方法包括提供半導體襯底；在所述半導體襯底內形成溝槽；在所述溝槽的底壁和側壁形成氧化層，其中，位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物；在所述氧化層上，採用隔離材料填充所述溝槽。在本發明的實施例中，如果氧化物中鑭元素的重量含量大於5%，那麼這種氧化物被稱為富鑭氧化物。本發明通過在半導體襯底中形成溝槽後，在溝槽側壁的上部形成富鑭區域，形成氧化層後，氧化層中與富鑭區域相鄰的部分則形成富鑭氧化物，由於該富鑭氧化物中的金屬鑭會擴散到柵介質層中，因此能夠降低由於窄溝道效應帶來的影響，並且大大減小了溝道圓角對鑭的有效性的影響，同時可以對器件的閾值電壓進行調節。本發明的實施例能夠降低工藝的複雜度，減少鑭的使用。


圖1-7示出了根據本發明實施例製造隔離結構的各個階段的截面示意圖；圖8示出了根據本發明實施例具有該隔離結構的半導體器件的截面示意圖。
具體實施例方式下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，並且目的不在於限制本發明。此外，本發明可以在不同例子中重複參考數字和/或字母。這種重複是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關係。此夕卜，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用於性和/或其他材料的使用。另外，以下描述的第一特徵在第二特徵之 「上」的結構可以包括第一和第二特徵形成為直接接觸的實施例，也可以包括另外的特徵形成在第一和第二特徵之間的實施例，這樣第一和第二特徵可能不是直接接觸。應當注意，在附圖中所圖示的部件不一定按比例繪製。本發明省略了對公知組件和處理技術及工藝的描述以避免不必要地限制本發明。圖6示出了根據本發明實施例的半導體器件的隔離結構209，包括溝槽205，嵌入於半導體襯底200中；氧化層207，覆蓋所述溝槽205的底壁和側壁；以及隔離材料210，位於所述氧化層207上的溝槽中；其中，位於所述溝槽205側壁的上部的氧化層207中包括富鑭氧化物206。其中，如果鑭元素的含量大於5%，那麼將這樣的氧化物稱為富鑭氧化物；在本發明的實施例中，形成的富鑭氧化物206包括以下的任一種或多種的組合La203、LaAlO, LaHfO、LaZrO0其中，所述隔離材料210可以包括氮化物、氧化物或其組合。其中，所述氧化層207的厚度可以為l-20nm。其中，與所述溝槽205側壁的上部的氧化層鄰接的半導體襯底區域為富鑭區域 208。此外，圖7示出了具有上述隔離結構209的半導體器件，所述器件包括半導體襯底200 ；形成於半導體襯底200內的隔離結構209 ；形成於半導體襯底200上的柵堆疊300 ；
5以及形成於柵堆疊300兩側的源/漏區220。 其中，所述隔離結構209包括溝槽205，嵌入於半導體襯底200中；氧化層207，覆蓋所述溝槽205的底壁和側壁；以及隔離材料210，位於所述氧化層207上的溝槽中；其中， 位於所述溝槽205側壁的上部的氧化層207中包括富鑭氧化物206。可選地，柵堆疊300的側壁包括側牆216。優選地，其中所述隔離材料210可以包括氮化物、氧化物或其組合；其中所述氧化層207的厚度可以為l-20nm ；所述富鑭氧化物中鑭元素的含量大於5%；與所述溝槽側壁的上部的氧化層鄰接的半導體襯底區域為富鑭區域208 ；其中，所述富鑭氧化物包括以下的任一種或多種的組合La203、LaAlO, LaHfO, LaZrO0本發明實施例通過在半導體襯底中形成溝槽後，在溝槽側壁的上部形成富鑭區域，形成氧化層後，氧化層中與富鑭區域相鄰的部分則形成富鑭氧化物，由於該富鑭氧化物中的金屬鑭會擴散到柵介質層中，因此能夠降低由於窄溝道效應帶來的影響，同時可以對器件的閾值電壓進行調節。本發明的實施例能夠降低工藝的複雜度，減少鑭的使用。以下將具體描述形成本發明上述半導體器件的隔離結構以及具有該隔離結構的半導體器件的方法及工藝，還需要說明的是，以下步驟僅是示意性的，並不是對本發明的限制，本領域技術人員還可通過其他工藝實現。步驟1，參考圖1，提供半導體襯底200。襯底200包括矽襯底(例如晶片)，還可以包括其他基本半導體或化合物半導體，例如Ge、GeSi, GaAs, InP, SiC或金剛石等。根據現有技術公知的設計要求(例如P型襯底或者η型襯底)，襯底200可以包括各種摻雜配置。此外，襯底200可以可選地包括外延層，可以被應力改變以增強性能，以及可以包括絕緣體上矽(SOI)結構。在本實施例中，半導體襯底200選用Si襯底。步驟2，在所述半導體襯底200內形成溝槽205，如圖2所示。具體的形成方法可以是首先，在半導體襯底200上形成氧化物襯墊202和氮化物襯墊204至少其中之一；其中，氧化物襯墊202可以是二氧化矽等，氮化物襯墊204可以是氮氧化矽等，可以採用熱氧化的工藝或者其他澱積工藝，例如化學氣相澱積(CVD)、物理氣相澱積(PVD)、脈衝雷射澱積(PLD)、原子層澱積(ALD)、等離子體增強原子層澱積(PEALD)或其他方法。而後，在氮化物襯墊204上形成掩膜；其中掩膜覆蓋的區域為有源區，暴露區域為隔離區。利用刻蝕技術，如反應性離子蝕刻法(RIE，Reactive IonEtching)，刻蝕氮化物襯墊204和/或氧化物襯墊202，直至露出半導體襯底200上預形成隔離溝槽的區域，並去除氮化物襯墊204上的掩膜，而後，以氮化物襯墊204為掩膜，刻蝕(如RIE)半導體襯底200以形成溝槽205。步驟3，如圖3所示，在所述溝槽205的底壁和側壁形成氧化層207，其中，位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物206。可以通過以下列舉的兩種方法中的任意一種實現。方法一利用溝槽205所形成的開口，在溝槽205側壁的上部採用傾角蒸發沉積金屬鑭，從而使得與所述溝槽205側壁的上部的氧化層鄰接的半導體襯底區域為富鑭區域208，其中，蒸發金屬鑭的角度可以根據實際需要來選擇；然後在溝槽205的底壁和側壁上形成氧化層207，例如可以在氧氛圍中對所述襯底進行退火以形成氧化層207。在形成氧化層207的過程中，所述富鑭區域208中的金屬鑭與位於溝槽205側壁的上部的氧化層207 結合形成富鑭氧化物206。方法二 對溝槽205進行傾角離子注入金屬鑭，從而使得與所述溝槽205側壁的上部的氧化層鄰接的半導體襯底區域為富鑭區域208，其中，離子注入金屬鑭的角度可以根據實際需要來選擇；然後在溝槽205的底壁和側壁上形成氧化層207，例如可以在氧氛圍中對所述襯底進行退火以形成氧化層207。在形成氧化層207的過程中，所述富鑭區域208中的金屬鑭與位於溝槽205側壁的上部的氧化層207結合形成富鑭氧化物 206。由於只需要在溝槽側壁的上部形成富鑭區域，降低了工藝的複雜度，同時減少了鑭的使用，有利於節省成本。以上兩種方法僅為示例，本發明並不局限於此。形成的富鑭氧化物206包括以下的任一種或多種的組合La203、LaAlO, LaHfO, LaZrO ；富鑭氧化物206中鑭元素的質量含量大於5% ；富鑭區域208中鑭元素的質量含量大於5%。步驟4，在所述溝槽205內填充隔離材料210以形成隔離結構209，如圖5所示。具體地，首先將隔離材料填入溝槽205中，所述隔離材料210可以為氮化物、氧化物或其組合， 所述隔離材料填滿溝槽205，並直至覆蓋所述氮化物襯墊204，而後，進行平坦化處理，例如化學機械拋光(CMP)，直至暴露出所述氮化物襯墊204。而後，繼續進行平坦化處理，進一步去除氮化物襯墊204、氧化物襯墊202以及溝槽205之上的部分絕緣物質，直至暴露半導體襯底200，以及溝槽205，如圖6所示，從而形成了由隔離材料填滿所述溝槽205內形成的隔離結構209。而後，可以進一步在半導體襯底200上形成所需的器件結構，通常包括形成柵堆疊300及其側牆216，以及在所述柵堆疊300兩側形成源極區和漏極區220，如圖7所示。其中，側牆216可以根據需要為一層或多層結構，本發明對此不作限制。如圖8所示為與圖1-7方向垂直的器件結構剖面圖，示意鑭元素擴散到柵介質層中的情況。本發明通過在半導體襯底中形成溝槽後，在該溝槽側壁的上部形成富鑭區域，在溝槽內形成氧化層後，富鑭區域的鑭元素與相鄰的氧化層結合從而形成富鑭氧化物，由於該富鑭氧化物中的金屬鑭會擴散到柵介質層的拐角處222，如圖8所示，因此能夠降低由於窄溝道效應帶來的影響，並且大大減小了溝道圓角對鑭的有效性的影響，同時可以對器件的閾值電壓進行調節。另外，具有該結構的溝槽能夠提高隔離效果，進一步阻擋漏電流，從而保證器件的穩定性和性能。本發明的實施例能夠降低工藝的複雜度，減少鑭的使用。本發明實施例適用於半導體器件工藝中的高k/金屬柵工藝。雖然關於示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和所附權利要求限定的保護範圍的情況下，可以對這些實施例進行各種變化、替換和修改。對於其他例子，本領域的普通技術人員應當容易理解在保持本發明保護範圍內的同時，工藝步驟的次序可以變化。此外，本發明的應用範圍不局限於說明書中描述的特定實施例的工藝、機構、製造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容易地理解，對於目前已存在或者以後即將開發出的工藝、機構、製造、物質組成、手段、方法或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發明可以對它們進行應用。因此，本發明所附權利要求旨在將這些工藝、機構、製造、物質組成、手段、方法或步驟包含在其保護範圍內。
權利要求
1.一種半導體器件的隔離結構，包括 溝槽，嵌入於半導體襯底中；氧化層，覆蓋所述溝槽的底壁和側壁；以及隔離材料，位於所述氧化層上的溝槽中；其中，位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物。
2.根據權利要求1所述的隔離結構，其中所述隔離材料包括氮化物、氧化物或其組合。
3.根據權利要求1所述的隔離結構，其中所述氧化層的厚度為l-20nm。
4.根據權利要求1所述的隔離結構，其中，所述富鑭氧化物中鑭元素的含量大於5%。
5.根據權利要求1所述的隔離結構，其中，與所述溝槽側壁的上部的氧化層鄰接的半導體襯底區域為富鑭區域。
6.根據權利要求1至5中任一項所述的隔離結構，其中，所述富鑭氧化物包括以下的任一種或多種的組合丄￡1203、LaAlO, LaHfO, LaZrO0
7.一種具有如權利要求1所述的隔離結構的半導體器件，包括 半導體襯底；隔離結構，嵌入於所述半導體襯底中，所述隔離結構包括溝槽，嵌入於半導體襯底中； 氧化層，覆蓋所述溝槽的底壁和側壁；以及隔離材料，位於所述氧化層上的溝槽中；其中， 位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物； 柵極區，位於所述半導體襯底上；以及源/漏區，位於所述柵極區的兩側且嵌入所述半導體襯底中。
8.根據權利要求7所述的半導體器件，其中，所述富鑭氧化物中鑭元素的含量大於5%。
9.根據權利要求7或8所述的半導體器件，其中，所述富鑭氧化物包括以下的任一種或多種的組合La203> LaAlO, LaHfO, LaZrO0
10.一種製造半導體器件的隔離結構的方法，所述方法包括 提供半導體襯底；在所述半導體襯底內形成溝槽；在所述溝槽的底壁和側壁形成氧化層，其中，位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物；在所述氧化層上，採用隔離材料填充所述溝槽。
11.根據權利要求10所述的方法，其中所述隔離材料包括氮化物、氧化物或其組合。
12.根據權利要求10所述的方法，其中在所述溝槽的底壁和側壁形成氧化層的步驟包括在所述溝槽側壁的上部通過傾角蒸發沉積金屬鑭，從而使得與所述溝槽側壁的上部鄰接的半導體襯底區域為富鑭區域；在所述溝槽的底壁和側壁形成氧化層，從而使得位於所述溝槽側壁的上部的氧化層中形成富鑭氧化物。
13.根據權利要求10所述的方法，其中所述形成富鑭氧化物的步驟包括在所述溝槽側壁的上部進行傾角離子注入金屬鑭，從而使得與所述溝槽側壁的上部鄰接的半導體襯底區域為富鑭區域；在所述溝槽的底壁和側壁形成氧化層，從而使得位於所述溝槽側壁的上部的氧化層中形成富鑭氧化物。
14.根據權利要求10所述的方法，其中在形成所述溝槽的步驟之前還包括 在所述半導體襯底上形成氧化物襯墊和氮化物襯墊至少之一的步驟；則在採用隔離材料填充所述溝槽的步驟之後還包括去除所述氧化物襯墊和/或氮化物襯墊的步驟。
15.根據權利要求10所述的方法，所述富鑭氧化物中鑭元素的含量大於5%。
16.根據權利要求10至15中任一項所述的方法，其中，形成的富鑭氧化物包括以下的任一種或多種的組合La203、LaAlO, LaHfO, LaZrO0
全文摘要
本發明公開了一種半導體器件的隔離結構及其製造方法、以及具有該結構的半導體器件，涉及半導體製造領域。該隔離結構包括溝槽，嵌入於半導體襯底中；氧化層，覆蓋所述溝槽的底壁和側壁；以及隔離材料，位於所述氧化層上的溝槽中；其中，位於所述溝槽側壁的上部的氧化層中包括富鑭氧化物。通過採用本發明的溝槽隔離結構，使得富鑭氧化物中的金屬鑭會擴散到柵堆疊的氧化物層的拐角處，因此能夠降低由於窄溝道效應帶來的影響，同時可以對閾值電壓進行調節。
文檔編號H01L29/06GK102468210SQ20101054007
公開日2012年5月23日 申請日期2010年11月9日 優先權日2010年11月9日
發明者尹海洲, 朱慧瓏, 鍾匯才, 駱志炯 申請人:中國科學院微電子研究所