半導體封裝組件及組裝半導體封裝的方法
2023-10-05 20:25:09
專利名稱：半導體封裝組件及組裝半導體封裝的方法
技術領域：
本發明一般涉及微電子器件，並且更具體地，本發明涉及改善微電子器件的I/O連接器的載流量。
背景技術：
在半導體器件的製造中，半導體結構被電連接到晶片託架，如陶瓷襯底或印刷線路板。儘管對於製作這些互連已經知道各種工序，已經實現廣泛使用的一種工序是由IBM引入並稱作可控塌陷晶片連接或C4的區域陣列互連。
C4技術由IBM在20世紀60年代開發，它提供了許多優點。一個優點是C4工藝的高輸入/輸出密度，這使得焊料凸塊能夠被放置在晶片上的任何位置，從而在那些連接點處更容易連接到電路上。另外，短焊料凸塊改善了總電性能，並允許更多地控制晶片的尺寸。並且，C4技術提供了自對準的特徵，從而焊料的表面張力允許焊料球與襯底形成自對準的冶金連接。
C4技術在半導體器件和襯底之間提供了倒裝晶片連接。柱狀的C4焊料凸塊形成在絕緣層上方和連接器焊盤的暴露表面上方，其中的每一個經由絕緣層中的通路孔而露出。隨後，採用回流可控塌陷晶片連接或「C4」焊料球，C4焊料凸塊被加熱到其熔點之上，直到焊料凸塊潤溼或結合到相鄰的焊盤。實際的C4焊料凸塊可以採用許多不同的處理技術來製作，包括蒸發、掩蔽(screening)和電鍍。
在通過電解方式形成C4焊料凸塊時的第一個基本操作是穿越要形成凸塊的晶片沉積多個金屬膜的連續疊層。這些膜包括執行雙功能的導電膜。第一，它在電解沉積C4焊料凸塊期間提供用於電流流動的導電路徑。第二，導電金屬留在C4焊料凸塊下方並在焊料球下方形成用於焊球受限冶金(Ball Limiting Metallurgy)(BLM)的基底，這是限定器件現場(field reliability)可靠性的關鍵成分。此外，BLM層可以包含防止焊料不利地與下面的器件成分相互作用的阻擋層。
迄今，傳統的C4技術典型地採用鉛錫(Pb/Sn)合金用於將半導體器件電連接到晶片託架上。然而，近來，也已經注意無Pb焊料合金的使用。
支持下一代所需的功率越高，先進的晶片技術在相同或更小的I/O連接中要求更大的電流。並且，對於晶片使用無Pb焊料和更小特徵尺寸的連接可以限制電流，因為無Pb焊料合金的熔點較低，焊料連接的直徑減小。因而，已有的技術方案的局限將不會滿足下一代晶片技術增加的電流需求。
發明內容
本發明的一個目的是提供微電子器件的改善的每I/O載流量(current capabilities)。
本發明的另一個目的是改善微電子器件的設計和I/Os的材料組合，以獲得改善的每I/O載流量。
本發明的再一個目的是提供改善的每I/O載流量，以及具有混合I/O尺寸的機會，以區分需要較大尺寸以承載較大電流的電源和地連接以及用於信號I/O的較小連接。
這些和其它目的將由基於改善的設計和材料組合的新結構來實現，從而提供改善的每I/O載流量以及具有混合I/O尺寸的機會，以區分需要較大尺寸以承載較大電流的電源和地連接以及用於信號I/O的較小連接。
本發明的優選實施方式，在下文詳細描述，使用了以下一個或多個的組合。
1.下凸塊冶金，通過增大BLM下方開口的通道直徑或者通過具有多個BLM下方的通道開口，使得在工作中通道沒有限制電流或導致電或熱遷移以及失效，從而增強了每I/O的電流。
2.較厚的下凸塊冶金，其中良好導體冶金如銅、銅合金(CuNi、CuSn、或其它合金)、銅和鎳或鎳的使用可以與厚度增加一起用於增強載流量和限制電流聚集。
3.與信號互連相比，對於電源和/或地通道連接，採用凸塊冶金下方較大特徵的通道直徑、較大的焊料凸塊直徑和/或其它電流增強特徵的機會。
4.在無Pb合金中採用添加劑，以改變微結構，從而最小化焊料中原子的遷移或通過向無Pb合金添加少量的摻雜劑或雜質引起的金屬間轉變。這些摻雜劑或雜質也可以被添加到可能限制載流量的任何結構中，如下凸塊冶金下方的通道。
本發明可以在BLM中與多個冶金一起使用，如TiW、CrCo、Cu和Ni，以減少電遷移。從電遷移方面看，Ni可被用於增強結構。期望BLM冶金的其它組合，如TiCuNi，也可以被用於增強。當與共晶或無Pb焊料一起使用時，TiCuNi比TiCu優越。其它表面冶金(也許鈷或其它材料)將與焊料接觸，也可以增強電遷移。
本發明的進一步好處和優點將通過指定和表示本發明的優選實施方式的、結合附圖而給出的以下詳細描述更加明顯。
圖1和2說明用於在半導體器件上製作一個或多個焊料凸塊並由其形成一個或多個焊料球的傳統工藝。
圖3和4表示使用增加的通道直徑以改善微電子I/O電流。
圖5A和5B說明使用多個通道以改善微電子I/O電流。
圖6和7分別表示多晶結構和單晶結構。
圖8說明電流如何可以從多個點處進入焊料互連。
圖9和10表示使用較厚的下凸塊冶金以改善微電子I/O電流。
圖11表示焊料凸塊的群集(clustering)。
具體實施例方式
圖1和2說明用於在半導體器件10上形成的金屬接觸11上方，在形成的共形籽層疊層15上，製作一個或多個C4焊料凸塊24並由其形成一個或多個C4焊料球30的現有技術工藝。該籽層疊層15由至少一個金屬粘接層16的底層組成。如圖1和2所示，器件10包括兩個金屬層16和20的底層。為了完成籽層疊層，金屬底層16和20由銅(Cu)組成的導電金屬(CM)層22覆蓋。示出了半導體器件10的一部分以說明C4凸塊形成工藝順序的一個例子其中，在處理期間使用籽層疊層15。如下文將解釋的那樣，在處理後，初始包括在CM層22中的銅只有一部分留在CM層22N中，作為圖2中層16N、20N和22N的籽層疊層15的一部分。
在其上形成籽層疊層15和C4焊料凸塊24的器件10包括下絕緣層12，其中已經形成金屬接觸11。金屬接觸11部分地由第二絕緣層14覆蓋，穿過該第二絕緣層14已經形成錐形的通道孔，露出金屬接觸11的頂部表面的一部分。籽層疊層15形成在第二絕緣層14的表面和金屬接觸11的頂部表面的露出部分上。C4焊料凸塊24形成在籽層疊層15上方光刻膠掩模PR中形成的開口內。
用於製造圖1和2中的結構的一系列工藝步驟從部分形成的器件10開始，包括平面接觸11和下絕緣層12，該器件10已經形成在襯底9表面上，如矽晶片(未示出)或其上形成的介質層，如同本領域的技術人員理解的那樣。接觸和下絕緣層12被示出為具有形成在一個面中的上表面。上絕緣層14被形成為同時覆蓋平面接觸11和下絕緣層12的一部分，錐形的通道孔穿過上絕緣層14而開口，露出接觸11的頂部表面的一部分。
圖1說明在去除光刻膠掩模PR』和從C4焊料凸塊24旁邊去除由銅(Cu)組成的CM層22、M2層20和M1層16的周邊部分之前完全沉積的器件10。
圖2描述在去除光刻膠掩模PR、去除籽層疊層15的周邊部分之後的最終器件10，其中留下了較窄的BLM焊盤15N，並回流C4焊料凸塊24以形成C4焊料球30。
本發明涉及改善經過由焊料球30形成的I/O連接的微電子電流。一般地，這基於改善的設計和材料組合以提供改善的每I/O載流量，以及具有混合I/O尺寸的機會，以區分需要較大尺寸以承載較大電流的電源和地連接以及用於信號I/O的較小連接。
本發明的優選實施方式使用了以下一個或多個的組合1.下凸塊冶金，通過增大BLM下方開口的通道直徑或者通過具有多個BLM下方的通道開口，使得在工作中通道沒有限制電流或導致電或熱遷移以及失效，從而增強了每I/O的電流。例如，對於大約100um至125um直徑凸塊的連接，此處使用的通道直徑大於用於凸塊冶金下方的電壓和地通道的58um約47um。
2.較厚的下凸塊冶金，其中良好導體冶金如銅、銅合金(CuNi、CuSn、或其它合金)、銅和鎳或鎳的使用可以與厚度增加一起用於增強載流量和限制電流聚集(current crowding)。對於100um至125um直徑的凸塊，用於地和電源通道的下凸塊冶金厚度可以從小於0.5um至2um增加到大於2um至5um。
3.與信號互連相比，對於電源和/或地通道連接，採用凸塊冶金下方較大特徵的通道直徑、較大的焊料凸塊直徑和/或其它電流增強特徵的機會。
4.在無Pb合金中採用添加劑，以改變微結構，從而最小化焊料中原子的遷移或通過向無Pb合金添加少量的摻雜劑或雜質引起的金屬間轉變。這些摻雜劑或雜質也可以被添加到可能限制載流量的任何結構中，如下凸塊冶金下方的通道。對於諸如SnCu、SnAgCu、SnAg和AuSn或其它無Pb焊料的焊料，可以向焊料添加添加劑，如鉍或銻，或其它添加劑。對於通道中的小銅特徵或可能在焊料和相鄰特徵之間形成的金屬間化合物，質量小於5％的雜質如Zr、Ti、Mg或其它雜質可以明顯阻止電遷移，因而對於小結構尺寸允許高得多的載流量。
在下文中將詳細討論改善微電子I/O電流的這些途徑中的每一個。
I.增大BLM下方的通道直徑或具有多個通道開口C4的平均壽命(T50)由已知的Black等式來確定T50＝AI-nEXP(Ea/kT)其中，A＝常數I＝焊盤電流N＝電流密度指數(典型值＝2)Ea＝激活能K＝8.62×10-5eV/KT＝以開爾文表示的工作溫度1.增大的通道直徑例如但不限於含鉛的焊料連接(C4s)，已經發現電遷移先發生在鄰近BLMs的焊料中。一旦形成空洞或間隙，電流就經過BLM通道開口而承載。對於給定的電流水平，通道開口越大，則電流密度越低，從而抗電遷移性越大。
例如，參照圖3和4，對於給定的電流水平，如果通道直徑增大，如52和54處表示的那樣，從40um到60um，則電流密度減小1/2.25，電遷移壽命增加5倍。因此增大BCM通道將允許C4承載更高的電流量。
最小通道直徑截面積對BLM凸塊直徑的比值在互連的相對載流能力方面是重要的，並且可以進行計算以支持各自的較大或較小的通道尺寸、BLM直徑和載流能力/時間，以適應多種寬範圍的應用。基本上，對於含鉛的C4，發現載流能力與越過通道直徑的電流密度而不是越過焊料球直徑的電流密度成比例，因此通道越大，性能越好。優選的比值為1，但由於工藝限制和使BLM作為防止焊料與晶片冶金的相互作用的有效阻擋層的需要，對於特定的BLM冶金/工藝具有最大支持的直徑。因而，例如，對於含鉛的C4s，可以處理的通道越大越好。
2.BLM下方的多個通道開口如果工藝限制排除很大通道的開口，增大通道面積以減小電流密度的替代方式是使用BLM下方的多個通道開口，如所說明的那樣，例如在圖5A和5B中的56處。
電遷移損壞首先發生在沿著晶界的小空洞處(典型多晶材料中的電遷移路徑)。電開路發生在空洞連結一起形成連續的間隙時。多個通道開口56的使用將減輕連續間隙形成的機會，從而增加器件電遷移壽命，並且可以由於多個通道的增加的截面積，類似於對於較大通道直徑的上述討論，幫助支持較高的電流量。
此外，採用正確的熱處理和材料選擇，由多個小通道替代一個大通道將增加單個大晶粒跨越通道開口的可能性。參照圖6和7，已知由於晶界擴散被晶格擴散(具有較高的激活能)代替，單晶60電導體比多晶62導體的抗電遷移性(electromigration resistant)大得多。用於改善的抗電遷移性的一個附加的選項是基於材料選擇、受控制的處理參數和/或熱處理產生所需的單晶特徵。
使用BLM下方的多個通道也可以最小化晶片-焊料界面處的電流聚集效應；電流聚集可以有效地增加局域電流密度，導致電遷移失效的加速進行。
本發明的該實施方式幫助電流在BLM-通道界面處的分布，抵消電流聚集的效應，如圖8中的64處所示。
圖8說明電流如何從四點進入焊料互連。按這種方式，由於電流而產生的局域應力均勻分布在BLM上。
II.使用較厚的下凸塊冶金參照圖9和10，在70處表示使用較厚的下凸塊冶金，尤其是對於更容易受電遷移導致的消耗影響的特殊金屬層，將使得C4凸塊抗電遷移性更強，從而能夠承載更高的電流。
此外，使用通過選擇載流能力和電阻值而使用的一種或多種冶金，可以提供下凸塊冶金電連接或帶和焊料連接之間的改善的電流分布，這決定於結構中使用的幾何特徵。
III.用於電源和/或地連接的電流增強特徵對於要求較高器件密度和較嚴格的基本規則(groundrule)的先進器件技術，要求電遷移增強特徵(較大的通道、多個通道、較大的金屬焊盤以獲取較大的通道等)的選擇性設計。進行考慮的因素包括1)電子流動的方向(對於正C4s，電源或vdd更容易受電遷移的影響，對於負C4s，地更少受到影響)；2)要求的電流量信號C4s典型地承載低得多的電流，因而不需要加強，對於電源和接地的C4s為大特徵；以及3)冗餘度(degree of redundancies)應當在要求高功率密度的區域中設計接地的群集(clusters)或功率C4s以共享電流負載，如從圖11中可以看到的那樣。
因此，使用多於一種的尺寸，例如焊料直徑、互連特徵，對於支持那些最大載流能力的互連的好處是有利的，同時不要求高水平電流的其它互連可以保持在較小的尺寸。
該實施方式如圖11中的74處所說明的那樣，在焊料系統的材料限制之內增強了器件所需要的高電性能。應注意，電遷移性能通常與焊料的熔點成比例，因此採用高熔點的97/3PbSn焊料的器件可能有望具有比採用SnAgCu的無鉛焊料構建的對應器件的電遷移壽命長一個數量級。重新設計器件以容納上述的凸塊方案(無鉛凸塊的群集，或選擇性放大承受高電流的凸塊)，允許使用所需的材料組(在這種情形中為無鉛的)同時還保持或改善電遷移可靠性。
IV.使用添加劑在典型的多晶C4s中，電遷移通過晶界輸運機制而發生。添加合適的雜質可幫助填充晶界，因而減緩電遷移。添加劑也可以形成可能對更好的抗電遷移結構有貢獻的細顆粒或精細分散的金屬間化合物。合金添加也可以提高與抗電遷移性能相關的熔點。
本發明可以在BLM中與多個冶金一起使用，如TiW、CrCo、Cu和Ni，以減少電遷移。從電遷移方面看，Ni可被用於增強結構。期望BLM冶金的其它組合，如TiCuNi，也可以被用於增強。當與共晶或無Pb焊料一起使用時，TiCuNi比TiCu優越。其它表面冶金(也許鈷和其它材料)將與焊料接觸，也可以增強電遷移。
儘管明顯地本文公開的本發明打算滿足上述目的，應當理解本領域的技術人員可以設計大量的修改和實施方式，希望所附的權利要求覆蓋所有這樣的修改和實施方式以使之落入本發明的精神和範圍內。
權利要求
1.一種半導體封裝組件，包括襯底、安裝在所述襯底上的至少一個集成電路晶片、和用於連接襯底和所述集成電路晶片的至少一個互連，並且其中集成電路晶片包括通道，互連包括延伸到通道中以幫助連接電路晶片和襯底的焊料球，以及通道具有大約至少55um的增大的直徑，以增加焊料球的電遷移壽命。
2.根據權利要求1的半導體封裝組件，其中所述通道直徑大約為60um。
3.根據權利要求1的半導體封裝組件，其中所述通道的增大的直徑將電流密度減小到大約1/2.25。
4.根據權利要求1的半導體封裝組件，其中所述通道的增大的直徑將焊料球的電遷移壽命提高到大約5倍。
5.一種半導體封裝組件，包括襯底、安裝在所述襯底上的至少一個集成電路晶片、和用於連接襯底和所述集成電路晶片的至少一個互連，並且其中互連包括至少一個焊料球，集成電路包括多個通道開口中，以及所述至少一個焊料球延伸到所有的所述通道開口中以幫助將集成電路連接到襯底，從而減小經過所述至少一個焊料球的電流密度。
6.根據權利要求5的半導體封裝組件，其中所述多個通道開口減輕了在焊料球中連續間隙形成的機會。
7.根據權利要求5的半導體封裝組件，其中所述多個通道開口提高了器件電遷移壽命。
8.根據權利要求5的半導體封裝組件，其中所述多個通道開口幫助支持較高的電流量。
9.根據權利要求5的半導體封裝組件，其中所述多個通道開口增加了具有跨越通道開口的單個大晶粒的可能性。
10.根據權利要求5的半導體封裝組件，其中所述多個通道開口的使用最小化晶片-焊料界面處的電流聚集效應。
11.根據權利要求5的半導體封裝組件，其中所述晶片包括焊料球下方的焊球受限冶金(BLM)，並且多個通道開口輔助BLM-通道界面處的電流分布。
12.根據權利要求11的半導體封裝組件，其中由於多個通道開口，由電流產生的局域應力被均勻地分布在BLM上。
13.一種組裝半導體封裝的方法，包括以下步驟使用焊料凸塊以幫助將集成電路晶片連接到襯底；以及為集成電路提供較厚的、大於2um的下凸塊冶金，以增強載流能力並限制電流聚集。
14.根據權利要求13的方法，其中所述下凸塊冶金具有大於5um的厚度。
15.根據權利要求13的方法，其中所述下凸塊冶金包括選自由銅、銅合金、銅和鎳、鎳合金、銅合金和鎳合金、和鎳構成的組中的材料。
16.根據權利要求13的方法，其中所述焊料凸塊具有100um至125um的直徑。
17.根據權利要求13的方法，其中所述較厚的下凸塊冶金使焊料凸塊變得抗電遷移性更好，因而能夠承載較高的電流。
18.根據權利要求13的方法，其中所述較厚的下凸塊冶金提供下凸塊冶金電連接之間的改善的電流分布。
19.一種設計半導體封裝以包括用於電源和/或地連接的電流增強特徵的方法，該方法包括以下步驟通過考慮以下因素而選擇用於連接的電遷移增強特徵的設計1)電子流過連接的方向；2)經過連接的所需電流量；以及3)連接中的冗餘度。
20.根據權利要求19的方法，其中所述特徵包括下面中的一個或多個較大的通道、多個通道、和較大的金屬焊盤以獲取大通道。
21.根據權利要求19的方法，其中所述封裝包括多個焊料凸塊，並且選擇步驟包括對於焊料凸塊選擇多於一種尺寸的步驟。
22.根據權利要求21的方法，其中所述選擇多於一種尺寸的步驟包括以下步驟設計要求高水平電流的焊料凸塊，以具有較大尺寸的直徑；以及設計不要求高水平電流的焊料凸塊，以具有較小尺寸的直徑。
23.根據權利要求19的方法，其中所述選擇步驟包括在要求高功率密度的區域中群集焊料凸塊以共享電流負載的步驟。
24.一種組裝半導體封裝的方法，包括以下步驟使用焊料凸塊以幫助將集成電路晶片連接到襯底，包括使用無Pb合金作為焊料的步驟，該無Pb合金包括添加劑以最小化焊料中或金屬間轉變處的原子遷移。
25.根據權利要求24的方法，其中在焊料凸塊中，電遷移通過晶界輸運機制而發生，以及所述添加劑幫助填充晶界，因而減緩電遷移。
26.根據權利要求25的方法，其中所述添加劑也形成對更好的抗電遷移結構有貢獻的細顆粒或精細分散的金屬間化合物。
27.根據權利要求24的方法，其中所述添加劑選自由鉍、銻、鋯、鈦和錳構成的組。
28.根據權利要求24的方法，其中所述添加劑包括重量小於5％的無Pb焊料。
全文摘要
公開了基於改善的設計和材料組合以提供改善的每I/O載流量的微電子結構。本發明的優選實施方式使用以下一個或多個的組合(1)下凸塊冶金，通過增大通道直徑或者通過具有多個BLM下方的通道開口，增強每I/O的電流；(2)較厚的下凸塊冶金，其中良好導體冶金的使用與增加的厚度一起使用；(3)對於電源和/或地通道連接，採用凸塊冶金下方較大的通道直徑、較大的焊料凸塊直徑和/或其它電流增強特徵；(4)在無Pb合金中採用添加劑，以改變微結構，從而最小化焊料中或金屬間轉變處的原子遷移。
文檔編號H01L21/60GK1835217SQ20061000428
公開日2006年9月20日 申請日期2006年2月13日 優先權日2005年3月18日
發明者約翰·U·克尼克伯克, 海·P·郎沃斯, 羅格·A·居昂 申請人:國際商業機器公司