低觸發電壓的矽控整流器的製作方法

2023-05-05 15:01:51 1

專利名稱：低觸發電壓的矽控整流器的製作方法
技術領域：
本發明涉及一種非易失性儲存單元結構，尤其設計一種分裂柵快快閃記憶體儲單元的編 程驗證方法。
背景技術：
在現有的分離柵快閃記憶體中，可通過將電子儲存在存儲器的浮柵進行編程。在 特定的偏壓條件下，半導體襯底內的電子可隧穿設置於浮柵與半導體襯底之間的一薄的 氧化層，以運行電荷儲存在浮柵內。所述隧穿電子可以通過現有的熱電子(channel hot electrons, CHE)方式或福樂諾漢隧穿(Fowler Nordheimtunneling)方式產生。一般地，現有分離柵極快快閃記憶體儲單元包含有一半導體襯底、一隧穿氧化層、一浮置 柵極、一控制柵極、一漏柵以及一源柵。控制柵極向源柵方向延伸而設於浮置柵極與漏柵之 間的半導體襯底上，從而形成一選擇溝道(select channel)。控制柵極與浮置柵極之間另 生成有一介電層，通常為一氧化層/氮化層/矽氧層(oxide/nitride/oxide，0N0)複合介 電層。分離柵極快閃記憶體單元在寫入數據時，利用熱電子效應，先將控制柵極接至一高電 壓，並將源柵接地(grounded)，然後再將漏柵接至一固定電壓，藉此產生熱電子以通過隧穿 氧化層而注入浮置柵極，達到儲存數據的目的。而在進行數據抹除時，則是利用福樂諾漢 隧穿效應，先將控制柵極接地或接一負電壓(negative biased)，而將漏柵設在一高電壓狀 態，以移除儲存在浮置柵極的電子。在現有的熱電子注入方式中，一高電壓被施加到存儲器的控制柵(字線)，同時一 低電壓或者零電壓被施加到漏柵(位線)。當設置在存儲器內源柵與漏柵區域之間的溝 道區域內的電子，獲得一高於設置於溝道與浮柵之間的薄氧化層能量障礙電位的能量標準 時，有些電子會隧穿通過薄氧化層並注入浮柵。然而，並不是溝道區內所有的電子都會獲得 足以隧穿薄氧化層的能量，因此，電子隧穿通過薄氧化層的概率與控制柵和漏柵區域之間 的電壓成正比。在該浮柵將出現與控制柵和漏柵區域之間的電壓差成正比的電荷數目。這些電荷 在浮柵下方的溝道區施加一電場，該電場即產生所謂的臨界電壓，該臨界電壓決定儲存單 元是否儲存任何資料或數值。距離來說，為「0」的邏輯數值可通過設定一個高臨界電壓表 示，而為「 1」的邏輯數值可通過設定一個低臨界電壓表示。此外，為了判斷儲存單元是否已經被編程為所需的數值，現有的儲存單元可以被 編程一預定的時間周期，然後驗證儲存單元中的數據，同時儲存單元可被重複編程，直到所 需的數值。另一種方式是，可將一非常小的電壓施加至位線，以驗證浮柵的電位，直至浮柵 上的電位達到所需的數值。無論哪種方式，現有的編程方法由於重複編程和儲存單元的驗證，因而極其費時 且難以控制。因此，業界需要一種改進的編程驗證方法。

發明內容
有鑑於現有技術中編程驗證費時且難以控制這一缺陷，本發明所要解決的技術問 題是提供一種改進的編程驗證方法。根據本發明的一個方面，提供了一種分裂柵儲存單元的編程校驗方法，所述分裂 柵單元包括形成在同一半導體襯底上的結構相同的第一和第二分裂柵子單元，所述第一和 第二分裂柵子單元分別具有浮置柵、控制柵、漏柵以及源柵，其中所述漏柵分別連接至第一 和第二位線；所述控制柵包括第一和第二控制柵，它們分別連接有第一和第二導線，以對所 述第一和第二控制柵進行電壓控制；所述源柵相互連接，從而使得所述第一和第二分裂柵 子單元的氧化層相互連接而成為所述分裂柵快閃記憶體單元的溝道；在所述溝道上還形成有一柵 極，並且所述柵極連接至字線。所述方法包括如下步驟(a)利用預定電壓值對所述分裂柵 快閃記憶體單元中的所述第一子單元進行編程；(b)校驗流經所述第一子單元的編程電流，其中 若流經所述第一子單元的編程電流小於等於預定電流閾值，則不再對所述第一子單元進行 編程，並且其中若所述編程電流大於所述預定電流閾值，則可重複步驟(a)和(b)再對所述 第一子單元進行編程；(c)重複步驟(a)和(b)對所述第二子單元進行編程校驗。一些實施例中，在步驟(a)中，對所述第一控制柵施加一個高電壓，而對所述第二 控制柵施加一個低電壓，其中所述低電壓等於讀取所述第一子單元時施加在所述第二控制 柵上的讀取電壓。一些實施例中，施加在所述第一控制柵上的電壓為8V，施加在所述第二控制柵上 的電壓為5V。一些實施例中，在步驟(b)中，對所述第一控制柵施加一個低電壓，對所述第二控 制柵施加一個高電壓而得到流經所述第一子單元的編程電流的值，其中所述高電壓等於在 所述步驟(a)中對所述第二控制柵施加的電壓。一些實施例中，施加在所述第一控制柵上的電壓為4V，施加在所述第二控制柵上 的電壓為5V。一些實施例中，在步驟(C)中，對所述第二子單元的各控制柵施加的電壓值，與對 所述第一子單元的各控制柵施加的電壓值相互替換。一些實施例中，所述預定電流閾值為20uA。根據本發明的編程校驗方法，首先以較小的預定電壓值對所述分裂柵快閃記憶體單元進 行編程，然後校驗流經所述分裂柵快閃記憶體單元的編程電流是否大於預定電流閾值。若流經所 述分裂柵快閃記憶體單元的編程電流大於等於所述預定電流閾值，則不再對所述分裂柵快閃記憶體單元 進行編程。若所述編程電流小於所述預定電流閾值，則可再對所述分裂柵快閃記憶體單元進行編 程。由此，可確保沒有過流經過所述分裂柵快閃記憶體單元。


結合附圖，通過下文的述詳細說明，可更清楚地理解本發明的上述及其他特徵和 優點，其中圖1示出了使用本發明編程校驗方法的分裂柵快閃記憶體單元；圖2示出了由多個圖1所示分裂柵快閃記憶體單元構成的分裂柵快閃記憶體器。
具體實施例方式參見示出本發明實施例的附圖，下文將更詳細地描述本發明。然而，本發明可以以 許多不同形式實現，並且不應解釋為受在此提出之實施例的限制。相反，提出這些實施例是 為了達成充分及完整公開，並且使本技術領域的技術人員完全了解本發明的範圍。這些附 圖中，為清楚起見，可能放大了層及區域的尺寸及相對尺寸。應理解，當將元件或層稱為在另一元件或層「上」或「連接至」另一元件或層之時， 其可為直接在另一元件或層上或直接連接至其它元件或層，或者存在居於其間的元件或 層。與此相反，當將元件稱為「直接在另一元件或層上」、或「直接連接至」或另一元件或層 之時，並不存在居於其間的元件或層。整份說明書中相同標號是指相同的元件。如本文中 所使用的，用語「及/或」包括一或多個相關的所列項目的任何或所有組合。除非另行詳細說明，本文所使用的所有術語(包括科技術語)的意思與本技術領 域的技術人員所通常理解的一致。還應理解，諸如一般字典中所定義的術語應解釋為與相 關技術領域中的意思一致，並且不應解釋為理想化的或過度刻板的含義，除非在文中另有 明確定義。現參考附圖，詳細說明根據本發明的編程校驗方法。圖1為使用根據本發明的編程校驗方法的分裂柵快閃記憶體單元。如圖1所示，所述分裂柵快閃記憶體單元包括兩個形成在同一半導體襯底上的結構相同 的第一和第二分裂柵子單元cellO和celll。cellO和celll分別具有浮置柵、控制柵、漏 柵以及源柵。cellO和celll的漏柵分別連接至兩根位線BLl和BLO0 cellO和celll的 控制柵分別連接有導線CGO和CG1，以對它們進行電壓控制。cellO和celll的源柵相互連 接，從而使得cellO和celll的隧穿氧化層相互連接而成為分裂柵快閃記憶體單元的溝道。在所 述溝道上還形成有一柵極，並且所述柵極連接至字線WL。現詳細描述對上述分裂柵快閃記憶體單元進行的編程校驗方法。清楚起見，僅描述所述 分裂柵快閃記憶體單元中的第一子單元的編程校驗方法。為了更清楚地描述所述編程校驗方法，首先描述所述第一子單元的讀取方法。為了讀取cellO，使得CGO接地，而對CGl施加一個高電壓。本實施例中，對CGO施 加0V，對CGl施加5V。此外，對於讀取cello而對WL、BL0、BLl施加的電壓與常規方法相 同。本實施例中，WL上施加的電壓為2. 5V，BLO上施加的電壓為0V，BLl上施加的電壓為 IV。根據本發明的分裂柵快閃記憶體單元的編程校驗方法分為兩個步驟，即編程階段和校驗 階段。首先，在編程階段，利用一個預定電壓值對所述第一子單元進行編程，以確保沒有 過大的電流流經過所述第一子單元。此後，在校驗階段，校驗流經所述第一子單元的編程電 流。若流經所述第一子單元的編程電流小於等於預定電流閾值，則不再對所述第一子單元 進行編程。若所述編程電流大於所述預定電流閾值，則可重複所述編程階段和所述校驗階 段再對所述第一子單元進行編程。具體地，為了對cellO進行編程，首先對CGO施加一個高電壓，而對CGl施加一個 低電壓。為了使得有足夠的電荷隧穿通過氧化層而注入浮置柵極，所述施加於CGl上的電 壓一般應等於讀取cellO時施加至cell的電壓。由此，本實施例中，施加在CGl上的電壓為5V，而施加在CGO上的電壓為8V。此外，BLO連接至電流源，由此自然形成為Vdp。而施 加在BLl和WL上的電壓分別為5V和1. 5V。接著，在校驗階段，通過對CGO施加一個低電壓，對CGl施加一個高電壓而達到流 經所述第一子單元的編程電流的值，然後將得到的值與預定電流閾值進行比較。一般地，對CGl施加的電壓等於在編程階段對其施加的電壓。由此，本實施例中， 施加在CGl上的電壓為5V，而施加在CGO上的電壓為4V。在得到所述編程電流值之後，與預定電流閾值進行比較。本實施例中，所述預定電 流閾值來自所述電流源，為20uA。若流經所述第一子單元的編程電流大於等於所述預定電 流閾值，則不再對所述分裂柵快閃記憶體單元進行編程。若所述編程電流小於所述預定電流閾值， 則重複所述編程校驗步驟再對所述分裂柵快閃記憶體單元進行編程。接著，重複所述編程步驟和校驗步驟對所述第二子單元進行編程校驗。本技術領 域的技術人員應理解，對cell 1進行的編程校驗方法與cellO相對應，即，施加在CGO和CGl 上的電壓相互替換。現描述根據本發明的編程校驗方法的第二實施例。根據第二實施例的編程校驗方法與第一實施例基本相同，不同之處在於，其使用 於由多個分裂柵快閃記憶體單元構成的分裂柵快閃記憶體器。如圖2所示，由多個分裂柵快閃記憶體單元組成陣列。所述陣列與行解碼單元、列解碼單 元、讀出/寫入電路、高壓產生電路、及控制電路一起形成分裂柵快閃記憶體器。根據本實施例的編程校驗方法，其依次對所述分裂柵快閃記憶體存儲器中的分裂柵快閃記憶體 單元進行編程校驗，從而達成防止有過大的編程電流流經各分裂柵快閃記憶體單元的目的。具體 的編程校驗步驟與第一實施例類似，不再予以贅述。本發明具有如下的優點(1)根據本發明的編程校驗方法，首先以較小的預定電壓值對所述分裂柵快閃記憶體單 元進行編程，然後校驗流經所述分裂柵快閃記憶體單元的編程電流是否大於預定電流閾值。若流 經所述分裂柵快閃記憶體單元的編程電流大於等於所述預定電流閾值，則不再對所述分裂柵快閃記憶體 單元進行編程。若所述編程電流小於所述預定電流閾值，則可再對所述分裂柵快閃記憶體單元進 行編程。由此，可確保沒有過流經過所述分裂柵快閃記憶體單元。(2)根據本發明的編程校驗方法，步驟簡單，可快速進行編程校驗。本技術領域的技術人員應理解，本發明可以以許多其他具體形式實現而不脫離本 發明的精神或範圍。具體地，應理解本發明可以以下列形式實現。上述實施例中，施加在各端子上的電壓值僅為示意性，而絕非限制性的。然而，本 發明不限于于此，可以以任何合適的電壓值來代替。上述實施例中，所述預定電流閾值為20uA。然而，本發明不限于于此，所述閾值可 為任何合適數值。儘管業已描述了本發明的實施例，應理解本發明不應限制為這些實施例，本技術 領域的技術人員可如所附權利要求書界定的本發明精神和範圍之內作出變化和修改。
權利要求
一種分裂柵儲存單元的編程校驗方法，所述分裂柵單元包括形成在同一半導體襯底上的結構相同的第一和第二分裂柵子單元，所述第一和第二分裂柵子單元分別具有浮置柵、控制柵、漏柵以及源柵，其中所述漏柵分別連接至第一和第二位線；所述控制柵包括第一和第二控制柵，它們分別連接有第一和第二導線，以對所述第一和第二控制柵進行電壓控制；所述源柵相互連接，從而使得所述第一和第二分裂柵子單元的氧化層相互連接而成為所述分裂柵快閃記憶體單元的溝道；在所述溝道上還形成有一柵極，並且所述柵極連接至字線，其特徵在於，所述方法包括如下步驟(a)利用預定電壓值對所述分裂柵快閃記憶體單元中的所述第一子單元進行編程；(b)校驗流經所述第一子單元的編程電流，其中若流經所述第一子單元的編程電流小於等於預定電流閾值，則不再對所述第一子單元進行編程，並且其中若所述編程電流大於所述預定電流閾值，則可重複步驟(a)和(b)再對所述第一子單元進行編程；(c)重複步驟(a)和(b)對所述第二子單元進行編程校驗。
2.如權利要求1所述的編程校驗方法，其特徵在於，在步驟(a)中，對所述第一控制柵 施加一個高電壓，而對所述第二控制柵施加一個低電壓，其中所述低電壓等於讀取所述第 一子單元時施加在所述第二控制柵上的讀取電壓。
3.如權利要求2所述的編程校驗方法，其特徵在於，施加在所述第一控制柵上的電壓 為8V，施加在所述第二控制柵上的電壓為5V。
4.如權利要求1所述的編程校驗方法，其特徵在於，在步驟(b)中，對所述第一控制柵 施加一個低電壓，對所述第二控制柵施加一個高電壓而得到流經所述第一子單元的編程電 流的值，其中所述高電壓等於在所述步驟(a)中對所述第二控制柵施加的電壓。
5.如權利要求4所述的編程校驗方法，其特徵在於，施加在所述第一控制柵上的電壓 為4V，施加在所述第二控制柵上的電壓為5V。
6.如權利要求4所述的編程校驗方法，其特徵在於，在步驟(c)中，對所述第二子單元 的各控制柵施加的電壓值，與對所述第一子單元的各控制柵施加的電壓值相互替換。
7.如權利要求1所述的編程校驗方法，其特徵在於，所述預定電流閾值為20uA。
全文摘要
本發明提供一種低觸發電壓的矽控整流器，包括如下步驟(a)利用預定電壓值對所述分裂柵快閃記憶體單元中的所述第一子單元進行編程；(b)校驗流經所述第一子單元的編程電流是否大於預定電流閾值，其中若流經所述第一子單元的編程電流小於等於所述預定電流閾值，則不再對所述第一子單元進行編程，並且其中若所述編程電流大於所述預定電流閾值，則可重複步驟(a)和(b)再對所述第一子單元進行編程；(c)重複步驟(a)和(b)對所述第二子單元進行編程校驗。
文檔編號G11C16/02GK101968972SQ20101023569
公開日2011年2月9日 申請日期2010年7月23日 優先權日2010年7月23日
發明者楊光軍 申請人:上海宏力半導體製造有限公司