反側設計的iii-氮化物器件的製作方法

2023-05-13 02:57:01 4

專利名稱：反側設計的iii-氮化物器件的製作方法
技術領域：
本發明涉及一種在III族氮化物半導體上製作的半導體器件。
背景技術：
對於高功率電子器件應用，III族氮化物基器件相對於矽基器件具有很多潛在的材料優點。其中，這些包括更大的帶隙和擊穿場、二維電子氣(2DEG)中的高電子遷移率、低熱生成電流(thermal generation current)和使用直接帶隙的可能性，還加上在很多用於新穎的器件功能的這些結構中可應用的各種能帶和極化設計技術。然而，由於缺少用於器件製作的低成本的襯底而使得阻礙了應用。 有時在諸如碳化矽、藍寶石或者矽的適合的襯底上通過異質外延形成器件。用於施加層的技術能夠包括分子束外延(MBE)或者金屬有機化學氣相沉積(MOCVD)和氫化物氣相外延(HVPE)。氮化鎵(GaN)的高電壓器件可能要求厚的GaN層，諸如2_6微米厚的層。可能難以通過異質外延生長厚的氮化鎵。使用了諸如梯度層或者超晶格的各種應力管理技術和諸如鐵(Fe)或者碳(C)摻雜的各種補償技術來使得能夠生長厚的層並且實現高電阻率緩衝層。雖然GaN緩衝層的總厚度在一些器件中可能是重要的，但是實現具有低缺陷密度材料的足夠厚的層也可能是重要的。提供帶隙中的深能級的廣延缺陷和點缺陷以及摻雜物的濃度必須低。這能夠在器件不經受陷阱、洩漏或者早期擊穿效應的情況下，有利於在高電壓下的器件的操作。為了在諸如異質結場效應電晶體(HFET)的電晶體中跨源極/柵極和漏極容納大的電壓，或者在二極體中跨陽極和陰極容納大的電壓，電極之間的用於承受電壓所需的間隔通常必須大一例如，IkV器件可能需要10微米或更大的電極間隔。因此，高電壓橫向器件要求大的面積並且需要在低成本襯底上製成。矽襯底通常是用於形成III-N型器件的最成本有效的襯底。然而，由於矽和氮化鎵之間的大的晶格失配和熱失配，可能要求成核和應力管理層。諸如AlxGahN的超晶格層的這些層可能具有高密度的位錯和其它深陷阱中心。雖然該方法能夠產生可接受的間隔物、溝道和勢壘層，但是難以實現高質量的緩衝層。由於間隔層下面的層可能在帶隙中具有高濃度的缺陷水平，因此這能夠引起漏極電壓感生的電流崩塌和在高漏極偏壓下的洩漏，並且還能夠降低器件的擊穿電壓。

發明內容
在一個方面，描述了一種III族氮化物器件，其包括III-氮化物層的堆疊、第一鈍化層、第二鈍化層和一個或多個導電接觸。該堆疊包括溝道層、與溝道層直接相鄰的勢壘層以及與溝道層的和勢壘層相反的一側直接相鄰的間隔層。溝道層包括在溝道層中與勢壘層相鄰的2DEG溝道。第一鈍化層在與溝道層相反的一側上直接接觸間隔層的表面，其中第一鈍化層是電絕緣體並且III-氮化物層的堆疊和第一鈍化層形成具有鄰近第一鈍化層的反側和鄰近勢壘層的正側的結構。第二鈍化層在該結構的正側上。接觸電連接到2DEG溝道。
在另一方面，描述了一種用於形成器件的方法。在母襯底上形成成核層，其中成核層包括A1N。在母襯底上的成核層上形成應力管理層，其中應力管理層包括III-氮化物材料。在應力管理層上形成III-氮化物層的堆疊，其中形成堆疊包括形成其中具有2DEG溝道的溝道層，堆疊具有與應力管理層相反的正面。將堆疊的正面附著到載體晶圓。移除母襯底、成核層和應力管理層的整體，其中移除步驟暴露堆疊的反表面。利用電介質層鈍化該反表面。在又一方面，描述了一種用於形成器件的方法。在母襯底上形成成核層，其中成核層包括A1N。在母襯底上的成核層上形成應力管理層，其中應力管理層包括III-氮化物材料。在應力管理層上形成III-氮化物層的堆疊，其中形成堆疊包括形成其中具有2DEG溝道的溝道層。移除至少母襯底的一部分、成核層的一部分和應力管理層的一部分，其中移除步驟僅移除母襯底的一部分並且形成薄外骨骼部分和厚外骨骼部分，其中母襯底在薄外骨骼部分中比在厚外骨骼部分中更薄。這裡描述的器件和方法的實施可以包括下述特徵中的一個或多個。第一鈍化層和第二鈍化層可以每個均具有足夠大的帶隙、足夠低的體缺陷密度和足夠低的界面密度， 從而與具有III-氮化物層的堆疊並且缺乏第一鈍化層和第二鈍化層的器件相比改進了器件的擊穿。第一鈍化層可以具有小於IO1Vcm2的起作用的界面態密度(active interfacestate density)和小於 102°/cm3 的起作用的體陷講密度(active bulk trap density)。第一鈍化層或者第二鈍化層可以由無機電介質材料形成。第一鈍化層或第二鈍化層可以包括氮化矽、二氧化矽、氧氮化矽、氧化鋁或者氮化鋁。第一鈍化層或者第二鈍化層可以是有機電介質材料。第一鈍化層或者第二鈍化層可以包括有機樹脂。有機樹脂可以包括聚醯亞胺、苯並環丁烯(BCB)或者SU8中的一種。鈍化層可以包括至少一種有機電介質材料和至少一種無機電介質材料的堆疊。導電接觸可以電連接到結構的反側。III-氮化物層的堆疊可以在O. 5至30微米厚之間。器件可以包括柵極接觸和柵極電介質，其中柵極電介質在III-氮化物層的堆疊與第二鈍化層之間。一個或多個導電接觸中的一個可以是在結構的正側上的柵極接觸；導電接觸中的一個可以是在結構的正側上的源極接觸；導電接觸中的一個可以是在結構的反側上的漏極接觸；並且第二鈍化層可以覆蓋包括柵極接觸和源極接觸之間的間隔的結構的正側的整體。器件可以包括與間隔層接觸的成核和應力管理層；以及包括矽的母襯底，其中成核和應力管理層在III-氮化物層的堆疊和母襯底之間；其中器件具有包括III-氮化物層的堆疊的第一部分和包括III-氮化物層的堆疊、成核和應力管理層以及母襯底的第二部分，第二部分形成外骨骼並且第一部分可以與母襯底和成核和應力管理層無關。器件可以包括在母襯底的與III-氮化物層的堆疊相反的一側上的電介質層。器件可以包括導電層，其中電介質層在金屬化層與母襯底之間。外骨骼可以具有薄部分和厚部分，其中薄部分中的母襯底比厚部分中的母襯底更薄並且導電層不延伸到外骨骼的厚部分中。薄部分中的母襯底可以在大約10至50微米之間。導電層可以在連接到第二部分中的導電焊盤的正側上。外骨骼可以在III-氮化物層的堆疊中維持足夠的應變以在溝道層中產生2DEG。第二鈍化層可以局限於第一部分。外骨骼上的控制、保護、同步或驅動電路中的至少一個可以在矽或III-氮化物有源區中。形成器件可以包括形成與2DEG溝道電接觸的導電接觸。III-氮化物層的堆疊可以包括在溝道層的第一側上的勢壘層和位於溝道層的第二側上的間隔層；間隔層可以包括蝕刻停止層；並且移除步驟可以蝕刻到蝕刻停止層。該方法可以包括形成到2DEG溝道的外部接觸，其中該外部接觸延伸穿過電介質層。該方法可以包括在III-氮化物層的堆疊中製作二極體或電晶體中的一種。III-氮化物層的堆疊可以包括在溝道層的第一側上的勢壘層和在溝道層的第二側上的間隔層；間隔層可以包括蝕刻停止層並且移除步驟可以蝕刻到蝕刻停止層。可以使用下述技術中的一個或多個來實現形成高電壓橫向III族氮化物器件的目的。可以通過在低成本襯底上的異質外延來製作適合的半導體堆疊，在外延膜的正面附著在也具有適合的金屬化和通孔的載體晶圓上之後移除該低成本襯底。襯底材料可以被減薄，其可以包括外延材料的減薄。可以移除形成緩衝層的有缺陷的成核和應力管理層。可以處理反表面以移除表面附近缺陷並且以鈍化層覆蓋該反表面。適合的通孔和金屬化可以使得正面的器件端子在反面上是可接入的。使用最適合用於在晶圓/襯底上生長的異質外延層中的特定功能的布局和工藝來製作這裡描述的器件中的一些，其上形成器件的晶圓/襯底然後被安裝在另外的適合的晶圓上並且移除初始的晶圓/襯底以及在異質外延期間生長的成核和應力管理層；反面然後被鈍化並且為金屬化而打開到上電極的接觸通孔。取決於封裝要求，可以選擇使最終襯 底在正面或反面上具有適合的結構和工藝以與器件金屬化焊盤接觸。


圖I示出了 HFET的半單元的橫截面的示意圖。圖2 Ca)至圖2 Cm)描繪了加工的各個階段的器件的示意性橫截面。圖3示出了其中在正面上接入柵極而從反面接入源極和漏極的HFET的橫截面的示意圖。圖4示出了具有階梯場板(stepped field plate)的接地柵極HFET的橫截面的示意圖。圖5示出了橫向肖特基二極體的橫截面的示意圖。圖6和圖7示出了其中原始襯底的截面保留為外骨骼以維持器件的有源區中的拉伸應變的平面和橫截面的示意圖。圖8 (a)至圖8 (f)示出了在加工的各個階段的具有外骨骼的實施的橫截面的示意圖。在各個附圖中相同的附圖標記指示相同的元件。
具體實施例方式這裡描述了使得能夠使用矽基襯底形成III-氮化物型器件的技術。如這裡所使用的，正面或者器件面是晶圓或者外延層的、在其上通過形成與半導體歐姆和/或肖特基和/或金屬-絕緣體-半導體(MIS)接觸的電極而製作橫向器件的面。反面與正面或者器件面相反。如這裡使用的，術語「III-氮化物材料」或者「III-N材料」指根據計量式AlxInyGazN的化合物半導體材料，其中x+y+z等於I或大約為I。這裡描述的器件是III族面器件。然而，這裡描述的技術能夠在適當地改變2DEG層的相對位置和該層類型(即，該層是P型或是η型或是本徵)的情況下應用於N面器件。如這裡所使用的，「(一個或多個)有源層」是其中製成器件的一組III-氮化物層，其中由於在端子處施加的電壓導致的有源層中的至少一個勢壘的變化引起電流以想要的方式流過至少一對端子；並且「有源區」是包括半導體器件的一個或多個單元的面區域(areal area)。例如這裡所涉及的功率電晶體的單元包括源極、柵極和漏極，並且二極體的單元包括陽極和陰極以及位於其間的接入區(access region)。另外,這裡描述的器件是n溝道器件,但是一般性的概念也能夠應用於P溝道器件。在矽襯底上形成有III-氮化物層的一些功率器件利用成核和應力管理層來使得能夠適當地形成III-氮化物層。需要移除具有高缺陷濃度的成核和應力管理層來使得高電壓功率器件能夠滿足可接受的開關性能。為了移除有缺陷的層，需要通過移除母襯底並且然後移除在III族氮化物層的反面上的有缺陷的外延層來接入這些層。為此，正面被安裝在適當的載體晶圓上。移除其上初始進行生長的襯底，即母襯底，並且然後移除有缺陷的層。在移除母襯底和一個或多個有缺陷的層之後，施加適當的鈍化層。鈍化層確保了在沒 有陷阱的負面影響的情況下的高電壓操作。而且，薄的有源層本身不能夠支持高電壓操作並且在兩個面上都不具有鈍化層的情況下，薄的有源層的暴露的表面易受到陷阱效應的影響並且高表面場也會引起空氣的介電擊穿。適當地圖案化的金屬化產生了對於器件所需要的接觸。如這裡所使用的，如果兩個或多個接觸或其它部件通過足夠傳導以確保在接觸或其它部件中的每一個處的電勢始終大致相同的材料連接，則該接觸或者其它部件可以稱為被「電連接」。III-氮化物外延膜的剝離和成核層的移除能夠改變膜中的應變並且影響極化電荷。應變以及因此極化電荷的管理是高電壓橫向器件的設計中重要的考慮因素。另一個要考慮的是母襯底和緩衝層的移除可能影響有源層中的應變。有源層中的應變會在母襯底和/或成核和應力管理層被移除時變化。有源層中的應變也會在沉積厚的鈍化層或者將有源層接合或者附著到操作襯底(handling substrate)或載體襯底的工藝期間變化。有源層中的應變的變化能夠意味著極化電荷的變化，這影響器件的電參數。在一些實施中，生長期間在有源層中的晶格應變的量很高使得通過形成位錯和堆垛層錯或者弛豫晶格應變並且穩定層中的應變的其它缺陷來發生應變釋放。在一些其它實施中，應力管理層能夠有效地包含在生長溫度下在襯底和外延層之間的晶格失配，或者如果生長的外延層很薄，則幾乎不存在應變。因此，在生長期間不會發生通過形成缺陷而在上層中的應變釋放。然而，隨著晶圓冷卻到室溫，如果相鄰層的熱膨脹係數存在失配，則應變在III-氮化物外延層中發展。如果襯底是矽，則由於熱膨脹係數的失配在III-N層中引起的應變是拉伸的。只要在有源GaN層中存在足夠的殘餘拉伸應變，則極化電荷就足以形成對於低導通電阻器件所要求的2DEG。在形成晶格缺陷以弛豫應變的適度地有缺陷的層(穿透性位錯密度TlO9Cm2)中，晶體應變在從襯底剝離外延層時也沒有發生很大的變化。然而，具有低缺陷位錯的高質量的應變膜在襯底移除之後實質性地弛豫以緩解應變並且極化電荷和因此的2DEG能夠得到實質性地減少。對於這些情況，能夠在器件結構中併入這些特徵以防止拉伸應變以及因此的2DEG崩塌或者能夠在AlGaN勢壘層中添加適當量的調製摻雜以維持想要的2DEG電荷密度。理想地，應該沒有產生應力的任何結構變化或工藝不利地影響有源層中的應變。在下面部分中討論具體實施的同時，示出了器件的半單元的橫截面。通過將橫向反轉的半單元與相鄰的半單元並置來形成完整的單元。功率器件可以包括並行的很多完整的單元，這些單元通過晶片上總線連接到接合焊盤。在一些情況下通過位於半單元本身中的通孔示出了到源極或漏極接觸的接入。雖然在很多情況下能夠通過在半單元中通孔連接源極和漏極接觸，但是在一些情況下，在位於遠離器件的有源區的附近總線處或者通孔焊盤處具有通孔、特別是穿過III-氮化物層的通孔可能更好。這將是基於諸如器件布局、電流密度、器件大小等等的很多因素的設計決定，並且該應用包括其中在遠離有源器件的位置接入這些接觸的情況。在一些實施中，HFET形成有在正面上的柵極和源極接觸和在反面上的漏極接觸，如圖I中所示。層1、2和3是III-氮化物半導體。溝道層I是非故意摻雜或？_摻雜的III-氮化物層，在其中形成器件的溝道，並且2DEG薄層可以位於其中。勢壘層2具有大於溝道層I的帶隙的帶隙。可選地，在勢壘層2 (勢壘層2』未示出)的頂部上存在非故意摻雜或者P-摻雜的較小帶隙材料的帽層。間隔層3具有不小於溝道層I的帶隙的帶隙並且 可以是多層結構。間隔層3將溝道層I與反面鈍化層分離。當層I至層3是高質量層時，減少了影響器件電流的這些層的載流子陷阱或散射。這些層中的缺陷還影響洩漏電流和擊穿電壓。III-氮化物半導體材料層的堆疊100可以包括溝道層I、間隔層3和勢壘層2，並且溝道層I位於間隔層3和勢壘層2之間。溝道層I、勢壘層2和間隔層3每個均由III-N材料形成。勢壘層2的帶隙大於溝道層I的帶隙，這使得2DEG能夠在層I和層2的界面附近形成在溝道層I中。在一些實施中，帽層(未示出)位於勢壘層2的相對於溝道層I的相反側上並且具有小於勢壘層2的帶隙並且可以被非故意摻雜或者P-摻雜。間隔層3的帶隙至少與溝道層I的帶隙一樣大。在一些實施中，間隔層3由具有彼此不同的組成的材料的多層形成。反側鈍化層4位於間隔層3的相對於溝道層I的相反側上，反側鈍化層4是諸如氮化矽、氮化鋁、氧化矽、氧化鋁或者這些中的任何的各種組合或其它適合的電介質的電介質材料，其它適合的電介質可以是無機或有機電介質的組合，有機電解質例如聚醯亞胺、苯並環丁烯(BCB)或者SU8或者這些中的兩種或更多種的組合。器件側鈍化層5可以位於III-氮化物半導體材料層的堆疊100的相對於反側鈍化層4的相反側上，器件側鈍化層5是諸如例如，氮化矽、氮化鋁、氧化矽或氧化鋁的無機電介質，或者例如聚醯亞胺、苯並環丁烯(BCB)或者SU8或者這些中的兩種或更多種的組合的有機電介質的電介質材料。鈍化層可以由電介質形成，該電介質相對於III-氮化物具有大的導帶偏移，在III-氮化物帽層上產生較少的表面態並且具有低陷阱密度，從而在電介質中沒有陷阱輔助隧穿或熱載流子陷阱。具有完整的傾斜場板的柵極6由諸如金屬的導電層或覆蓋有金屬的退化摻雜的半導體形成，該金屬與該退化摻雜的半導體歐姆接觸。對於絕緣柵極HFET，適當的電介質(未示出)可以位於柵極6和勢壘層2之間。源極7可以由金屬或高摻雜的η型半導體和與該高摻雜的η型半導體歐姆接觸的金屬層形成。源極7將電子注入到溝道層I。漏極8是金屬或高摻雜的η型半導體和與該高摻雜的η型半導體歐姆接觸的金屬層。金屬塞15將漏極8連接到與反側鈍化層4相鄰的反側漏極接觸16。反側漏極接觸16使得漏極8能夠被連接到器件的反側。位於通孔的側壁上的鈍化絕緣體14將III-氮化物半導體材料層的堆疊100鈍化並且將其與金屬塞15、即通過填充通孔形成的塞絕緣，該通孔接下來被填充有導電材料，這裡，該通孔導向漏極8。導熱且導電層17位於反側漏極接觸16的與反側鈍化層4相反的一側上。導熱且導電層17在反側漏極接觸16和導熱且導電襯底18之間。在圖2 (a-m)中示意性地示出了對於HFET (在圖I中示出了其半單元橫截面)的加工的一個實施的各個階段。參考圖2a，在諸如由〈111〉矽或諸如c面藍寶石或者SiC的其它適合的材料形成的襯底的襯底13上通過適當的異質外延工藝生長陽離子面III-氮化物層。襯底13有時在這裡被稱為母晶圓或母襯底。襯底13最後被移除，留下幾乎不具有應變弛豫的III-氮化物半導體材料層的堆疊100。陽離子面III-氮化物層從襯底13起按以下順序包括可以為AlN/AlxGai_xN的成核層12、可以為AlN/GaN或者AlxGai_xN/GaN超晶格的應力管理堆疊11、可以為GaN或者AlxGa1J並且x小於0. I的間隔層3、可以為GaN的溝道層I和可以為AlxGa1J並且X大於0. 15的勢壘層2。參考圖2b，在用於器件隔離的蝕刻或注入之後，從沉積在III-氮化物半導體材料層的堆疊100上並退火的歐姆接觸形成源極7和漏極8。 參考圖2c，通過沉積諸如氮化矽、氮化鋁、氧化矽、聚合聚合物電介質或者其某些組合的絕緣材料來將勢壘層2的暴露的正表面鈍化以形成器件側鈍化層5。可以使用諸如00)、？￡00)、原子層沉積(40))、濺射或者旋塗的適合的電介質沉積方案來沉積器件側鈍化層5，如圖2c中所示。通過凹陷蝕刻器件側鈍化層5來形成具有場減小傾斜側壁的柵極溝槽，如圖2d中所示。如圖2e中所示，製成延伸到源極7的通孔。通孔和柵極溝槽被填充有金屬。填充柵極溝槽形成了柵極6並且填充通孔延伸了源極7。接下來，利用保護層9將柵極6和源極7的暴露表面鈍化，該保護層9可以為了將導線接合到源極和柵極接合焊盤而選擇性地移除。形成鈍化層9完成了結構111的正側上的製作步驟。參考圖2f和圖2g，將結構111的正面附著到操作晶圓(handling wafer) 10。可以使用諸如當暴露於溶劑、熱或諸如UV光的輻射時失去其粘附性質的聚合物粘附體系的、容易地可移除的粘附劑112將操作晶圓10粘附到結構111。在一些實施中，替代將結構111附著到操作晶圓10，將正面附著到電池供電的移動靜電晶圓吸盤。參考圖2h，移除其上生長了 III-氮化物層的母襯底13。在一些實施中，通過研磨或快速粗蝕刻將襯底13減薄為低於100微米。可以通過溼法蝕刻或者基於氟化物的等離子體蝕刻然後溼法蝕刻III-氮化物成核層12來移除減薄之後的襯底13的剩餘部分。如果襯底13由藍寶石形成，則可以使用近UV雷射輻射來剝離III-氮化物層，或者如果在襯底13和成核層12之間存在適合的界面層，則可以通過化學剝離來移除。在一些實施中，用於實現剝離的工藝被選擇為在器件的有源區上幾乎不產生應變變化。參考圖2i，諸如通過在基於氯化物的等離子體中的蝕刻或者如果需要使用電化學溼法蝕刻則通過溼法蝕刻移除成核層12。移除成核層12之後諸如通過使用不會在間隔層3中引入點缺陷的工藝蝕刻掉應力管理層11，如圖2j中所示。一旦移除了母襯底13、成核層12和應力管理層11，則在間隔層3的暴露的反面上沉積反側鈍化層4，如圖2k中所示。反側鈍化層4可以是相當厚的層，從而該層能夠承受該層被預期要承受的最大的漏極-源極電壓。例如，對於IOOOV器件，反鈍化層應該為包括前述的一個或多個無機或有機電介質的至少5微米厚的低洩漏電介質，從而反側鈍化層4是用於III-氮化物半導體的良好的電絕緣體。在一些實施中，反側鈍化層具有小於IO1Vcm2的界面態密度，諸如小於IOkVciii2的界面態密度，和小於102°/cm3的體陷阱密度，諸如小於IO1Vcm3的體陷阱密度。體陷阱密度能夠指示鈍化層中的使得器件更容易洩漏或者使得其特性滯後的陷阱。參考圖21，通孔形成為穿過反側鈍化層4、間隔層3和溝道層I以到達漏極8。通過形成鈍化絕緣體14來鈍化通孔側壁並且通孔填充有與在器件的正面上的漏極接觸金屬化層8形成良好的電接觸的傳導金屬塞15。雖然通孔被示出為在器件的有源區中(並且它可能需要位於那裡用於封閉的漏極單元構造)，但是這不是必需的。通孔可以位於遠離器件的源極區域的通孔/接觸焊盤處，因為這可以減少反向洩漏並且增加擊穿電壓。參考圖2m,反側漏極接觸16能夠在形成多個半單元(該圖中未示出)時互連多個漏極通孔。反側漏極接觸16用於將晶圓附著到導熱且導電層17。導熱且導電層17可以是與傳導襯底18熱且電接觸的粘附層。然後移除操作晶圓10並且接下來選擇性地移除臨時層9以暴露源極7和柵極6。然後將源極7和柵極6附著到接合引線(未示出)。然後測試晶圓和切割以用於下遊加工,例如上片(die-attach)和接合。參考圖3，在一些實施中，具有傾斜場板的柵極被接地。通過器件側鈍化層5覆蓋源極7和漏極8兩者。集成有傾斜場板的柵極6在器件側鈍化層5上延伸，從而器件側鈍化層5在橫向方向上位於源極7和柵極6之間並且器件側鈍化層5在橫向方向上位於漏極8和柵極6之間。橫向方向是與III-氮化物半導體材料層的堆疊100的層的主表面延伸的方向垂直的方向。鈍化絕緣體14在導向III-氮化物半導體材料層的堆疊100的正面上的漏極8和源極7接觸的通孔的側壁上。鈍化絕緣體14鈍化有源層、即III-氮化物半導體材料層的堆疊100的一部分，並且將其與金屬塞15和25絕緣，金屬塞15和25分別將漏極接觸8和源極接觸7連接到在反面上的漏極互連金屬化層16和源極互連金屬化層26。反面被覆蓋有鈍化電介質層20，該鈍化電介質層20中接觸孔在用於源極和漏極的接合焊盤處打開。載體晶圓19是器件120的正面接合到其上的、導電且導熱晶圓。也是電和熱導體的接合層29將載體層19接合到器件120的柵極6。由於將從反面接入源極，因此不要求到源極7的通孔在正面上並且不需要如之前的工藝而利用保護塗覆(例如圖2e中的層9)覆蓋柵極金屬化層。在完成正面的加工之後，晶圓被永久地附著到傳導載體晶圓19。在一些實施中，可以在相同的工藝步驟中製成到漏極和源極接觸的通孔。參考圖4，在一些實施中，HFET形成有連接到接地柵極的階梯場板。額外的金屬層 21和22與柵極6接觸並且與接合層29接觸。柵極6與額外的金屬層21和22形成階梯場板96。階梯場板96能夠通過一系列光刻步驟來形成，包括部分地蝕刻電介質材料和金屬沉積。在一些實施中，階梯場板96包括與柵極電介質5重疊的柵極層6的部分以及金屬層21和22。階梯場板96由在器件側鈍化層75的凹陷中沉積的層形成，該器件側鈍化層75沉積在柵極電介質5和柵極6上。鈍化層75可以以一系列步驟來沉積。在沉積的每個步驟在鈍化層中形成凹陷。因此，第一場板層21形成在鈍化層75的第一子層中的一個中的凹陷中。鈍化層75進一步被圖案化並且進行用於形成第二場板層22的另一個金屬化，從而在器件側鈍化層75上的形成的場板與較低場板層21接觸。由於這三個部分彼此電連接，因此，它們用作單個組件。可以使用在電介質層中形成金屬或者其它傳導金屬材料結構的其它沉積-圖案化-沉積工藝，由比所示出的三個部分更多或更少的部分來形成階梯柵極和場板96。在形成階梯場板之後，在正面上完成了器件製作的晶圓121被附著到具有傳導層29的傳導載體晶圓19，並且反面如對於圖3中的器件而被加工。參考圖5，可以使用這裡描述的技術形成橫向肖特基二極體。通過與被稱為肖特基層的半導體接觸的適當地選擇的金屬來形成肖特基二極體。如下所述，肖特基二極體材料和結構被設計為獲得可接受的正向電壓(諸如，在ImA/mm為 0. 5V)和正嚮導通電阻(對於1000V 的器件 Ron 為 10 Q /mm)。如對於HFET所描述的，AlGaN/GaN/AlGaN堆疊形成了有源層，其具有到形成陰極的2DEG以及形成陽極的肖特基接觸的金屬的歐姆接觸。在一些實施中，頂部的AlGaN層被蝕刻從而陽極金屬層與肖特基層形成直接接觸，如圖5中所示。形成有源層 200的III-氮化物半導體材料的堆疊可以包括也用作阻擋接入層的、應稱為肖特基兼接入層(schottky-cum-access layer) 201的肖特基層、間隔層203和極化感生偶極子(polarization induced dipole PID)層202,並且肖特基兼接入層201在間隔層203和PID層202之間。有源堆疊被設計為使得當完成的夾層結構(sandwich)是完整的時在肖特基兼接入層中形成2DEG。在一些實施中，在PID層202的頂部上存在帽層，該帽層具有比PID層202更小的帶隙並且是非故意的或者P-摻雜的。間隔層203具有不小於肖特基兼接入層201的帶隙的帶隙並且可以是單層或多層結構。肖特基兼接入層201是非故意或者n-摻雜的III-氮化物層，其在陽極金屬206形成接觸的位置形成二極體的肖特基層並且在其它位置形成橫向接入層，並且2-DEG形成到陰極接觸8的低電阻接入路徑。肖特基兼接入層的摻雜影響二極體的正向接通(cut-in)電壓。n型摻雜越高，則肖特基二極體的正向接通電壓越大並且飽和電流越低。然而，當升高n型摻雜時，2-DEG遷移率降低並且接入區域電阻率增加。在有源層上沉積鈍化電介質205。在陽極金屬206必須與肖特基層201形成肖特基接觸的位置蝕刻電介質層205和PID層202。由於PID層被移除，則在陽極金屬206下面沒有極化感生偶極子以及因此的2-DEG，並且形成了良好的肖特基勢壘。然而，PID層和2-DEG保留在接入區域中。陽極206由具有提供所要求的導通電壓的功函數的金屬形成。在所示的示例中，通過在沉積陽極金屬206以及其上的傳導金屬207之前在鈍化層205中形成傾斜凹陷來形成具有陽極的完整的傾斜場板以減少二極體的導通電阻。陰極接觸是作為與接入區域中的2DEG形成良好的電接觸的電子收集層的歐姆接觸208。接觸208是金屬合金或者具有與高摻雜的n型半導體形成歐姆接觸的金屬層的高摻雜的n型半導體。當在正面上完成製作時，使用與陽極金屬化層206和207形成良好的電接觸的傳導層29將晶圓附著到導電且導熱的載體晶圓19。使用與前述用於HFET的工藝類似的工藝來加工反面，從而移除母晶圓和有缺陷的層，沉積第一反鈍化層4，在其中蝕刻通孔並且使用金屬塞15和金屬化層16使陰極接觸到達反面。第二反面鈍化層20保護反面並且僅在該反面上用於陰極的一個或多個接合焊盤要求接觸的位置開口(未示出)。在一些實施中，二極體包括勢壘層中的注入的保護環以減少洩漏電流。其中有源層中的應變能夠在全部母襯底和應變管理層移除之後顯著地改變的實施。在一些實施中，使用剛性的粘附層來將器件面錨固到載體晶圓。在這些實施中，楊氏模量小於GaN的百分之一的聚合物電介質沒有被用於器件側鈍化層5，這是因為可能由於電介質的塑性而可能發生應變釋放。即使楊氏模量是GaN的五分之一的非晶二氧化矽可能不足以防止相鄰的GaN有源層、溝道層I和勢壘層2的應變弛豫。氮化矽的剛性可以足以維持有源層中的應變，如果其被剛硬地接合到有源層。然而，氮化矽層中的氫和氮斷鍵可 能導致陷阱效應，這在高電壓器件中是不想要的。在一些實施中，通過使用足夠硬且厚的鈍化層來維持III-氮化物有源層中的應變，從而在該III-氮化物層中維持應變並且然後可以將器件附著到能夠處理散熱並且如果需要則是電接觸的載體晶圓。設計正面和反面鈍化層的電、機械和熱性質是個挑戰並且在這裡仍然沒有解決。在一些實施中，其上形成器件的襯底中的一些被限制為使得在異質外延和冷卻期間維持III-氮化物膜的拉伸應變。該方法允許採用廣泛的應變設計和鈍化技術來優化器件性能。在一些實施中，使用平面外骨骼來在有源層的所有層中鎖定面內拉伸應力。在圖6中示出了這樣的裸片的示意性平面圖。裸片30包括單元區域31，單元區域31每個均包括形成功率器件或其它高電壓驅動電路的多個單元。每個區域31可以具有幾個到幾十個單元，其反面被加工為具有陷阱的有缺陷的層已經被移除。用於柵極和源極的接合焊盤32、33位於裸片30的任一端。裸片30可以包括用於每個端子的多於一個接合焊盤以滿足功率器件的阻抗匹配和電流處理要求並且如果存在晶片上控制，則還加上控制和反饋輸入和輸出。可能在有源GaN層34中或者在下面的矽35 (兩者都被區域地指示)中的、處理低電壓(諸如，< 30V)的晶片上控制和驅動電路可選地布置在裸片30上。圍繞單元區域31的區域36、接合焊盤32、33和晶片上控制和驅動電路34的、包括可選的矽控制電子器件區域35下面的區域指示應變維持外骨骼的區域位置，其通過保持其上形成器件的襯底的一部分完整而形成。在圖7中，示出了沿著圖6中的平面X1X2X3的橫截面。A、B和C上的橫截面分別描述了有源器件區域(X1附近)或者高電壓器件區域、內外骨骼區域(X2附近)和外外骨骼區域(接合焊盤區域中的X3附近)中的橫截面。與在一些實施中不同的是，連接漏極通孔的反面上的金屬化層延伸到內外骨骼上的接合/焊料焊盤。區域B是與器件區域(X2附近)相鄰的內外骨骼並且能夠維持有源區中的III-氮化物膜中的拉伸應變。來自母晶圓的矽(43)的層在大約10至50微米厚之間。該厚度使得能夠維持拉伸應變並且同時使得來自有源區16的漏極金屬化層能夠通過金屬化層49延伸到內外骨骼(區域B)。較厚的內外骨骼可能要求用於傾斜部分的不必要的大面積來實現外骨骼的側壁上的可重複的可靠的互連覆蓋。厚的電介質層44、45使矽43與漏極金屬49絕緣。如能夠看到的，成核和應力管理層42在外骨骼區域B和C中沒有被移除，這有利於保持有源III-氮化物層41牢固地附著到外骨骼。有源III-氮化物層41可以包括溝道層I、勢壘層2和間隔層3並且可以沿著有源區的周圍通過氧注入電隔離。層46包括鈍化層5-金屬化層6/7-鈍化層9堆疊的層，其承載到區域C中的接合焊盤的源極或柵極連接。可選地，可以在有源區的周圍和外骨骼的內周圍之間添加額外的區域應力管理層。區域C是外外骨骼並且其位於沿著裸片30的周圍、正面上的接合焊盤以及具有低電壓電子器件的其它區域下面。如圖7中所示，外外骨骼維持來自母晶圓的較厚的矽——厚度足以使得能夠在減薄操作之後的加工、劃片和封裝期間操作晶圓同時防止對於組件的損壞。對於較小的晶圓(例如，2」晶圓)和小面積裸片(小於3X3mm2),區域B和C中的娃的厚度能夠維持為相同以減少加工步驟。如圖7中能夠看到的，層47表示正面鈍化層5-金屬化層6/7-鈍化層9，並且在接合焊盤附近的頂部鈍化層被移除，在該位置可以添加額外的金屬層(48)，後者對於一些接合和封裝情況是必要的。另外，如果需要焊接接觸，則可以添加銀層作為層49，而能夠完成直接到金總線上的焊盤的超聲接合。在一些實施中，金屬化層(6/7)在主總線層級被加厚並且對於一個端子可以存在多於一個接合/焊料焊盤。較厚的外骨骼也能夠支持諸如在功率器件的非有源區中的矽母晶圓上的任何低電壓控制和同步電子器件。在一些實施中，工藝流程在早期可以與前面所示出的工藝類似。製作具有在觀察或器件面上的柵極和源極接觸的基礎高電壓器件並且利用熱或UV釋放聚合物附著到操作晶圓，如這裡所描述的。母襯底在反面上被減薄到想要的厚度。諸如通過使用粗雙面對準將光致抗蝕劑或者氧化物選擇性地塗布到區域C中的反面，諸如通過深RIE工藝將區域A和B的暴露的口袋蝕刻到要求的深度。執行第二光刻步驟以保護區域B和C，並且從區域A移除矽加上成核和應力管理層。可以通過深RIE移除這些層並且具有大約30°至75°之間的斜率的傾斜側壁可以形成在矽外骨骼中，這是因為較陡峭的側壁能夠在從有源區到內外骨骼的金屬化層中產生不連續，如前所述。可以通過基於測量矽或鎵發射的強度的終點檢測器來信服地確定完成穿過層的蝕刻。通過溼法蝕刻或氮等離子體低溫退火來終止蝕刻工藝以減少有源層中產生的缺陷。一旦在反側上暴露了有源層，則使用諸如ICP-CVD的化學氣相沉積技術沉積諸如二氧化矽或氧氮化矽的鈍化無應變絕緣體的厚層，例如在1000V器件上的大約15 i! m厚的層。通過熱或準分子雷射退火來分離操作晶圓並且緻密沉積的電介質以改進高場下的鈍化並且減少長期潮溼擴散——因此器件漂移——到鈍化層中。能夠重新使用操作晶圓。在反面上形成到漏極接觸的通孔以到達正面上的漏極金屬化層，側壁被鈍化並且通孔被填充有諸如銅或金的金屬。形成將漏極通孔連接到內外骨骼上的接合/焊料焊盤的圖案化的金屬化層。如果需要，則執行額外的接合/焊料焊盤金屬化並且僅通過最終的鈍化層暴露接合焊盤。對器件進行測試並且劃片以用於下遊工藝。在一些實施中，在形成器件的工藝中，金屬化較晚發生，但是能夠實現更高質量的鈍化，產生具有更高擊穿電壓和更低陷阱(因此較少的電流崩塌和特性的滯後)的器件，利用更少的工藝步驟，不要求昂貴的雙面對準器並且能夠實現更好的矽與III-氮化物工藝的集成。 參考圖8a，通過在〈111〉矽母晶圓13、成核層12和應力管理層11的支撐堆疊上異質外延來生長有源層100。有源層100包括具有可接受的低缺陷密度的三個基本的層，即為間隔層、溝道層和正勢壘層，加上其它可選的層，可能包括反勢壘層、帽層和合金散射屏蔽層。參考圖8b，鈍化堆疊105是諸如氮化鋁、氮化矽和二氧化矽的一個或多個無機電介質的夾層結構。可以通過低到中等溫度CVD工藝來沉積鈍化堆疊105。參考圖Sc，其示出了在加工反面之後的跨過有源區、內外骨骼和外外骨骼的橫截面。晶圓的正面通過UV敏感粘附層(未示出)而附著到雙面打磨的石英晶圓150。光致抗蝕劑圖案用於保護母晶圓13的將形成外外骨骼的區域並且暴露將形成內外骨骼的區域。諸如利用深反應離子蝕刻工藝(例如Bosch工藝)來蝕刻暴露的矽直到達到內外骨骼的想要的厚度。執行第二光刻步驟以圖案化有源區並且通過幹法或溼法蝕刻移除剩餘的矽與成核和應力管理III-氮化物層，僅留下有源層是完整的。參考圖8d，諸如通過低溫遠程等離子體CVD工藝在微機械加工的反面上沉積無機 電介質材料的夾層結構的共形塗覆來形成鈍化層51。然後分離石英操作晶圓。如果粘附劑是UV可分解的聚合物粘附劑，則將UV光穿過石英晶圓150照射在粘附劑上，使得粘附劑失去其粘附性質。這之後通過中等溫度退火來緻密鈍化層並且減少電介質陷阱和固定氧化層電荷。參考圖8e，為了注入n+漏極52、場成形區域和到更靠近正側的2DEG層的接觸而圖案化鈍化層51。高溫度退火被用於注入退火併且減少無機電介質中的陷阱。高溫退火產生比通過低溫退火可能的質量高得多的質量的電介質。高溫退火、即在超過750°C的溫度下的退火在金屬化之後可能不能進行，這是因為高溫能夠引起金屬化熔融或合金，並且因此不能夠利用前述的較早的金屬化工藝來完成。也不能夠在沉積聚合物作為鈍化層之後使用中等或高溫度退火。反面被圖案化和金屬化以形成漏極歐姆接觸53，如圖8e中所示。參考圖8f，正面被圖案化和金屬化以形成源極歐姆接觸54。晶圓可選地在金屬化之後在高溫度下短時間退火以形成到與金屬化層54和53相鄰的有源層100中的源極和漏極兩者的良好的歐姆接觸。為了肖特基柵極金屬化層55而進一步圖案化正面，如果需要，則通過將其沉積在薄柵極電介質上。在肖特基柵極金屬化層55形成之後能夠進行中等溫度退火(400-600°C)以改進肖特基勢壘界面。在兩個面上對晶圓進行圖案化和金屬化以形成總線並且通過電或無電沉積來加厚接合/焊料焊盤。諸如通過使用氮化矽的低溫CVD沉積或者通過沉積一些其它的覆蓋鈍化電介質來鈍化晶圓的兩面。接觸孔被打開到接合/焊料焊盤。對晶圓進行劃片以用於下遊封裝和測試工藝。用於中等電壓功率器件的工藝的修改可以包括在正面上形成柵極、源極和漏極接入。n+漏極注入和漏極金屬化兩者都處於正面上。在其它實施中，用於歐姆接觸的金屬合金以及柵極金屬要求類似的後金屬化退火條件並且這使得能夠進一步簡化工藝序列。工藝的進一步修改可以包括如果要求矽器件則在矽外骨骼上製作控制、同步和驅動電子器件。在一些實施中，控制、同步和驅動電子器件可以是混合矽-GaN或者僅是GaN並且低電壓GaN器件位於有源區中或者外骨骼區域中。器件的另一修改在反面上形成源極和漏極接入。能夠使用這裡描述的方法形成具有通過一個或更多2DEG層接入的具有阻擋的橫向肖特基二極體。可以在正面上接入陽極並且在反面上接入陰極。通過異質外延生長成核和應力管理層並且之後是P型/非故意摻雜GaN層、非故意摻雜的AlGaN層、非故意的或輕摻雜的GaN層和原位氮化矽層。通過注入或臺面隔離描繪器件區域。可以沉積額外的電介質層。在圖案化之後移除電介質層並且沉積並退火與2DEG形成歐姆接觸的金屬。然後為了肖特基接觸而圖案化正面並且通過蝕刻移除電介質層。可選地，執行另外的光刻步驟以限定保護環，之後沉積和退火用於形成肖特基勢壘的金屬。接下來，沉積厚的電介質並且對其圖案化以暴露需要加厚金屬的區域。通過鎳或金的無電鍍來進一步加厚陽極電極總線。平面化晶圓直到暴露金屬塗覆和加厚的金屬的頂部。然後使用傳導中間層將該面附著到導電且導熱晶圓。通過適當的塗覆來保護正面上的晶圓並且通過蝕刻移除原始襯底。成核和應力管理層被蝕刻並且利用適當的溼法蝕刻或氮等離子體來處理反表面以移除殘餘的表面損壞和電荷。然後利用氮化矽或氮化鋁並且如果需要則利用額外的二氧化矽層來適當地鈍化反面。可以替代地或者也使用諸如BCB的其它有機電介質或諸如鋁的無機電介質。穿過鈍化層以及下面的III族氮化物層的一個或多個通孔被蝕刻到陰極總 線。利用兩步沉積和鍍覆工藝來執行端子金屬化。然後鋸切晶圓以形成用於下遊加工的單獨的裸片。對於具有在器件面上接入源極和柵極以及在反面上接入漏極的電晶體(HFET/HEMT)，形成工藝可以是如下。通過異質外延生長成核和應力管理層，之後是P型/非故意摻雜的GaN層、非故意摻雜的AlGaN層、非故意的或者輕摻雜的GaN層並且最終形成原位氮化矽層。可以沉積額外的電介質層。在注入隔離之後，移除電介質層。之後進行圖案化並且沉積和退火與2DEG形成歐姆源極和漏極接觸的金屬。然後為了源極和漏極之間的肖特基柵極接觸而圖案化正面並且通過蝕刻移除電介質層。這之後可以是用於限定場板的另一個光刻步驟，其後沉積和退火用於形成柵極接觸的金屬。然後執行電介質沉積和圖案化以形成柵極互連和總線。通過鎳或金或銅的無電鍍來進一步加厚柵電極和源電極總線。接下來,沉積厚電介質並且平面化晶圓直到暴露架構的金屬的頂部。然後將晶圓附著到操作晶圓。通過適當的塗覆保護正面上的晶圓並且通過蝕刻移除原始襯底。蝕刻成核和應力管理層並且利用適當的溼法蝕刻或者氮等離子體處理反表面以移除殘餘表面損壞和電荷。接下來利用氮化矽或者氮化鋁並且如果需要則利用額外的二氧化矽層來適當地鈍化反面。也能夠使用諸如BCB的其它有機電介質或者諸如氧化鋁的其它無機電介質。穿過鈍化層和下面的III族氮化物層的一個或多個通孔被蝕刻到漏極總線並且利用金屬塞填充通孔。然後將反面接合到導電且導熱襯底從而漏極通孔與晶圓電接觸並且與電介質機械接觸。然後移除操作晶圓以暴露源極和柵極金屬化總線。然後利用僅在源極和柵極接合焊盤處開口的有機或無機鈍化層塗覆頂部。然後鋸切晶圓以形成單獨的裸片用於下遊加工。這裡已經描述了多個實施和技術。對於技術和器件的修改可以包括下述中的一個或多個。諸如AlGaN層的蝕刻停止層可以被插入到間隔層3中以有利於使用基於氟化物或氯化物的化學混合物的背側選擇性幹法蝕刻。這能夠提供對背側加工之後的間隔層的剩餘厚度的更好的控制。另一可能的修改是在柵極6下面引入絕緣電介質層以抑制柵極洩露電流。可能的柵極電介質包括但不限於氮化矽、氧化矽、氮化鋁、氧化鋁、氧化鎵和高k電介質。外延生長的III-氮化物半導體層替代電介質層形成器件側鈍化層5。場減小板可以應用在反側鈍化層4上用於接地的柵極。場板可以連接到源極或柵極。該場板層與正面上的柵極6重疊。可以在場板層和正面上的漏極8之間維持一定的橫向距離從而在高電壓下沒有短路。III-氮化物層可以替代III面層而被生長為氮面層，如通過引用併入這裡的2008年9月12日提交的美國申請No. 12/209504中所描述的。替代地，III-氮化物層可以替代c面而生長有非極性m面或a面、或者半極性面。溝道層I可以被調製摻雜在其中沒有由於應變崩塌或者由於III-氮化物有源層的非極性面取向的使用而沒有極化電荷的結構中。存在用於橫向器件的電極結構的各種組合。具有移除有缺陷的層並且鈍化的晶圓級倒裝晶片工藝的優點的一些器件是在器件面上接入柵極和源極接觸並且在反面上接入漏極接觸的、諸如HFET、MISFET或者JFET器件的FET，以及經由反面 接入陰極並且經由器件面接入陽極的肖特基二極體。柵極、源極、漏極或陽極和陰極位置的其它組合也是可能的。例如，柵極、源極和漏極可以都位於正面上或者都位於反面上。替代地，漏極和柵極可以位於諸如反側的一側上，而源極可以位於諸如正側的相反側上，或者反之亦然。在二極體中，陰極可以位於正面上並且陽極位於反面上。對於本領域技術人員來說顯而易見的是，電極接入的其它組合也是可能的，最優方案取決於器件布局、構造和應用。
權利要求
1.一種III族氮化物器件，包括 III-氮化物層的堆疊，其中所述堆疊包括溝道層、與所述溝道層直接相鄰的勢壘層以及與所述溝道層的和所述勢壘層相反的一側直接相鄰的間隔層，其中所述溝道層包括在所述溝道層中的與所述勢壘層相鄰的2DEG溝道； 第一鈍化層，所述第一鈍化層在與所述溝道層相反的一側上直接接觸所述間隔層的表面，其中所述第一鈍化層是電絕緣體並且所述III-氮化物層的堆疊和所述第一鈍化層形成具有鄰近所述第一鈍化層的反側和鄰近所述勢壘層的正側的結構； 第二鈍化層，所述第二鈍化層在所述結構的所述正側上；和 一個或多個導電接觸，所述一個或多個導電接觸電連接到所述2DEG溝道。
2.根據權利要求I所述的器件，其中所述第一鈍化層和所述第二鈍化層每個均具有足夠大的帶隙、足夠低的體缺陷密度和足夠低的界面密度，從而與具有所述III-氮化物層的堆疊並且缺乏所述第一鈍化層和所述第二鈍化層的器件相比改進了所述器件的擊穿。
3.根據權利要求I所述的器件，其中所述第一鈍化層具有小於IO1Vcm2的起作用的界面態密度和小於IO2tVcm3的起作用的體陷阱密度。
4.根據權利要求I所述的器件，其中所述第一鈍化層或者所述第二鈍化層由無機電介質材料形成。
5.根據權利要求4所述的器件，其中所述第一鈍化層或者所述第二鈍化層包括氮化矽、二氧化矽、氧氮化矽、氧化鋁或者氮化鋁。
6.根據權利要求I所述的器件，其中所述第一鈍化層或者所述第二鈍化層是有機電介質材料。
7.根據權利要求6所述的器件，其中所述第一鈍化層或者所述第二鈍化層包括有機樹脂。
8.根據權利要求7所述的器件，其中所述有機樹脂包括聚醯亞胺、苯並環丁烯(BCB)或者SU8中的一種。
9.根據權利要求I所述的器件，其中所述鈍化層包括至少一種有機電介質材料和至少一種無機電介質材料的堆疊。
10.根據權利要求I所述的器件，其中所述導電接觸電連接到所述結構的所述反側。
11.根據權利要求I所述器件，其中所述III-氮化物層的堆疊在0.5和30微米厚之間。
12.根據權利要求I所述的器件，進一步包括柵極接觸和柵極電介質，其中所述柵極電介質在所述III-氮化物層的堆疊與所述第二鈍化層之間。
13.根據權利要求I所述的器件，其中 所述一個或多個導電接觸中的一個是在所述結構的所述正側上的柵極接觸； 所述導電接觸中的一個是在所述結構的所述正側上的源極接觸； 所述導電接觸中的一個是在所述結構的所述反側上的漏極接觸；並且所述第二鈍化層覆蓋包括所述柵極接觸和所述源極接觸之間的間隔的所述結構的所述正側的整體。
14.根據權利要求I所述的器件，進一步包括 成核和應力管理層，所述成核和應力管理層與所述間隔層接觸；以及母襯底，所述母襯底包括矽，其中所述成核和應力管理層在所述III-氮化物層的堆疊和所述母襯底之間； 其中所述器件具有包括所述III-氮化物層的堆疊的第一部分和包括所述III-氮化物層的堆疊、所述成核和應力管理層以及所述母襯底的第二部分，所述第二部分形成外骨骼並且所述第一部分沒有所述母襯底以及所述成核和應力管理層。
15.根據權利要求14所述的器件，進一步包括在所述母襯底的與所述III-氮化物層的堆疊相反的一側上的電介質層。
16.根據權利要求15所述的器件，進一步包括導電層，其中所述電介質層在金屬化層與所述母襯底之間。
17.根據權利要求16所述的器件，其中所述外骨骼具有薄部分和厚部分，其中所述薄部分中的所述母襯底比所述厚部分中的所述母襯底薄並且所述導電層不延伸到所述外骨骼的所述厚部分中。
18.根據權利要求17所述的器件，其中所述薄部分中的所述母襯底在大約10和50微米之間。
19.根據權利要求14所述的器件，進一步包括連接到所述第二部分中的導電焊盤的所述正側上的導電層。
20.根據權利要求14所述的器件，其中所述外骨骼在所述III-氮化物層的堆疊中維持足夠的應變以在所述溝道層中產生2DEG。
21.根據權利要求14所述的器件，其中所述第二鈍化層局限於所述第一部分。
22.根據權利要求14所述的器件，進一步包括在矽或III-氮化物有源區中在所述外骨骼上的控制、保護、同步或驅動電路中的至少一個。
23.一種形成器件的方法，包括 在母襯底上形成成核層，其中所述成核層包括AlN ； 在所述母襯底上的所述成核層上形成應力管理層，其中所述應力管理層包括III-氮化物材料； 在所述應力管理層上形成III-氮化物層的堆疊，其中形成所述堆疊包括形成在其中具有2DEG溝道的溝道層，所述堆疊具有與所述應力管理層相反的正面； 將所述堆疊的所述正面附著到載體晶圓； 移除所述母襯底、所述成核層和所述應力管理層的整體，其中移除步驟暴露所述堆疊的反表面；並且 利用電介質層鈍化所述反表面。
24.根據權利要求23所述的方法，進一步包括形成與所述2DEG溝道電連接的導電接觸。
25.根據權利要求23所述的方法，其中 所述III-氮化物層的堆疊包括在所述溝道層的第一側上的勢壘層和在所述溝道層的第二側上的間隔層； 所述間隔層包括蝕刻停止層；並且 移除步驟蝕刻到所述蝕刻停止層。
26.根據權利要求23所述的方法，進一步包括形成到所述2DEG溝道的外部接觸，其中所述外部接觸延伸穿過所述電介質層。
27.根據權利要求23所述的方法，進一步包括在所述III-氮化物層的堆疊中製作二極體或電晶體中的一種。
28.一種形成器件的方法，包括 在母襯底上形成成核層，其中所述成核層包括AlN ； 在所述母襯底上的所述成核層上形成應力管理層，其中所述應力管理層包括III-氮化物材料； 在所述應力管理層上形成III-氮化物層的堆疊，其中形成所述堆疊包括形成在其中具有2DEG溝道的溝道層；並且 移除至少所述母襯底的一部分、所述成核層的一部分和所述應力管理層的一部分，其中移除步驟僅移除所述母襯底的一部分並且形成薄外骨骼部分和厚外骨骼部分，其中所述母襯底在所述薄外骨骼部分中比在所述厚外骨骼部分中薄。
29.根據權利要求28所述的方法，其中 所述III-氮化物層的堆疊包括在所述溝道層的第一側上的勢壘層和在所述溝道層的第二側上的間隔層； 所述間隔層包括蝕刻停止層；並且 移除步驟蝕刻到所述蝕刻停止層。
全文摘要
描述了一種III族氮化物器件，其包括III-氮化物層的堆疊、鈍化層和導電接觸。該堆疊包括具有2DEG溝道的溝道層、勢壘層以及間隔層。一個鈍化層在與溝道層相反的一側上直接接觸間隔層的表面並且是電絕緣體。III-氮化物層的堆疊和第一鈍化層形成具有鄰近第一鈍化層的反側和鄰近勢壘層的正側的結構。另一鈍化層位於該結構的正側上。可以部分或整體地移除在形成工藝期間形成緩衝層的有缺陷的成核和應力管理層。
文檔編號H01L21/335GK102714219SQ201080056241
公開日2012年10月3日 申請日期2010年12月8日 優先權日2009年12月10日
發明者烏梅什·米什拉, 儲榮明, 拉柯許·K·拉爾 申請人:特蘭斯夫公司