貫通電極的形成方法及半導體裝置的製作方法

2023-05-14 08:32:16 1

專利名稱：貫通電極的形成方法及半導體裝置的製作方法
技術領域：
本發明涉及一種半導體裝置，該半導體裝置在半導體基板一側的面上具有包含 有源元件的電子電路，並利用貫通所述半導體基板的貫通電極將所述半導體基板一側的 面上的電極和所述半導體基板另一側的面的導電層電連接。而且，涉及一種如上所述的 貫通電極的形成方法及具備具有所述貫通電極的所述半導體基板的半導體裝置。
背景技術：
為了降低集成電路的封裝面積，代替現有的引線接合而使用貫通半導體基板101 的貫通電極103 (例如參照專利文獻1的圖5)。圖17 圖19G分別是貫通現有的半導體 基板101的貫通電極103的結構圖、製作流程圖及工序圖。參照圖17 圖19G說明現有的半導體基板的製造方法。在半導體基板101 —側的面101a上形成電晶體等有源元件107 (參照圖20)後， 在層間絕緣膜102內形成焊盤電極105。另一方面，為了自半導體基板101另一側的面 101b電連接所述層間絕緣膜102內的焊盤電極105，按照圖18所示的流程製成貫通電極 103。在此，圖17的焊盤電極105和圖20的有源元件107處於半導體基板101的相同面 101a。層間絕緣膜102的厚度為1 y m，作為焊盤電極105的材質使用鋁(厚度800nm)， 並且，作為密接層而使用氮化鈦及鈦(將氮化鈦和鈦合在一起的厚度為200nm)的三層結 構。在此，作為密接層，既可以是僅使用氮化鈦的150nm的厚度，也可以是僅使用鈦的 150nm的厚度，還可以是將氮化鈦和鈦加在一起的膜厚為150nm。在焊盤電極105的表 面側，作為鈍化膜108而形成有厚度lym的氮化矽。另外，半導體基板101使用p型摻 雜的矽，利用研磨機使其變薄(圖21)。在現有技術中，將矽的半導體基板101減薄至厚 度200iim。焊盤電極105的大小為150iimX150iim。另外，如圖20及圖21所示， 利用載體基板120覆蓋半導體矽基板101的有源元件107側的面，以便利用載體基板120 保護有源元件107及其他電極。載體基板120使用玻璃。以下，說明按照圖18所示的流程製作貫通電極103的方法。首先，如圖19A所示，在第i^一工序中，通過蝕刻在半導體基板101上形成通 孔106。在此，在半導體基板101的配置有有源元件107 (參照圖20)的面101a上存在焊 盤電極(金屬電極)105。另外，在焊盤電極105和半導體基板101之間存在層間絕緣膜 102，在半導體基板101的相反側的面101b上，在貫通電極形成部分101c之外的部分制 作厚度30 y m的抗蝕劑掩模130。接著，如圖19B所示，對半導體基板101的相反側的面101b的未被抗蝕劑掩模 130覆蓋的部分、即貫通電極形成部分101c，利用乾式蝕刻，蝕刻半導體基板101至層間 絕緣膜102，以形成通孔106。作為示例，圖17的半導體矽基板101的厚度為200 iim、 通孔106的入口直徑為100 iim、通孔106為89°的錐形。接著，如圖19C所示，在蝕刻後，通過灰化處理，自半導體基板101的相反側的 面101b將抗蝕劑掩模130全部除去。
之後，如圖19D所示，在第十二工序中，利用乾式蝕刻將通孔106底面的層間 絕緣膜102的1 y m的厚度部分全部除去，以使所述焊盤電極105的下表面側的鈦在通孔 106的底面內露出。接著，如圖19E所示，在第十三工序中，在通孔106的底面及側面、以及半導體 基板101的通孔106的開口側的表面(半導體基板101的相反側的面101b)，利用CVD 法形成絕緣膜104。通孔106的開口側的表面的絕緣膜104的厚度為2 u m、通孔106底 面的絕緣膜104的厚度為0.2 ym。關於通孔106側面的絕緣膜104的厚度，附著於通孔 106的表面101b附近的側面的絕緣膜104的厚度，與半導體基板101的相反側的面101b 的絕緣膜104的厚度大致相等，並自通孔106的表面101b側朝向底面側逐漸減小，附著 於通孔106底面附近的側面的絕緣膜104的厚度，與附著於通孔106底面的絕緣膜104的 厚度大致相同。圖19D是簡略圖示，該圖19D圖示的尺寸與上述說明存在差異。接著，如圖19F所示，在第十四工序中，以不蝕刻通孔106側面的絕緣膜104的 方式，利用乾式蝕刻將通孔106底面的絕緣膜104的0.5 P m厚度的部分及半導體基板101 的通孔106開口側的表面101b的絕緣膜104的一部分除去，使所述焊盤電極105下表面 側的鈦再次在通孔106的底面露出。接著，在第十五工序中，利用濺射法使金屬膜131附著於通孔106的內部，以形 成為用於第十六工序的電鍍的晶種層。作為現有例的技術，作為貫通電極103的金屬膜 的電極材料而使用銅。另外，作為密接層而使用鈦。附著於通孔106底面的鈦的厚度為 50nm左右。另外，密接層用鈦在通孔106的側面及底面、以及通孔106側的半導體基板 101的表面101b形成。接著，在第十六工序中，通過使電流流到所述鈦及銅，進行銅的電解電鍍，在 通孔106的內部及表面101b使銅生長以更厚地形成金屬層131，從而構成貫通電極103。接著，雖未具體圖示，但在第十七工序中，利用抗蝕劑掩模的形成及蝕刻，形 成電極配線圖案，之後除去抗蝕劑掩模。接著，如圖22所示，在最終工序中，如圖17所示進行單片化。並且，在專利文獻1及專利文獻2的示例中，在通孔蝕刻加工後，在半導體基板 101的兩面分別形成有電極。另外，作為為了將矽基板表面的焊盤電極引出到該矽基板背面而形成貫通電極 的方法，有專利文獻3的示例。在專利文獻3的示例中，自矽基板的背面蝕刻該矽基板 和層間絕緣膜以形成將焊盤電極作為底面的貫通孔，並在該貫通孔的由矽基板構成的側 壁和該矽基板的背面形成絕緣膜，此後，以埋入該貫通孔的方式在絕緣膜上形成銅等金 屬材料，並且，將該金屬材料加工成規定形狀以形成電極。另外，作為為了將半導體基板表面的焊盤電極引出到該半導體基板背面而形成 貫通電極的方法，有專利文獻4的示例。在專利文獻4的示例中，蝕刻半導體基板表面的 第一絕緣膜的一部分以形成開口部，自該開口部內形成焊盤電極後，形成第二絕緣膜。 並且，形成具有比開口部的孔徑大的開口孔徑的通孔，形成自通孔內延伸至第二絕緣膜 上的第三絕緣膜，通過蝕刻通孔底部的第三絕緣膜以使焊盤電極露出，並在通孔內形成 貫通電極和配線層。專利文獻1 日本特開2006-114568號公報
專利文獻2 日本特開2004-95849號公報專利文獻3 日本特開2005-093486號公報專利文獻4:日本特開2006-032699號公報但是，在上述現有方法中，由於分兩次分別進行蝕刻，故工序數增多，為了進 行各自的工序而需要單獨的裝置，導致製造成本增大，並且，焊盤電極105兩次被切削 而存在可靠性降低的問題。即 ，對於位於有源元件107側的面的焊盤電極105而言例舉如下問題在第十二 工序(層間絕緣膜102的蝕刻)及第十四工序(絕緣膜104的蝕刻)中，焊盤電極105露 出兩次，從而存在焊盤電極105被切削的問題。在焊盤電極105被切削的情況下，焊盤電 極105和由電鍍而形成的電極不連接而有可能脫開，從而有可能導致不能將有源元件107 的電流向有源元件107側的相反面導出。另外，在第十二工序及第十四工序的氧化膜乾式蝕刻工序中，由於通孔106開 口側的表面101b的氧化膜的蝕刻速度比通孔106內部的蝕刻速度快，因此也存在如下可 能性，即表面101b的氧化膜被除去，導致在後工序中形成的作為金屬層而形成的電鍍電 極131和半導體矽基板101短路。另外，在上述專利文獻1及專利文獻2的示例中，在貫通蝕刻加工後，由於在半 導體基板101的兩面分別形成電極，因此，導致工序數增加。另外，在上述專利文獻3的示例中，由於在蝕刻矽基板時以及在蝕刻層間絕緣 膜時，分別需要抗蝕劑掩模，因此，導致工序數增加。另外，在上述專利文獻4的示例中，由於在蝕刻層間絕緣膜(第一絕緣膜)時， 通孔需要第二絕緣膜和第三絕緣膜這兩個絕緣膜，因此導致工序數增加。

發明內容
因此，本發明的目的在於提供一種解決上述問題的貫通電極的形成方法及半導 體裝置，其能夠使焊盤電極與貫通電極可靠地電連接，與此同時，能夠防止貫通電極與 半導體基板之間的短路，從而可以確保削減工序及提高可靠性。為了實現上述目的，本發明如下構成。根據本發明的第一形態，提供一種貫通電極的形成方法，在半導體基板一側的 面上形成有層間絕緣膜且在所述層間絕緣膜配置有包含有源元件的電子電路，利用貫通 電極將與所述電子電路連接並設於所述一側的面上的電極和形成於所述半導體基板另一 側的面側的導電層相連接，所述貫通電極的形成方法的特徵在於，具有如下工序第一工序，該工序在所述半導體基板形成自另一側的面朝向所述電極而通到所 述層間絕緣膜的通孔；第二工序，該工序在所述通孔的側面及底面、以及所述另一側的面上形成絕緣 膜；第三工序，該工序通過對形成於所述底面的所述絕緣膜和所述電極上的所述層 間絕緣膜進行蝕刻加工，使所述電極的一側的面側的表面露出；第四工序，該工序在所述半導體基板的所述另一側的面、以及所述通孔的側面 及底面上分別形成金屬層而形成所述貫通電極，利用所述貫通電極使在所述第三工序中露出的所述電極和所述金屬層連接。根據本發明的第二形態，提供一種基於第一形態記載的貫通電極的形成方法， 其特徵在於，在所述第二工序中形成於所述另一側的面的所述絕緣膜的厚度A和形成於 所述通孔的所述底面的所述絕緣膜的厚度B、所述一側的面的所述層間絕緣膜的厚度C、 在所述第三工序中利用所述蝕刻來除去所述另一側的面的所述絕緣膜時的蝕刻速度D、 對在所述第二工序中形成的所述通孔的所述底面的所述絕緣膜和所述層間絕緣膜的厚度 C進行蝕刻時的平均蝕刻速度E滿足下述關係，(B+C)/A<E/D。根據本發明的第三形態，提供一種基於第一形態或第二形態記載的貫通電極的 形成方法，其特徵在於，在所述第一工序中，當形成通孔時，在所述另一側的面配置對 所述另一側的面的貫通電極形成部分之外的部分進行覆蓋的抗蝕劑掩模，在所述半導體 基板的未被所述抗蝕劑掩模覆蓋的所述貫通電極形成部分形成所述通孔，之後，從所述 另一側的面除去所述抗蝕劑掩模。根據本發明的第四形態，提供一種基於第一形態 第三形態中的任一種記載的 貫通電極的形成方法，其特徵在於，在所述第一工序及所述第二工序中包含清洗工序。根據本發明的第五形態，提供一種基於第一形態 第四形態中的任一種記載的 貫通電極的形成方法，其特徵在於，在所述第三工序中，利用乾式蝕刻對在第二工序中 形成的所述通孔的所述底面的所述絕緣膜和位於所述通孔的所述底面與所述電極之間的 所述層間絕緣膜進行加工，除去所述通孔的所述底面的所述絕緣膜和位於所述通孔的所 述底面與所述電極之間的所述層間絕緣膜，將所述通孔進一步延伸至所述層間絕緣膜 內，從而使所述一側的面的所述電極在所述通孔的所述底面露出。根據本發明的第六形態，提供一種基於第一形態 第五形態中的任一種記載的 貫通電極的形成方法，其特徵在於，在所述第二工序中，當形成所述絕緣膜時，使用熱 CVD、等離子體CVD、常壓CVD及TEOSCVD中的任一種。根據本發明的第七形態，提供一種基於第五形態記載的貫通電極的形成方法， 其特徵在於，當利用乾式蝕刻進行所述第三工序的蝕刻、並且利用所述乾式蝕刻對所述 通孔的所述底面的所述絕緣膜及位於所述一側的面且位於所述通孔的所述底面與所述電 極之間的所述層間絕緣膜進行加工時，使用作為高密度等離子體源的電感耦合等離子 體、螺旋波等離子體、電子迴旋共振等離子體、VHF等離子體源中的任一種以產生用於 乾式蝕刻的等離子體。根據本發明的第八形態，提供一種基於第五或第七形態記載的貫通電極的形成 方法，其特徵在於，當利用乾式蝕刻進行所述第三工序的蝕刻時，向配置所述半導體基 板的乾式蝕刻用真空容器內導入的乾式蝕刻用氣體壓力為5Pa以下。根據本發明的第九形態，提供一種半導體裝置，其特徵在於，該半導體裝置由 半導體基板構成，所述半導體基板具有利用所述第一 第八形態中的任一形態所記載的 貫通電極的形成方法形成的貫通電極。根據本發明的第十形態，提供一種半導體裝置，其在半導體基板一側的面上形 成有層間絕緣膜且在所述層間絕緣膜配置有包含有源元件的電子電路，利用貫通電極將 與所述電子電路連接並設於所述一側的面上的電極和形成於所述半導體基板另一側的面側的導電層連接，該半導體裝置的特徵在於，具有位於所述貫通電極和所述半導體基板之間且配置於所述通孔內以使所述貫通電 極和所述半導體基板絕緣的絕緣膜；以及配置於所述一側的面上使所述電極和所述半導體基板絕緣且與所述貫通電極接 觸的層間絕緣膜。發明效果與以往分別進行利用蝕刻除去層間絕緣膜的工序和利用蝕刻除去通孔底面的絕 緣膜的工序這種情況相比，本發明可以在一次蝕刻時共用蝕刻工序，工序數減少，所需 要的裝置也與一個工序相應地減少。因此，可以在短時間內進行處理，提高生產率，並 且，可以降低製造成本。更具體地說，例如通過將蝕刻(例如氧化膜乾式蝕刻)工序共 用化並控制CVD及乾式蝕刻等蝕刻工序的半導體基板另一側的面的絕緣膜的形成速度及 蝕刻速度，與一個工序相應的裝置變得不需要，從而可以在短時間內進行處理，並且可 以降低製造成本。另外，位於有源元件側的面上的焊盤電極被露出的次數變為一次，焊 盤電極被切削的可能性減小，可以將焊盤電極和貫通電極可靠地電連接，與此同時，可 以防止貫通電極和半導體基板之間的短路，從而可以確保提高可靠性。本發明的上述目的和特徵、及其他目的和特徵，可以通過對於附圖的與優選實 施方式相關聯的接下來的記述使其更明了。


圖1是利用本發明實施方式的貫通電極的製作方法製成的貫通電極附近的半導 體裝置的概略剖面放大圖；圖2是本發明上述實施方式的貫通電極的製作方法的流程圖；圖3是使用利用本發明上述實施方式的貫通電極的製作方法製成的貫通電極的 半導體裝置的概略圖；圖4A是本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4B是接著圖4A的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4C是接著圖4B的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4D是接著圖4C的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4E是接著圖4D的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4F是接著圖4E的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4G是接著圖4F的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4H是接著圖4G的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖41是接著圖4H的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4J是接著圖41的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖4K是接著圖4J的本發明的上述實施方式的貫通電極的製作方法的工序圖；圖5A是在本發明的上述實施方式的貫通電極的製作方法的乾式蝕刻工序中加工 通孔內的絕緣膜時通孔的概略剖面圖；圖5B是在本發明的上述實施方式的貫通電極的製作方法的乾式蝕刻工序中加工 通孔內的絕緣膜時通孔的概略剖面圖6是在本發明的上述實施方式的貫通電極的製作方法中加工通孔的絕緣膜的 乾式蝕刻裝置的概略剖面圖；圖7是在本發明的上述實施方式的貫通電極的製作方法的第三工序中，表示半 導體基板另一側的面的絕緣膜的蝕刻速度與通孔內的底面絕緣膜的蝕刻速度之比的壓力 依存性的曲線圖；圖8是表示在本發明的上述實施方式的貫通電極的製作方法的第二工序中，堆 積於半導體基板另一側的面的絕緣膜所需要的厚度的壓力依存性的曲線圖；圖9是表示在本發明的上述實施方式的貫通電極的製作方法的第二工序及第三 工序中，確保半導體基板另一側的面的剩餘絕緣膜的厚度所需要的蝕刻速度均勻性的壓 力依存性的曲線圖；圖10是說明將載體基板與具有利用本發明的上述實施方式的貫通電極的製作方 法製成的貫通電極的半導體基板相貼合的工序的剖面圖；圖11是接著圖10說明所述半導體基板的薄化工序的剖面圖；圖12是接著圖11說明將所述半導體基板單片化來製造半導體裝置之前的狀態的 剖面圖；圖13是製作現有例的貫通電極時的剖面圖，是在乾式蝕刻工序中加工通孔內的 絕緣膜時，通孔內的蝕刻速度低時的通孔形狀剖面圖；圖14A是用於說明根據現有例製作貫通電極時半導體矽基板和電極連接而產生 洩露的狀態的貫通電極的焊盤電極附近的剖面放大圖；圖14B是用於說明利用本發明的上述實施方式的貫通電極的製作方法製作貫通 電極時半導體矽基板和電極不連接而能夠防止產生洩漏的狀態的貫通電極的焊盤電極附 近的剖面放大圖；圖15A是為了說明在現有例的圖14A中，因半導體裝置工作中的溫度上升產生 形變而導致絕緣膜斷裂的狀態，將貫通電極的焊盤電極附近進一步放大後的剖面圖；圖15B是為了說明在現有例的圖14A中產生洩露的狀態，將貫通電極的焊盤電 極附近進一步放大後的剖面圖；圖16A是為了說明在本發明的上述實施方式的圖14B中，即便半導體裝置工作 中的溫度上升也不產生形變而能夠防止絕緣膜斷裂，將貫通電極的焊盤電極附近進一步 放大後的剖面圖；圖16B是為了說明在本發明的上述實施方式的圖14B中能夠防止產生洩漏，將 貫通電極的焊盤電極附近進一步放大後的剖面圖；圖17是利用現有的貫通電極的製作方法製成的貫通電極附近的半導體裝置的概 略剖面放大圖；圖18是現有的貫通電極的製作方法的流程圖；圖19A是現有的貫通電極的製作方法的工序圖；圖19B是接著圖19A的現有的貫通電極的製作方法的工序圖；圖19C是接著圖19B的現有的貫通電極的製作方法的工序圖；圖19D是接著圖19C的現有的貫通電極的製作方法的工序圖；圖19E是接著圖19D的現有的貫通電極的製作方法的工序圖19F是接著圖19E的現有的貫通電極的製作方法的工序圖；圖19G是接著圖19F的現有的貫通電極的製作方法的工序圖；圖20是說明將載體基板與具有利用現有的貫通電極的製作方法製成的貫通電極 的半導體基板相貼合的工序的剖面圖；圖21是接著圖20說明所述半導體基板的薄化工序的剖面圖；圖22是接著圖21說明將所述半導體基板單片化來製造半導體裝置之前的狀態的 剖面圖。
具體實施例方式在繼續進行本發明的論述之前，在附圖中，對於相同部件，標註相同附圖標記。參照圖1 圖16B說明本發明的實施方式的貫通電極3的製作方法。圖1表示利用本發明的上述實施方式的貫通電極3的製作方法製成的貫通電極3 附近的半導體基板的概略剖面圖。圖2表示利用本發明的上述實施方式的貫通電極3的 製作方法製成的貫通電極3的製作流程圖。另外，圖3是使用貫通半導體基板1的所述 貫通電極3的半導體裝置的概略圖。作為一例，半導體基板1的有源元件7側的結構與上述背景技術中說明的結構相 同，但並不限於此。在半導體基板1 一側的面la上形成包含電晶體等有源元件7的電子電路後(參 照圖3)，在層間絕緣膜2內形成焊盤(PAD)電極5。另一方面，為了自半導體基板1另 一側的面lb將半導體基板1另一側的面lb的導電層32a和半導體基板1 一側的面la的 所述層間絕緣膜2內的焊盤電極5電連接，按照圖2所示的流程，以貫通半導體基板1並 且貫通層間絕緣膜2的一部分的方式製作貫通電極3。詳細情況以下論述，貫通電極3由 在覆蓋通孔6的整個內面的絕緣膜4上和自半導體基板1 一側的面la至電極5的層間絕 緣膜2的通孔6a內連續形成的金屬層等導體構成，其中該通孔6自另一側的面lb至一側 的面la貫通半導體基板1。因此，貫通電極3與半導體基板1由絕緣膜4絕緣，並且， 在半導體基板1 一側的面la的外側，通過層間絕緣膜2與半導體基板1絕緣。作為焊盤電極5的材料的示例，例舉鋁或鈦，但也可以是多晶矽、鎢、鉭、氮 化鈦、氮化鉭、金、或銀等導電體。層間絕緣膜2由至少一種以上的絕緣膜構成，可以是元件分離的熱氧化膜、氮 化矽、非摻雜矽玻璃、BP摻雜矽玻璃、低介電常數絕緣膜的組合或它們中的任一種。在此，如圖3所示，焊盤電極5和有源元件7位於半導體基板1的相同面la。作為一例，層間絕緣膜2的厚度為liim、作為焊盤電極5的材質使用鋁(厚度 800nm)、作為密接層使用氮化鈦及鈦(使氮化鈦和鈦合在一起的厚度為200nm)。在此， 作為密接層，既可以是僅使用氮化鈦的150nm的厚度，也可以是僅使用鈦的150nm的厚 度，還可以是將氮化鈦和鈦加在一起的膜厚為150nm。在焊盤電極5的表面側，作為鈍 化膜8，作為一例而形成有氮化矽(厚度1 P m)。另外，半導體基板1作為一例使用p 型摻雜的矽，利用研磨機使其減薄(圖11)。如圖10所示，作為一例，將半導體基板1 減薄至厚度200iim。作為一例，焊盤電極5的大小為縱向150 iimX橫向150 iim。另外，在利用研磨機減薄之前，作為一例，如圖10及圖11所示，利用載體基板20覆蓋半 導體基板1的有源元件7側的面(鈍化膜8側的面)，以便利用載體基板20保護有源元件 7及其他電極。載體基板20作為一例而使用玻璃。接著，如圖12所示，在最終工序中，將所述半導體基板1單片化來製造圖3的 半導體裝置。另外，在圖1中，附圖標記9是配置於半導體基板1另一側的面lb的BGA(Ball Grid Array 球柵陣列)用電極。該BGA用電極9和焊盤電極5利用貫通電極3電連接。 在圖3中，附圖標記9a是固定於BGA用電極9的球凸塊。以下對在具有如上所述結構的半導體裝置中、在半導體基板1形成貫通電極3的 方法的第一工序S1 第六工序S6進行說明。(第一工序S1)首先，第一工序Sl(參照圖2)由圖4A、圖4B、圖4C分別表示的三個工序構 成。在第一工序Sl(參照圖2)的圖4A所示的抗蝕劑掩模形成工序中，在半導體基 板1的配置有有源元件7的面(一側的面)la上具有金屬電極(焊盤電極)5。而且，在 金屬電極5和半導體基板1之間具有層間絕緣膜2，在半導體基板1的相反側的面lb上， 除貫通電極形成部分lc之外的部分，作為一例而形成厚度30 y m的抗蝕劑掩模30。接著，在第一工序Sl(參照圖2)的圖4B所示的通孔形成用乾式蝕刻工序中，對 於半導體基板1的與所述面la相反的一側的面(另一側的面)lb的未被抗蝕劑掩模30覆 蓋的部分、即貫通電極形成部分lc，利用乾式蝕刻蝕刻半導體基板1直至到達層間絕緣 膜2，以便在半導體基板1形成通孔6。作為一例，半導體基板1的厚度為200 ym，通 孔6的入口直徑為100 u m，通孔6為相對於通孔軸芯傾斜89°的錐形。接著，在第一工序Sl(參照圖2)的圖4C所示的灰化處理工序中，在進行上述蝕 刻後，通過灰化處理，自半導體基板1的相反側的面lb除去所有的抗蝕劑掩模30。優選在所述乾式蝕刻工序(第一工序S1)之後進行清洗工序。清洗工序是用於 除去通孔6內及半導體基板1的相反側的面lb表面的蝕刻生成物或除去異物的工序。作 為一例，優選在除去異物時，作為清洗液而使用純水，在除去氧化膜乾式蝕刻後(圖2的 第一工序S1)的反應生成物時作為清洗液而使用硫酸。(第二工序S2)此後，如圖4D所示，在第二工序S2(參照圖2)中，利用CVD在通孔6內的底 面及側面、以及半導體基板1的通孔6的開口側表面(半導體基板1的相反側的面(另一 側的面)lb)分別形成絕緣膜4。作為一例，通孔6的開口側表面lb的絕緣膜4(參照圖 4D的4a)的厚度為3 u m、通孔6底面的絕緣膜4 (參照圖4D的4b)的厚度為0.2 u m。 通常，在上述CVD處理中，由於TEOS (Tetraethoxysilane 正矽酸乙酯)的基團到達通孔 6內的概率低，因此，如圖5A所示，相比通孔6內的底面的絕緣膜4(參照圖5A的4b) 的厚度，半導體基板1的通孔6的開口側表面lb的絕緣膜4(參照圖5A的4a)的厚度更 厚地堆積。因此，附著於通孔6內的開口側表面lb附近的通孔6側面的絕緣膜4(參照 圖5A的4c)的厚度，與半導體基板1的通孔6的開口側表面lb的絕緣膜4(參照圖5A的 4a)的厚度大致相等，自通孔6的開口側表面lb朝向通孔6的底面逐漸減小。另外，附著於通孔6底面附近的側面的絕緣膜4(參照圖5A的4c)的厚度，與附著於通孔6底面的 絕緣膜4 (參照圖5A的4b)的厚度大致相同。另外，圖4D是簡略圖示，該圖4D圖示的 尺寸與上述說明存在差異。(第三工序S3)接著，如圖4E所示，在第三工序S3(參照圖2)中，以不蝕刻通孔6側面的絕 緣膜4(參照圖4E的4c)的方式，利用乾式蝕刻將通孔6底面的絕緣膜4(參照圖4D的 4b)的所有部分(作為一例，厚度0.2 μ m的部分)及半導體基板1的通孔6的開口側表 面Ib的絕緣膜4(參照圖4D的4a)的一部分除去，以便在通孔6的底面使焊盤電極5下 表面側的鈦露出。即，對自形成於半導體基板1的通孔6的底面至焊盤電極5存在的、 通孔6底面的絕緣膜4(參照圖4D的4b)和層間絕緣膜2同時進行蝕刻加工。由此，利 用蝕刻來除去自形成於半導體基板1的通孔6的底面至焊盤電極5的絕緣膜4b和層間絕 緣膜2，從而將通孔6進一步延伸至層間絕緣膜2內，以便將半導體基板1的所述一側的 面Ia的所述電極5在所述通孔6的所述底面露出。通常，在使用平行平板型乾式蝕刻裝 置時，由於乾式蝕刻裝置的真空容器內的壓力高，因此，平均自由行程短、離子或基團 的碰撞頻繁地產生，故有助於蝕刻絕緣膜4及層間絕緣膜2的離子及基團難以到達通孔6 內。因此，相比通孔6的開口側表面Ib的絕緣膜4(參照圖4D的4a)的蝕刻率，通孔6 內的底面絕緣膜4及層間絕緣膜2的蝕刻率顯著降低，在將通孔6內的底面絕緣膜4及層 間絕緣膜2蝕刻除去之前，表面Ib的絕緣膜4已被除掉。於是，通過使用在低壓下能夠維持放電的電感耦合等離子體裝置(參照圖6)， 而且在5Pa以下的高真空中進行蝕刻，可以使通孔6底面的絕緣膜4的蝕刻率和通孔6的 開口側表面Ib的絕緣膜4的蝕刻率接近。在實用方面，真空度的下限值為能夠維持放電 的 O.lPa。作為一例，對使用圖6的電感耦合等離子體裝置進行的前述第三工序S3的蝕刻 進行說明。如圖6所示，在內部具有真空室IOa且在被接地的例如圓筒形狀的真空容器10 內的下部電極15上載置半導體基板1，作為蝕刻氣體的一例，從作為氣體供給裝置的一 例而起作用的氣體導入單元11經由真空容器10側壁的氣體供給口 Ila向真空容器10內 分別供給20SCCm的CHF3、2sccm的氧及IOOsccm的氬的混合氣體。接著，利用作為對 真空容器10內部進行排氣的排氣裝置的一例的渦輪分子泵12和調節真空容器10底面的 排氣口 21的開度的壓力調節閥及主閥13，將真空容器10內的壓力保持在lPa。在此， 利用渦輪分子泵12和壓力調節閥及主閥13等，構成壓力控制裝置的一例。下部電極15 經由作為多根支柱的絕緣體60配置於真空容器10內。與下部電極15對置地在真空容器 10的上部圓形開口，作為一例設有由石英構成且呈圓形的電介體窗16。在電介體窗16 外側的上表面附近設有線圈17。作為用於產生等離子體的高頻電力供給裝置的一例的高 頻電源14，經由匹配器14a與該線圈17連接。利用高頻電源14，作為一例將13.56MHz 的高頻電力經由匹配器14a供給到線圈17。由此，使自線圈17產生的電磁波經由電介體 窗16通過真空容器10內，從而可以使電感耦合型等離子體產生於真空容器10內的下部 電極15的上方空間及其周邊。通過保持上述壓力狀態並且將1200W的高頻電力自高頻 電源14經由匹配器14a施加於電感耦合等離子體用線圈17，從而使等離子體產生於真空容器10內。另外，通過將200W的高頻電力自高頻電源19經由匹配器19a施加於所述 下部電極15，從而產生自偏壓。由此，使等離子體中的離子朝向半導體基板1加速，以 便對半導體基板1另一側的面Ib的絕緣膜4及通孔6內的絕緣膜4以及層間絕緣膜2進 行蝕刻加工。乾式蝕刻時導入真空容器10內的氣體為至少包含一種全氟碳化物的氣體。 雖然在上述例中使用CHF3,但並不限於此，也可以使用CF4、C4F8, C2F6,或CH2F2等全 氟碳化物。可以利用如上所述的裝置進行前述第三工序S3。在此，在前述第二工序S2(參照圖4D)中堆積於所述半導體基板1另一側的面 Ib的絕緣膜4 (參照圖4D的4a)的厚度A和堆積於所述通孔6底面的絕緣膜4 (參照圖 4D的4b)的厚度B、所述半導體基板1 一側的面Ia的層間絕緣膜2的厚度C、在前述第 三工序S3 (參照圖4E)中除去所述半導體基板1另一側的面Ib的絕緣膜4 (參照圖4D的 4a)的蝕刻速度D、在第三工序S3中對在前述第二工序S2中形成的所述通孔6底面的絕 緣膜4 (參照圖4D的4b)和所述層間絕緣膜2的厚度C進行蝕刻的平均蝕刻速度E之間， 使以下的關係式成立。(B+C) /A < E/D.....(式 1)換言之，為了使該關係式成立，對焊盤電極5下方的層間絕緣膜2的厚度C、第 二工序S2的CVD的半導體基板1另一側的面Ib的絕緣膜4(參照圖4D的4a)的厚度A 及通孔6底面的絕緣膜4(參照圖4D的4b)的厚度B、第三工序S3的乾式蝕刻工序中半 導體基板1另一側的面Ib的絕緣膜4(參照圖4D的4a)的蝕刻速度D及通孔6底面的絕 緣膜4(參照圖4D的4b)和所述層間絕緣膜2的厚度C的蝕刻速度E進行設定。通過在 滿足上述式1的厚度及乾式蝕刻條件下進行加工，可以得到圖5B所示的剖面結構的通孔 6及絕緣膜4。考慮到半導體基板1整個面的面內均勻性，預計5% 10%的安全係數，可以將 所述(E/D)的值設為(E/D) X (1.05 1.10)的值。在此，作為蝕刻速度E的算出方法的示例，使用以下任一種。(1)將形成於半導體基板1的多個通孔6中的、至少一個以上的通孔6底面的絕 緣膜4b的平均蝕刻速度作為蝕刻速度E。(2)算出構成多個通孔6底面的絕緣膜4b的膜中的至少一個的蝕刻速度，並將其 作為整體的蝕刻速度E。(3)算出構成多個通孔6底面的絕緣膜4c的膜中的至少一個的蝕刻速度，並在算 出的蝕刻速度上乘以與各個絕緣膜4c對應的係數，從而將求得的值的平均蝕刻速度作為 蝕刻速度E。(4)算出半導體基板1另一側的面Ib的絕緣膜4a的蝕刻速度，並在算出的蝕刻 速度上乘以換算為通孔6底面的絕緣膜4b的蝕刻速度的係數，將求得的值的平均蝕刻速 度作為蝕刻速度E。在此，在第二工序S2及第三工序S3中，若利用現有方法實施乾式蝕刻方法，則 如圖13所示，半導體基板1另一側的面Ib的絕緣膜4被消除而導致短路。對所述實施方式的該第三工序S3的一個實施例進行說明。作為一例，將焊盤電 極5下方的層間絕緣膜2的厚度C設為1 μ m、將第二工序S2中的半導體基板1另一側 的面Ib的絕緣膜4即堆積膜的厚度A及通孔6底面的絕緣膜4的厚度B分別設為3 μ m及0.2 μ m、將第三工序S3中的半導體基板1另一側的面Ib的絕緣膜4的蝕刻速度D及 通孔6底面的絕緣膜4和所述層間絕緣膜2的厚度C的蝕刻速度E分別設為400nm/分及 300nm/分。將各值代入式1中。(B+C) /A = (0.2 μ m+1 μ m) /3 μ m = 0.4E/D = 300nm/ 分 /400nm/ 分=0.750.4 < 0.75由此，在該實施例中，式1成立。在此，作為以通孔6底面的絕緣膜4的蝕刻速度E = 300nm/分對通孔6底面的 絕緣膜4的厚度B = 0.2 μ m和層間絕緣膜2的厚度C = Iym進行蝕刻時的時間，可以 計算出(8+0/^=(0.211111+111111)/30011111/分=4分鐘。於是，通過上述計算，第三 工序S3的蝕刻處理時間為4分鐘，但若作為半導體基板1的整個面的面內均勻性考慮為 士5%，則包含約30%的過度蝕刻在內實施了 5分鐘的蝕刻處理。此時，通孔6底面的絕 緣膜4(參照圖4D的4b)被全部除去，焊盤電極5底面側的鈦在通孔6的底面露出。另 外，半導體基板1另一側的面Ib的絕緣膜4(參照圖4D的4a)的剩餘絕緣膜4a的厚度F 為1 μ m。若能夠容許半導體基板1另一側的面Ib的絕緣膜4的厚度F達到300nm(換 言之，能夠容許殘留膜厚達到300nm)，則在第二工序S2中，堆積於半導體基板1另一側 的面Ib的絕緣膜4A的厚度可以是2.3 μ m。(第四工序S4)接著，在接著第三工序S3的第四工序S4(參照圖2)中，為了利用濺射法使金屬 膜附著於通孔6內部，首先，形成用於第五工序S5的電鍍的晶種層32(參照圖4F)。作 為一例，使用銅來作為貫通電極3的電極材料，從而形成銅的晶種層32。另外，作為晶 種層32的密接層31的一例，可以使用鈦。作為附著於通孔6底面的鈦的密接層31的厚 度的一例，為50nm左右。由此，首先將由鈦構成的密接層31利用濺射法形成於通孔6 的側面及底面、以及通孔6開口側的半導體基板1另一側的面lb。此後，在密接層31之 上利用濺射法形成晶種層32。(第五工序S5)接著，在第五工序S5(參照圖2)中，通過使電流分別流到所述鈦的密接層31及 銅的晶種層32，進行銅的電解電鍍，在通孔6的內部及另一側的面Ib上使銅生長以形成 銅的導電層32a(參照圖4G的32a)。其結果是，在半導體基板1另一側的面Ib上形成金 屬層31、32、32a，並且，在通孔6的側面及底面形成金屬層31、32、32a以形成貫通電 極3，利用貫通電極3，將在第三工序S3中露出的半導體基板1 一側的面Ia的電極5和 半導體基板1另一側的面Ib的金屬層31、32、32a連接。(第六工序S6)接著，在第六工序S6(參照圖2)中，相對於在半導體基板1的相反側的面Ib上 形成的銅的導電層32a，形成用於進行電路形成的抗蝕劑掩模33。S卩，在銅的導電層32a 全面地塗覆抗蝕劑掩模33後(參照圖4H)，對電路形成不需要部分進行曝光，並利用顯 影將被曝光的部分除去，對剩餘的抗蝕劑掩模33a進行烘焙，從而僅在電路形成部分形成 抗蝕劑掩模33a(參照圖41)。此後，利用蝕刻，將未被抗蝕劑掩模33a覆蓋的部分的導 電層32a除去(參照圖4J)。
最後，通過灰化處理將剩餘的抗蝕劑掩模33a除去，以形成由導電層32a構成的 電極配線(參照圖4K)。以下對一個實施例進行說明。在前述第二工序S2的CVD工序中，使用了平行 平板型CVD裝置。氣體使用TEOS而進行TEOSCVD。以2g/min的流量向CVD腔內供 給TEOS，在CVD腔中產生等離子體，在半導體基板1上堆積絕緣膜4。對於基於CVD 的絕緣膜4的形成，與前述乾式蝕刻同樣地，也由壓力來確定是否容易堆積於通孔6內。 除到達半導體基板1的基團之外，由侵入通孔6內的基團量確定附著於通孔6底面的量， 以確定堆積形成的絕緣膜4的厚度。堆積形成的絕緣膜4為氧化矽膜或者氮化矽膜，通 過等離子體CVD、熱CVD或者常壓CVD而形成。另外，在此作為所述堆積方法，雖然 例舉了 CVD，但也可以是通過濺射來生成氧化矽膜、及通過蒸鍍來生成合成樹脂或氧化 矽膜。若如上所述進行生成，則尤其可以減少基團到達通孔6內的量，相比通孔6內的 底面絕緣膜4(參照圖5A的4b)的厚度，可以使半導體基板1的通孔6開口側的表面Ib 的絕緣膜4 (參照圖5A的4a)的厚度更厚地堆積。在前述第三工序S3中，當所述真空容器10內的壓力高時，由於平均自由行 程短，離子與中性粒子碰撞的概率增加，因此，可認為離子減速而沒有到達通孔6的底面。圖7表示半導體基板1另一側的面(表面)Ib的絕緣膜4的蝕刻速度D和通孔 6內的底面的絕緣膜4的蝕刻速度E之比(E/D)的壓力依存性。由該圖可知，所述真空 容器10內的壓力越成為高真空，通孔6內的底面絕緣膜4的蝕刻速度E越高，通孔6內 的底面絕緣膜4的蝕刻速度D越接近半導體基板1另一側的面Ib的絕緣膜4的蝕刻速度 E。圖8表示在利用上述式1所述的第三工序S3中，為使半導體基板1另一側的面 Ib的剩餘絕緣膜4的厚度F成為0.3 μ m而所需要的絕緣膜4的厚度的壓力依存性。由於 通孔6內的底面絕緣膜4的蝕刻速度E減少，因此，所述真空容器10內的壓力越增大， 則蝕刻處理時間越延長。圖9表示蝕刻處理後的半導體基板1另一側的面Ib的剩餘絕緣膜4的厚度F為 0.3 μ m時所需要的蝕刻速度的面內均勻性。例如當所述真空容器10內的壓力為IPa時， 所需要的蝕刻速度的面內均勻性為士 13%，與此相對，實際的蝕刻速度的面內均勻性為 士5%左右，因此，可充分確保0.3 μ m。但是，當真空容器10的壓力為8Pa時，由於所需 要的蝕刻速度的面內均勻性為士3.3%，故當實際的蝕刻速度的面內均勻性為士5%時， 意味著面內的絕緣膜4的一部分被除去而使半導體矽基板1露出。因此，半導體矽基板 與電極連接而導致產生洩漏(參照圖14A的箭頭Z)。為了防止產生如上所述的洩漏而使 半導體基板1另一側的面Ib的絕緣膜4確保0.3 μ m以上的所需要的厚度，並且第三工序 S3的乾式蝕刻中的蝕刻速度的面內均勻性為士5%左右，因此，第三工序S3的乾式蝕刻 處理的真空容器10內的壓力優選設為5Pa以下。在此，半導體基板1另一側的面Ib的 絕緣膜4的剩餘厚度F為0.3μιη以上是為了確保絕緣耐壓特性。若如上述進行設置，雖 然詳細情況後述，但如圖14Β所示，使半導體矽基板1和電極5不連接，防止在兩部件之 間產生洩漏。另外，為了在壓力5Pa下維持放電，需要高密度等離子體源，在前述實施方式中，作為高密度等離子體源，雖然例舉了電感耦合等離子體，但並不限於此，可以適當 使用電子迴旋共振等離子體、螺旋波等離子體、VHF等離子體、或磁控管RIE。在第四工序S4中，在前述實施方式中，作為一例說明了使用濺射來生成密接層 的鈦及電極晶種層的銅，但也可以利用CVD將多晶矽或鎢作為密接層及電極晶種層而生 成。在此，雖然說明了配置於半導體基板1之上的電路為有源元件7，但有源元件 7可以是電晶體、電荷耦合元件、PN結、基於壓電的電阻變化或電壓變化或溫度變化元 件、SHG(二次諧波產生元件)、或者使用非線性光學效應的元件等光波導的放大元件、 液晶、或者發光元件。根據上述實施方式，在第三工序S3中，對在前述第二工序S2中形成的所述通 孔6的所述底面的所述絕緣膜4b、以及位於所述半導體基板1的所述一側的面Ia的所述 層間絕緣膜2同時進行蝕刻加工，除去所述通孔6的所述底面的所述絕緣膜4b及層間絕 緣膜2，以使所述半導體基板1的所述一側的面Ia的電極5露出。因此，與以往分別進 行利用蝕刻除去層間絕緣膜的工序和利用蝕刻除去通孔底面的絕緣膜的工序這種情況相 比，可以在一次蝕刻時共用蝕刻工序，使工序數減少，所需要的裝置也減少，故可以在 短時間內進行處理，可以提高生產率，並且，可以降低製造成本。在此，為了共用以往 的用於除去通孔內的層間絕緣膜的乾式蝕刻工序和用於除去通孔底面的絕緣膜的乾式蝕 刻工序，作為一例，基於上述式1來設定CVD及乾式蝕刻工序的半導體基板1另一側的 面Ib的絕緣膜4的厚度及蝕刻速度等即可。通過如上所述進行設定，與一個工序相對應 的裝置變得不需要，從而可以切實地起到能夠在短時間內進行處理並能夠降低製造成本 的效果。另外，位於有源元件側的面上的焊盤電極5被露出的次數變為一次，焊盤電極5 被切削的可能性減小，可以利用貫通電極3將焊盤電極5和有源元件側的面Ia相反側的 面(另一側的面)Ib的導電層32a可靠地電連接，與此同時，可以防止貫通電極3和半導 體基板1之間的短路，可以確保提高可靠性。在此，對由具有貫通電極3的半導體基板1構成的所述半導體裝置的工作和所述 貫通電極3附近的結構之間的關係進一步進行說明，其中，該貫通電極3利用上述實施方 式中的貫通電極3的製作方法而製成。圖1表示具有利用本發明的上述實施方式的貫通電極3的製作方法製成的貫通電 極3的半導體基板1的剖面圖，圖3表示具備該半導體基板1的半導體裝置的剖面圖。圖 14B表示貫通電極3的焊盤電極5附近的剖面圖。在半導體裝置工作時，半導體基板1的溫度上升。此時，半導體基板1的溫度 上升至80°C 120°C左右。當半導體裝置工作時的工作允許溫度為負55°C以上時，最 大的溫度上升為120°C +550C= 175°C，因此，可以預計為170°C左右。半導體基板1的 矽的線膨脹係數為2.6E_6/K 3.5E_6/K，因此，200 μ m厚的半導體基板1沿厚度方向膨 脹0.1 μ m左右。另一方面，由於作為絕緣膜4的氧化矽膜的線膨脹係數為0.4E_6/K 0.55E_6/K，因此絕緣膜4在厚度方向上的膨脹為0.01 μ m，絕緣膜4的應變量為0.05%。 由於作為絕緣膜4的氧化矽膜的楊式模量為73GPa，因此，絕緣膜4的內部應力成為 37MPa。
若利用CVD在通孔6內作為絕緣膜4而成膜的膜為氧化矽膜，則僅根據上述內 部應力不會導致絕緣膜4斷裂。但是，當作為半導體裝置工作時，因熱應力反覆持續地 施加於作為絕緣膜4的氧化矽膜，故絕緣膜4的壽命縮短，有時在應力最大的部位絕緣 膜4斷裂。例如在圖14A及圖15A所示的現有例的結構中，在半導體矽基板101的通孔 106內的絕緣膜104的形狀(半導體基板101和絕緣膜104之間的界面相對於半導體基板 101厚度方向的傾斜角度)形成89°左右的錐形，層間絕緣膜102的形狀(絕緣膜104和 層間絕緣膜102之間的界面相對於半導體基板101厚度方向的傾斜角度)形成60°左右的 錐形。因此，在利用CVD成膜的氧化矽膜的絕緣膜104上，在層間絕緣膜102和半導體 基板101之間的界面附近(參照圖15A的箭頭X)，傾斜角度自89°左右變為60°左右， 因此，相對於絕緣膜104的拉伸的矢量改變。其結果是，最大應力施加於絕緣膜104 (參 照圖15A的箭頭Y)，若作為半導體裝置反覆使用，則導致作為絕緣膜104的氧化矽膜產 生斷裂。因此，在半導體裝置的使用過程中絕緣性受損，從而導致半導體裝置誤工作、 或根據不同情況而產生火災。另外，在層間絕緣膜102附近，對於絕緣膜104與半導體基板101的矽而言因界 面電阻低，故電流容易沿著層間絕緣膜102和絕緣膜104之間的界面，自電極105朝向半 導體基板101流動，從而有可能破壞絕緣或產生漏電(參照圖14A的箭頭Z及圖15B的 箭頭Z)。與此相對，在本發明的所述實施方式中，在第二工序S2及第三工序S3中，由於 利用CVD同時加工通孔6底面的絕緣膜4和層間絕緣膜2，因此，相對於在第四工序S4 中成膜的金屬電極(導電層)32a，能夠利用絕緣膜4和層間絕緣膜2這兩種絕緣膜使上述 金屬電極32a相對於半導體基板1進行絕緣(參照圖16A及圖16B)。S卩，如圖16A及圖 16B放大所示，在半導體基板1的厚度尺寸內，金屬電極32a利用形成於通孔6側面的絕 緣膜4相對於半導體基板1被絕緣。在自半導體基板1 一側的面Ia至電極5之間，絕緣 膜4的一部分進入層間絕緣膜2內，因此，金屬電極32a利用進入層間絕緣膜2內的絕緣 膜4，相對於半導體基板1被絕緣，並且，此後該金屬電極32a僅利用層間絕緣膜2被絕 緣。在如上所述的結構中，例如在半導體矽基板1的通孔6內的絕緣膜4的形狀(半 導體基板1和絕緣膜4之間的界面相對於半導體基板1厚度方向的傾斜角度)構成89°左 右的錐形，層間絕緣膜2的形狀(金屬電極(導電層)32a和層間絕緣膜2之間的界面相 對於半導體基板1厚度方向的傾斜角度)構成60°左右的錐形。因此，在利用CVD成 膜的氧化矽膜的絕緣膜4上，在層間絕緣膜2和半導體基板1之間的界面附近，通孔6內 的絕緣膜4成為進入層間絕緣膜2內的狀態，在所述界面附近，不存在傾斜角度，相對於 在層間絕緣膜2和半導體基板1之間的界面附近的絕緣膜4的拉伸矢量消失。因此，可 以提高半導體裝置即設備的可靠性。另外，在第一工序Sl的矽蝕刻中，相對於半導體基板1的矽，層間絕緣膜2的 選擇比為200左右，因此，例如在進行30%的過度蝕刻時，在面內將層間絕緣膜2切削 Ο.Ομιη 0.3μιη左右，於是在半導體矽基板1和層間絕緣膜2之間的界面附近，利用第 二工序S2的CVD成膜的絕緣膜4在通孔6的底面向層間絕緣膜2側進入0.3 μ m左右。 作為進入層間絕緣膜2側的數值而設為0.3 μ m左右是為了使其不到達焊盤電極5，只要不到達焊盤電極5，該數值可以是任意的值。層間絕緣膜2由至少一種以上的絕緣膜構成，也可以是元件分離的熱氧化膜、 氮化矽、非摻雜矽玻璃、BP摻雜矽玻璃、低介電常數絕緣膜的組合、或者它們中的任一 種。另外，通過將上述各種實施方式中的任意實施方式適當組合，可以起到各實施 方式具有的效果。工業實用性本發明的貫通電極的形成方法及半導體裝置在形成將半導體基板一側的面的包 含有源元件的電子電路與半導體基板另一側的面的導電層電連接的貫通電極時，可以低 成本地形成，並且作為半導體裝置也可以確保可靠性。參照附圖並與優選實施方式相關聯地充分記載了本發明，但對於本領域技術人 員而言，毫無疑義可以進行各種變形或修正。這些變形或修正只要不脫離權利要求保護 的本發明的範圍，應理解為都包含在本發明的範圍內。
權利要求
1.一種貫通電極的形成方法，在半導體基板一側的面上形成有層間絕緣膜且在所述層間絕緣膜配置有包含有源元 件的電子電路，利用貫通電極將與所述電子電路連接並設於所述一側的面上的電極和形 成於所述半導體基板另一側的面側的導電層相連接，所述貫通電極的形成方法的特徵在 於，具有如下工序第一工序，該工序在所述半導體基板形成自另一側的面朝向所述電極而通到所述層 間絕緣膜的通孔；第二工序，該工序在所述通孔的側面及底面、以及所述另一側的面上形成絕緣膜；第三工序，該工序通過對形成於所述底面的所述絕緣膜和所述電極上的所述層間絕 緣膜進行蝕刻加工，使所述電極的一側的面側的表面露出；第四工序，該工序在所述半導體基板的所述另一側的面、以及所述通孔的側面及底 面上分別形成金屬層而形成所述貫通電極，利用所述貫通電極使在所述第三工序中露出 的所述電極和所述金屬層連接。
2.如權利要求1所述的貫通電極的形成方法，其特徵在於，在所述第二工序中形成於所述另一側的面的所述絕緣膜的厚度A和形成於所述通孔 的所述底面的所述絕緣膜的厚度B、所述一側的面的所述層間絕緣膜的厚度C、在所述第 三工序中利用所述蝕刻來除去所述另一側的面的所述絕緣膜時的蝕刻速度D、對在所述 第二工序中形成的所述通孔的所述底面的所述絕緣膜和所述層間絕緣膜的厚度C進行蝕 刻時的平均蝕刻速度E滿足下述關係，(B+C)/A < E/D。
3.如權利要求1或2所述的貫通電極的形成方法，其特徵在於，在所述第一工序中，當形成通孔時，在所述另一側的面配置對所述另一側的面的貫 通電極形成部分之外的部分進行覆蓋的抗蝕劑掩模，在所述半導體基板的未被所述抗蝕 劑掩模覆蓋的所述貫通電極形成部分形成所述通孔，之後，從所述另一側的面除去所述 抗蝕劑掩模。
4.如權利要求1或2所述的貫通電極的形成方法，其特徵在於，在所述第一工序及所述第二工序中包含清洗工序。
5.如權利要求1或2所述的貫通電極的形成方法，其特徵在於，在所述第三工序中，利用乾式蝕刻對在第二工序中形成的所述通孔的所述底面的所 述絕緣膜和位於所述通孔的所述底面與所述電極之間的所述層間絕緣膜進行加工，除去 所述通孔的所述底面的所述絕緣膜和位於所述通孔的所述底面與所述電極之間的所述層 間絕緣膜，將所述通孔進一步延伸至所述層間絕緣膜內，從而使所述一側的面的所述電 極在所述通孔的所述底面露出。
6.如權利要求1或2所述的貫通電極的形成方法，其特徵在於，在所述第二工序中，當形成所述絕緣膜時，使用熱CVD、等離子體CVD、常壓CVD 及TEOSCVD中的任一種。
7.如權利要求5所述的貫通電極的形成方法，其特徵在於，當利用乾式蝕刻進行所述第三工序的蝕刻、並且利用所述乾式蝕刻對所述通孔的所 述底面的所述絕緣膜及位於所述一側的面且位於所述通孔的所述底面與所述電極之間的所述層間絕緣膜進行加工時，使用作為高密度等離子體源的電感耦合等離子體、螺旋波 等離子體、電子迴旋共振等離子體、VHF等離子體源中的任一種以產生用於乾式蝕刻的 等離子體。
8.如權利要求5所述的貫通電極的形成方法，其特徵在於，當利用乾式蝕刻進行所述第三工序的蝕刻時，向配置所述半導體基板的乾式蝕刻用 真空容器內導入的乾式蝕刻用氣體壓力為5Pa以下。
9.一種半導體裝置，其特徵在於，由半導體基板構成，該半導體基板具有利用權利要求1或2所述的貫通電極的形成方 法形成的貫通電極。
10.一種半導體裝置，其在半導體基板一側的面上形成有層間絕緣膜且在所述層間絕 緣膜配置有包含有源元件的電子電路，利用貫通電極將與所述電子電路連接並設於所述 一側的面上的電極和形成於所述半導體基板另一側的面側的導電層連接，該半導體裝置 的特徵在於，具有位於所述貫通電極和所述半導體基板之間且配置於所述通孔內以使所述貫通電極和 所述半導體基板絕緣的絕緣膜；以及配置於所述一側的面上使所述電極和所述半導體基板絕緣且與所述貫通電極接觸的 層間絕緣膜。
全文摘要
本發明提供一種貫通電極的形成方法及半導體裝置。利用貫通電極(3)將半導體基板(1)一側的面(1a)的電極(5)和半導體基板另一側的面(1b)連接。在半導體基板，自半導體基板另一側的面至一側的面的層間絕緣膜(2)形成通孔(6)，在通孔的側面及底面、以及半導體基板另一側的面上形成絕緣膜(4)，同時蝕刻加工所形成的通孔底面的絕緣膜及層間絕緣膜，從而以到達半導體基板一側的面的電極的方式形成通孔。
文檔編號H01L21/3065GK102017099SQ200980115109
公開日2011年4月13日 申請日期2009年12月1日 優先權日2008年12月17日
發明者東和司, 北武司, 大熊崇文, 山西齊, 甲斐隆行 申請人:松下電器產業株式會社