半導體裝置及其製造方法和半導體製造用掩模、光接近處理方法

2023-04-25 03:10:11

專利名稱：半導體裝置及其製造方法和半導體製造用掩模、光接近處理方法
技術領域：
本發明涉及半導體裝置及其製造方法和半導體製造用掩模、光接近處理方 法，特別是涉及用於高效地對在轉印半導體裝置等的設計圖案時產生的畸變進 行修正的技術。
背景技術：
在現有的半導體裝置的製造方法中，對於通過設計獲得的設計布亂預先估計伴隨光接近效應的畸變，對其實施修正的OPC(Optical Proximity Correction: 光接近修正)，將其變換為OPC後的布圖，然後，作為掩模5l^魏ij。採用M 繪圖而獲得的掩模，對晶片進行曝光，由此，將設計圖案轉印於晶片上。另外， 在該設計圖案的轉印中，也可不必採用掩模，或者，採用OPC後的布圖，向晶 片上直接繪圖(直繪)即可。在，OPC中，預計有不僅在光平版印刷(l他ography)，而且在電荷束 平版印刷、X射線平版印刷、蝕刻、CMP、掩模形成等的工藝中產生的畸變。一般，進行更高精度的OPC處理和掩模、晶片的製造成本二者存在折 擇的關係。艮P，更高精度的OPC具有造成更高成本的傾向。在過去，作為OPC處理用的方法，主要釆用規則庫(rule base) 0PC。在 規則庫OPC的情況下，修正步驟的單位，修正對象的細分級數、角部的修正級 數、線端部的修正級數等為用於進行高精度處理的參數，但是，由於使它們具 有高精度，故存在處理時間和製造成本增加的問題。另外，近年，代#^見則庫OPC，而採用模型庫(model base) OPC。模型 庫OPC與在規則庫OPC中，人們根據DRC (Design Rule Checker)的圖形的特 徵，描述修正規則的情況相比較，採用平版印刷模擬，在預測形成於晶片上的 圖案開別犬的同時，對其進行修正。因此，與可進行更高精度的修正的情況相反， 由於按照晶片等級進行模擬，故具有處理時間進一步增加的問題。該處理時間 用與過去相同的處理資源(resource)時，還存在在從數天 數周的範圍內 的情況。另外，在模型庫OPC的情況下， 一般，與規則庫OPC相比較，OPC後的 布圖變為更複雜的糊犬，由此，所輸出的數據進一步增加。因此，存在將OPC 後的布圖變換為掩模數據，繪製在晶片上所必需的處理時間進一步增加的問題。在模型庫OPC的情況下，所移動的邊緣的長度方向的單位長度、該單位的 數量、移動的步驟等為高精度化的參數，但是，如果為高精度，由於不僅OPC 處理所需要的資源，而且繪圖數據的數量也增加，故具有製造成本增加的傾向。艮P，在規則庫OPC和模型庫OPC中的任一者中，使OPC處理為高精度的 處理時間和製造成本的增加成為問題。為了解決這樣的問題，考慮對應於設計布圖的種類，改變OPC處理的精度， 縮短處理時間，謀求製造成本的降低等的方法。現有的修正方法的實例例如在 專利文獻1 8中公開。專利文獻1 JP特開平10-199785號文獻專利文獻2: JP特開平10-301255號文獻專利文獻3: JP特開2000-162758號文獻專利文獻4: JP特開2001-100390號文獻專利文獻5: JP特幵2002-341514號文獻專利文獻6: JP特開2003-173012號文獻專利文獻7: JP特開平9-319067號文獻專利文獻8: JP特開2002-328457號文獻在現有的OPC方法中，在光掩模中的與存儲器相對應的存儲區域，對應於 設計布圖的種類，改變OPC處理的精度。但是，這些方法相對光掩模中的對應 於隨機邏輯電路的隨機邏輯區域，難以說一定是適合的。因此，在包括隨機邏 輯電路的半導體裝置中，存在不能縮短處理時間，降低製造成本的問題。發明內容本發明是為了解決以上的問題而提出的，本發明的目的在於提供一種能在 包括邏輯電路的半導體裝置中，縮短處理時間，降低製造成本的半導體裝置及 其製造方法以及半導體製造用掩模，光接近處理方法。
本發明的半導體裝置是包,輯電路的半導體裝置，該邏輯電路的形成區 域包括按照規定精度被光接近修正處理的第1區域；以及按照低於規定精度的 精度被光接近修正處理的第2區域。根據本發明的半導體裝置，在具有邏輯電路的半導體裝置中，可縮短處理 時間，降低製造成本。本發明的半導體製造用掩模是用於製造具有邏輯電路的半導體裝置的半導 體製造用掩模，其中，與上述邏輯電路相對應的掩模區域包括按照規定精度被 光接近修正處理的第1區域；以及按照低於規定精度的精度被光接近修正處理 的第2區域。根據本發明的半導體製造用掩模，在具有邏輯電路的半導體裝置中，可縮 短處理時間，降低製造成本。本發明的光接近處理方法是用於製造具有邏輯電路的半導體裝置的光接近 處理方法，該方法包括在邏輯電路的設計布圖的第1區域，按照規定精度進行第1光接近修正處理的步驟(a);以及在邏輯電路的設計布圖的第2區域，按 照低於規定精度的精度進行第2光接近修正處理的步驟(b)。根據本發明的光接近處理方法，在具有邏輯電路的半導體裝置中，可縮短 處理時間，降低製造成本。根據下面的具體描述和附圖，會更加明白本發明的目的、特徵、方面和優點。


圖1為表示實施方式1的光掩模的結構的頂視圖； 圖2為表示採用掩模的半導體裝置的製造方法的流程圖； 圖3為表示直接在晶片上進行繪圖的半導體裝置的製造方法的流程圖； 圖4為用於說明低精度的OPC處理和高精度的OPC處理的差異的頂視圖； 圖5為表示用於在矩形狀的設計布圖中，減小線端的橫向凸出不足的OPC 處理的頂視圖；圖6為表示用於在T字型的設計布圖中，減小角部的倒圓(rouding)的 OPC處理的頂視圖；圖7為表示實施方式1的半導體裝置的製造方法的一個實例的流程亂 圖8為表示實施方式1的半導體裝置的製造方法的設計布圖、OPC後的布
圖和晶片加工的頂視圖；圖9為表示實施方式1的半導體裝置的製造方法的另一實例的流程圖；圖10為表示低精度的設計處理和高精度的設定處理相互產生影響的情況的示意圖；圖11為表示實 式1的半導體裝置的製造方法的另一實例的流程亂圖12為表示實施方式1的半導體裝置的製造方法的虛擬(dummy)布圖 的特徵的頂視圖；圖13為表示實施方式l的半導體裝置的製造方法的虛擬布圖的特徵的頂視圖；圖14為用於說明實施方式1的半導體裝置的製造方法中高精度的OPC處 理和低精度的OPC處理的差異的頂視圖；圖15為用於說明實施方式1的半導體裝置的製造方法中高精度的OPC處 理和低精度的OPC處理的差異的頂視圖；圖16為用於說明實施方式1的半導體裝置的製造方法中高精度的OPC處 理和低精度的OPC處理的差異的頂視圖；圖17為用於說明實施方式1的半導體裝置的製造方法中高精度的OPC處 理和低精度的OPC處理的差異的頂視圖；圖18為實施方式1的半導體裝置的製造方法中高精度的OPC處理和低精 度的OPC處理的差異的頂視亂圖19為表示在實施方式1的半導體裝置的製造方法中以層級處理展開的距 離的亂圖20為表示實施方式2的半導體裝置的製造方法中的設計布圖、OPC後 的布圖、以及晶片加工的頂視亂圖21為表示實施方式3的半導體裝置的製造方法中的設計布圖、OPC後 的布圖、以及晶片加工的頂視亂圖22為表示實施方式3的半導體裝置的製造方法中的設計布圖、OPC後 的布圖、以及晶片加工的頂視圖；圖23為表示實施方式4的半導體裝置的製造方法中的設計布圖、OPC後 的布圖、以及晶片加工的頂視圖；圖24為，實施方式5的半導體裝置的製造方法中的設計布圖、OPC後 的布圖、以及晶片加工的頂視圖；圖25為表示實施方式5的半導體裝置的製造方法中的設計布圖和OPC後 的布圖的頂視亂圖26為表示實施方式6的半導體裝置的製造方法的頂視圖； 圖27為表示實施方式6的半導體裝置的製造方法的流程圖； 圖28為表示實施方式7的半導體裝置的製造方法的頂l見圖； 圖29為表示實施方式7的半導體裝置的製造方法的流程圖；圖30為表示實施方式7的半導體裝置的製造方法的頂視圖；圖31為表示實施方式7的半導體裝置的製造方法的頂視亂 圖32為表示實施方式7的半導體裝置的製造方法的頂視圖。
具體實施方式
(實施方式l)在實施方式1的半導體裝置及其製造方法和半導體製造用掩模，光接近處 理中，其特徵在於，在與隨機邏輯電路相對應的隨機邏輯區域，對不必進行高 精度的處理的區域，進行低精度的處理。這樣的精度的調整可通過下述的方式 實施，該方式為Mil對設計布圖進行OPC (Optical Proximity Correction:光接 近修正)，針對形成OPC後的布圖的已有的EDA(ElectricalDesignAutomation) 工具，調整設定。由此，可縮短處理時間，降低製造成本。圖1為表示本實施方式的光掩模的結構的頂視圖。在圖1 (a)中示出光掩模100的整體。光掩模100由IC裝置區域110和 標iS/切片區域120與掩模周邊區域130構成。在IC裝置區域110，繪有與IC裝置相對應的區域。在標ia/切片區域120，裝載有在製造步驟所使用的標記、晶片處理管S/晶片測i湖的觀iJ試圖案。在掩模周邊區域130，設置遮光帶。在圖l (b)中示出了圖l (a)所示的IC裝置區域110的結構。IC裝置區 域110以陣列狀形成圖案，並由與存儲器相對應的存儲區域112;作為存儲區域 112以外的區域的、與隨機邏輯電路相對應的隨初邏輯區域114構成。在圖1 (c)中示出了圖1 (b)所示的隨l腿輯區域114的結構。隨t腿輯 區域114形成為fflil自動配置布線(P&R)將邏輯塊並列，並與這些端子連接 的開匆犬。矩形的單元114a， 114b為邏輯塊的單位。在圖l (c)中，設置有被低 200680014103.7說明書第6/31頁精度處理的單元114a和被高精度處理的單元114b這二種單元。在圖l (d)中，與圖l (c) 一樣示出了圖l (b)所示的隨機邏輯區域114 的結構。在圖l (d)中，設置有fflil細線表示的被高精度處理的圖案114c和通 過粗線表示的被低精度處理的圖案114d這二禾中圖案。如圖l (d)所示的那樣， 各圖案既可收入1個單元的內部，也可集中於多個單元中。比如，進行低精度 的處理的區域為尺寸變化，掩模重合錯位等的工藝變化對邏輯、延遲等的，隨 禾，輯部的電路動作造成影響的區域。圖2為表示使用了掩模的半導體裝置的 製造方法的流程圖。在圖2中，對於M設計獲得的設計布圖，進行預先估計 而對伴隨光接近效應等的畸變進行修正的OPC，變換為OPC後的布圖。OPC 後的布圖在變換為掩模上的繪圖用的繪圖數據之後，在掩模工藝中，繪製於掩 模上。已繪製的掩模在晶片工藝中，M塗敷有光抗蝕劑的晶片上的曝光，將 圖案轉印於晶片上。i柳轉印的圖案，進行蝕刻等，加工晶片，由此，製造半 導體裝置。圖3為表示直接在晶片上繪圖的半導體裝置的製造方法的流程圖。 在圖3中，對於M設計獲得的設計布圖，進糹ff頁先估計而對伴隨光接近效應 等的畸變進行修正的OPC，變換為OPC後的設計布圖。OPC後的設計布圖在 變換為掩模上的繪圖用的繪圖數據之後，在晶片工藝中，直接繪製於塗敷於晶 片上的光抗蝕劑上。釆用通過直接繪圖而轉印的圖案，進行蝕刻處理等，對晶 片進行加工，由此，製造半導體裝置。下面M圖4 圖6，針對進行了低精度的處理的情況和進行了高精度的處 理的情況，對繪圖數據的形狀進療說明。圖4為用於說明低精度的OPC處理和高精度OPC處理的差異的頂視圖。 圖4 (a)所示的設計布圖MiS行低精度的處理，修正為圖4 (b)所示的 OPC後的布圖。圖4 (b)所示的OPC後的布圖如圖4 (c)所示的那樣，分割 為多個矩形，形成OPC後的繪圖數據。圖4 (b)所示的OPC後的布圖相對圖 4 (a)所示的設計布圖，由於僅僅針對^邊緣一律施加偏置(bias)，所以頂 點數量不增加。因此，在圖4 (c)所示的OPC後的繪圖數據中，矩形的數量較 少而為3個。另一方面，圖4 (a)所示的設計布圖通皿行高精度的處理，修正為圖4 (d)所示的OPC後的布圖。圖4 (d)所示的OPC後的布圖如圖4 (e)所示 的那樣，分割為多個矩形，形成OPC後的繪圖tt。圖4 (d)所示的OPC後
的布圖相對圖4(a)所示的設計布圖，由於為了抑制畸變而將邊緣精細地分割，， 由此，頂點數量增加。因此，在圖4 (e)所示的OPC後的繪圖纖中，矩形的 數量較多而為22個。艮口，在進行低精度的處理的情況下，晶片上的加工精度變低，但是，由於 在繪圖裝置中應繪製的基本圖形(這裡，為矩形)的個數可減少，故可縮短處 理時間，減小製造成本。圖5為表示在矩形的設計布圖中，用於減小線端的橫向的凸出不足的OPC 處理的頂視圖。在圖5 (a)所示的低精度的OPC後的布圖中，頂點數量(g卩，分割數量) 少，但是，如圖5 (b)所示的那樣，在晶片上進行轉印的情況，線端的橫向的 凸出不足稍大。另一方面，在圖5 (c)所示的高精度的OPC後的布圖中，頂點數量(即， 分割數量)多，但是，如圖5 (d)所示的那樣，在晶片上進行轉印的情況，線 端的橫向的凸出不足稍小。圖6為表示用於在T字型的設計布圖中，減小角部的倒圓(rounding)的 OPC處理的頂視圖。在圖6 (a)所示的低精度的OPC後的布圖中，頂點數量(即，分割數量) 少，但是，如圖6 (b)所示的那樣，在晶片上進行轉印的情況，角部的倒圓稍 大(在箭頭方向上寬度的擴展大)。另一方面，在圖6 (c)所示的高精度的OPC後的布圖中，頂點數量(即， 分割數量)多，但是，如圖6 (d)所示的那樣，在晶片上進行轉印的情況，角 部的倒圓稍小(在箭頭方向上寬度的擴展小)。圖7為表示本實施方式的OPC處理方法的一個實例的流程圖。首先，在步驟S1，輸入設計布圖。已輸入的設計布圖登記於規定的管理數 據庫(libraiy:庫)中。接著，進行步驟S2，對應於OPC所要求的精度，對在步驟S1中輸入的設 計布圖進行分類。由此，按照所要求的精度低的低精度圖案和所要求的精度高 的高精度圖案，進行分類。然後，進行步驟S3，在於步驟S2進行分類的低精度圖案中，進行設定處 理和修正處理。具體來說，在進行頂點數量等的參數的確定(設定處理)後， 根據已確定的各^f牛，採用DRC (Design Rule Cheker)功能、模擬，進行圖形 的畸變(修正處理)。之後，進行步驟S4，在於步驟S2進行分類的高精度圖案中，進行設定處 理和修正處理。在該設定處理中，參照在步驟S3設定的參數，來設定參數。由 此，即使在步驟S3的設定處W步驟S4的設定處理造成影響的情況下，仍可 對應於該影響，設定適合的參數。另外，具體的處理的內容與步驟S3相同。這 樣，步驟S4的處理考慮步驟S3的修正結果(OPC後的布圖)而進行，但是， 在步驟S3，由於不參照高精度的修正結果而進行處理，故可縮短處理時間。在 這裡，步驟S3和S4可替換，但是，由於前級的處理不能夠考慮後級的處理結 果，故最好作為可參照在先的結果的後級的處理，進行高精度的修正處理。接著，進糹涉驟S5，輸出iKl步驟S3和步驟S4的修正處理獲得的OPC 後的布圖。可M以上的步驟S1 S5，根據已輸入的設計布圖，形成而輸出OPC後 的布圖。另外，在_ 處理中，即使為在隨t腿輯區域114等處具有相同的形 狀的布案的情況下，仍可按照以不同的精度，具有不同的形狀的方式進行 處理。另外，在上面描述中，針對在於步驟S3進行低精度的設定處理和修正處 理之後，在步驟S4進行高精度的設定處理和修正處理的情況進行了說明。但是， 並不限於此，比如，也可如通過圖9而在後面描述的那樣，在事先進行低精度 的設定處理和高精度的設定處理之後， 一起進行低精度的修正處理和高精度的 修正處理。圖8為用於說明高精度的OPC處理和低精度的OPC處理的差異的頂視圖。 圖8 (a)表示設計布圖，圖8 (b)，圖8 (c)分別表示由高精度的OPC處理 和低精度的OPC處理得到的OPC後的布圖，圖8 (d)，圖8 (e)分別表示通 過高精度的OPC處理和低精度的OPC處理得到的晶片加工。圖8 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖8 (b)所 示的OPC後的布圖。圖8 (b)所示的OPC後的布圖如圖8 (d)所示的那樣， 在晶片上被轉印。圖8 (b)所示的OPC後的布圖，對圖8 (a)所示的涉及布 圖進行預先估計線端的後退、角部的倒圓等的畸變而進行修正。因此，在圖8 (d)所示的晶片加工中，線端的後退、角部的倒圓等的畸變小。
圖8 (c)所示的OPC後的布圖。圖8 (c)所示的OPC後的布圖如圖8 (e)所 示的那樣，在晶片上進行轉印。對於圖8 (c)所示的OPC後的布圖，相對圖8 (a)所示的那樣設計布圖，僅僅預先估計線端的後退， 一致性地施加偏置(bias)， 使寬度增加。因此，在圖8 (e)所示的晶片加工中，線端不那麼後退，但是， 與圖8 (d)相比較，角部的倒圓等的畸變較大地殘留。圖9為表示本實施方式的OPC的處理方法的另一實例的流程圖。在圖9 中，針對圖7所示的流程圖，代替步驟S3，進行步驟S3-1，代替步驟S4，進行 步驟S4-1， S4-2。在步驟S3-1，針對在步驟S2分類的低精度圖案，僅僅進行設定處理。另 外，在步驟S4-1，針對在步驟S2分類的高精度圖案，僅僅進行設定處理。另外， 在步驟S4-2， 一起進行低精度的修正處理和高精度的修正處理。下面對一起迸 行修正處理的理由進fiH兌明。在圖7所示的流程中，在步驟S3,進行低精度的設定處理和修正處理之後， 在步驟S4，進行高精度的設定處理和修正處理。因此，在高精度的設定修正處 理和低精度的設定修正處理相互造成影響的情況，具有難以進行適合的設定處 理的情況。圖10為表示高精度的修正處,低精度的修正處理造成影響的情況的示 意圖。在圖IO (a)中，在設計布圖中，必須要求高精度的處理的設計布圖的區 域150和可進行低精度的處理的區域160接近。因此，在如圖7所示的那樣， 區域160的修正處理(步驟S3)先於區域150的設定處理(步驟S4)而進行的 情況，如圖IO (b)所示的那樣，受到作為OPC後的布圖的區域160a的修正結 果的阻礙，無法在區域150a，進行高精度的修正，不肯,延伸到區域160側， 這樣，具有轉印後退盼,兄(區域150， 160由虛線表示，晶片加工由曲線表示)。 另一方面，在圖9所示的流程中，在步驟S3-1和步驟S4-1，僅僅進行設定處理， 在步驟S4-2，在參照各設定處理相互造成的影響的同時， 一起進行修正處理。 因此，與圖7所示的流程相比較，可進行滿足所要求的精度的修正。圖10 (c) 表示其實例。為了按照充分的精度進行區域150b的晶片加工，降低區域160b 的加工精度，對其進行修正處理。因此，在圖9所示的流程中，即使在低精度 的修正處理對高精度的修正處理造成影響的情況下，仍可進行適合的設定處理。另外，在參照相互造成的影響的同時，進行修正處理的方法可針對規則庫 OPC和模型庫OPC中的任意者而實施。艮P，針對規則庫OPC，採用OPC實施 前的設計布案，設定參數，但是，可局部地參照OPC實施後的其它的布圖 圖案，設定參數。另外，針對規則庫OPC，可參照OPC實施後的其它的布 案，設定參數，進行模擬。此外，圖7所示的流程與圖9所示的流程相比較，處理的負荷小。因此， 在比如，區域150， 160相互離開地設置，高精度的設定處W"低精度的設定處 理的影響小的情況下，可進行圖7所示的那樣的處理，可高效地使用OPC處理 資源。圖11為表示本實施方式的OPC的處理方法的另一實例的流程圖。在圖11 中，針對圖9所示的流程圖，代替步驟S3-1，而進行步驟S3-la S3-lc。在步驟S3-la，針對由步驟S2分類的第1低精度圖案，進行設定處理和修 正處理。另外，在步驟S3-lb，針對由步驟S2分類的第2低精度圖案，進行設 定處理和修正處理。該第1低精度圖案和第2低精度圖案不相互產生影響，另 外，不受到其它的圖案的處理的影響，由此，可並列i艦行處理，直至修正處 理。另外，在步驟S3-lc，針對由步驟S2分類的第3低精度圖案，迸行設定處 理。由於該第3低精度圖案的設定處理受到第1低精度圖案和第2低精度圖案 的設定處理的影響，其設置於這些處理的後級。另外，該第3低精度圖案的設 定處理受到在步驟S4-l進行的高精度圖案的設定處理的影響。因此，針對第3 低精度圖案，在步驟S3-lc，僅僅進行設定處理，在步驟S4-1，進行高精度圖案 的設定處理，然後，在步驟S4-2， 一起進行修正處理。如這樣，fflil並列;t艦 行不相互受到其它的影響的第1低精度圖案和第2低精度圖案的設定處理，與 圖9所示的流程圖相比較，可縮短處理時間。下面mt圖12 圖18，對在隨機邏輯區域114，抽出實際上無法作為高速 電晶體動作的虛擬(dummy)布圖的方法進行說明。在虛擬布圖中，進行低精 度的處理，由此，可縮短處理時間，降低製造成本。具體來說，ffijl在與隨機邏輯區域114的柵極層相對應的設計布圖中，抽 出不作為柵極動作的區域，可抽出虛擬布圖。作為該虛擬布圖，列舉有為了使 局部的面積率固定而插入的虛擬柵極、電容、電阻、二極體等的各元件。圖12為表示虛擬布圖的特徵的頂視圖。由作為電晶體而動作的多矽等的導電材料形成的，用作電晶體的柵極布線
的導電體層(導電體區域)具有與激活層(激活區域)的重合部。因此，可通 過關注不具有與^T活層的重合部的布案，抽出虛擬布圖。圖12 (a)表示具有與激活層(影線部分)的重合部的導電體層的布圖， 圖12 (b)表示不具有與^C活層的重合部的導電體層的布圖。即，由於圖12 (a) 所示的布圖作為電晶體而動作，故必須要求高精度的處理，但是，由於圖12 (b) 所示的布圖不作為電晶體動作，故不必要求高精度的處理。因此，如圖12 (b) 所示的那樣，採用已有DRC工具，抽出不具有與激活層的重合部的導電體層的 布圖，進行低精度的處理，由此，可縮短處理時間，降低製造成本。另外，即使在具有與激活層的重合部的導電體層的情況下，在不具有用於 接受觸點的觸點用焊盤(pad)盼瞎況，仍不與其它層連接，故不作為電晶體而 動作。因此，可M:關注不具有觸點用焊盤的布案，抽出戱以布圖。圖12 (c)表示具有局部地與作為寬度大的端部的觸點用焊盤相對應的焊 盤圖案的導電體層的布圖，圖12 (d)表示不具有與觸點用焊盤相對應的焊盤圖 案的導電體層的布圖。艮卩，由於圖12 (c)所示的布圖作為電晶體而動作，故必 須要求高精度的處理，但是，由於圖12 (d)所示的布圖不作為電晶體而動作， 故不必要求高精度的處理。因此，如圖12 (d)所示的那樣，採用已有DRC工 具，抽出與觸點用焊盤相對應的焊盤圖案的導電體層的布圖，進行低精度的處 理，由此，可縮短處理時間，斷氐製造成本。另外，還可具有圖案寬度充分大， 不需要觸點用焊盤這樣的電晶體，但是， 一般，由於高速動作的電晶體的線寬 小，故如圖12 (c)所示的那樣，在與激活層(影線部分)的重合部以外，必須 要求觸點用焊盤。即，在僅僅設置電晶體的柵極布線的線寬小的導電體的情況， 可通過這樣的方法，抽出虛擬圖案。比如，高速電晶體指在隨機邏輯區域，線 寬小於具有形成於低精度區域上的線寬大的柵極長度的低速電晶體，具有接近 最小加工尺寸的柵極長度，高速地動作的電晶體。另外，由於即使在具有與激活層的重合部和形成於與激活層的重合部之外 的觸點用焊盤的導電體層，在觸點不連接觸點用焊盤的情況，仍不與其它層連 接，故不作為電晶體動作。因此，通過關注未連接觸點的布案，可抽出虛 擬布圖。圖12 (e)表示局部地在寬度大的端部(第1寬度擴大部)，和與觸點相 對應的圖案(粗線部分)連接的導電體層的布圖，圖12 (f)表示局部地在寬度
大的端部(第2寬度擴大部)，不和與觸點相對應的圖案(粗線部分)連接的導電體層的布圖。即，由於圖12 (e)所示的布圖作為電晶體而動作，故必須要 求高精度處理，但是，由於圖12 (f)所示的布圖不作為電晶體動作，故不必要 求高精度的處理。因此，採用己有的DRC工具，抽出如圖12 (e)所示的那樣， 不與和觸點相對應的圖案連接的導電體層的布圖，進行低精度的處理，由此， 可縮短處理時間，降低製造成本。另外，如圖13 (a)所示的那樣，在激活層上 的導電體層的寬度大，在其上具有觸點時，具有用作電容的情況。它們均可作 為lH以布圖而處理。圖13 (b)表示針對鄰接設計單元，具有高精度區域170和低精度區域180 的OPC後的布圖的實例。在高精度區域170，布圖有按照與橫切;敫活區域174的方式形成的柵極布 線172，與按照與激活區域174電連接的方式形成的觸點176。在低精度區域180， 布圖有按照橫切戱以激活區域184的方式形成的虛擬柵極區域182。在激活區域174上，通過柵極絕緣膜，形成由導電體層構成的柵極布線172。 夾持柵極布線172，位於兩側的激活區域174分別構成源極區域/漏極區域，構 麟l電晶體。另外，在ltJ以激活區域184上，艦絕緣膜，形成由導電體層 構成的虛擬柵極布線182。由於高精度區域170作為電晶體而動作，故進行高精度的OPC處理，柵極 布線172相對設計布圖，進fi^頁先估計線端的後退，角部的倒圓等的畸變的修 正處理。本實例為下述的實例，其中，由於低精度區域180不作為電晶體而動 作，故進行低精度的OPC處理，對虛擬布線182，僅僅一致性地施加偏置，增 加寬度，或不進fim的分割，進《詢個邊緣的低精度的OPC處理。艮P，按照 柵極布線172和虛擬布線182分別具有端部和L形的彎曲部，柵極布線172的 彎曲部的內徑小於虛擬柵極布線182的彎曲部的內徑，柵極布線172的端部的 凸出大於虛擬柵極布線182的端部的凸出的方式進行修正。因此，採用己有的 DRC工具，抽出如圖13 (b)所示的那樣，不與和觸點176相對應的圖案:^接 的虛擬激活區域184的布圖，對相應的設計單元，進行低精度的處理，由此， 可縮短處理時間，降低製造成本。另外,高精度區域170的各柵極布線172沿與基本呈長方形的激舌區域174 的長邊方向大致相垂直的方向，按照規定的第1間距A形成， 一端相互連接， 並且另一端在激活區域174之外構成終端。另一方面，低精度區域180的各虛擬布線182也同樣，沿與基本呈長方形的虛擬激舌區域184的長邊方向大致相 垂直的方向，按照規定的第2間距B形成， 一端相互連接，並且另一端在m^舌 區域184之外構成終端。在這裡，；^以柵極布線182按照^M部的面積率固定 的方式插入，以便抑制照相製版步驟，蝕刻步驟，平坦處理步驟的疏密間差的 影響。因此，最好，第l間距A和第2間距B近似，在本實施方式中，按照等 同方式形成。在M布圖而形成的晶片上的轉印中，如果在柵極構成終端的一側(， 另一端)進行比較，如圖5所示的那樣，虛擬布線182的凸出小於柵極布線H2 的凸出。另外，如果由在柵極相互連接的一側(戰一端)的L形的彎曲部的 倒圓進行比較，則如圖6所示的那樣，虛擬布線182的倒圓大於柵極布線172 的倒圓。下面藉助圖14 圖18，基於與M高精度OPC形成的布圖的畸變的比較， 對M低精度OPC形成的布圖的畸變進行說明。圖14為用於說明高精度的OPC處理和一致性地施加偏置的低精度的OPC 處理的差異的頂視圖。圖14 (a)表示設計布圖，圖14 (b)，圖14 (c)分別 表示由高精度的OPC處理和低精度的OPC處理得到的OPC後的布圖，圖14 (d)，圖14 (e)分另懷示由高精度的OPC處理和低精度的OPC處理得到的 晶片加工。圖14 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖14 (b) 所示的OPC後的布圖。圖14 (b)所示的OPC後的布圖如圖14 (d)所示的那 樣，在晶片上進行轉印。就圖14 (b)所示的OPC後的布圖來說，對圖14 (a) 所示的設計布圖，進t於預先估計線端的後退、角部的倒圓、接近的圖形的影響 等的畸變的修正。因此，在圖14 (d)所示的晶片加工中，線端的後退、角部的 倒圓、接近的圖形的影響等的畸變小。另一方面，圖14 (a)所示的設計布圖在不考慮線端部，角部，接近的圖 形的效果，而進行一致性地施加偏置的低精度的處理的情況，修正為圖14 (c) 所示的OPC後的布圖。圖14 (c)所示的OPC後的布圖如圖14 (e)所示的那 樣，在晶片上進行轉印。就圖14 (c)所示的OPC後的布圖來說，對圖14 (a) 所示的設計布圖，僅僅進行一致性施加偏置，增加寬度的處理。因此，在圖14 (e)所示的晶片加工中，與圖14 (d)相比較，線端的後退量增加，另外，殘 留有由線端的橫向的凸出量小，角部的倒圓大，接近的圖形的影響等的畸變，線寬度也發生差異等情況，CD精度低。比如，在隨機邏輯部，通常多採用以最小線寬為基準的多種的線寬，但是，在進行低精度的處理的區域，線寬發生不 規則的差異。圖15為用於說明不進行高精度的OPC處理和邊緣的分割，高精度iiM邊 緣的位置進行修正的低精度的OPC處理的差異的頂視圖。圖15 (a)表示設計 布圖，圖15 (b)，圖15 (c)分另據示基於高精度的OP.C處理和低精度的OPC 處理的OPC後的布圖，圖15 (d)，圖15 (e)分別表示基於高精度的OPC處 理和低精度的OPC處理的晶片加工。圖15 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖15 (b) 所示的OPC後的布圖。圖15 (b)所示的OPC後的布圖如圖15 (d)所示的那 樣，在晶片上進行轉印。就圖15 (b)所示的OPC後的布圖來說，對圖15 (a) 所示的設計布圖，進行預先估計線端的後退、角部的倒圓、接近的圖形的影響 等的畸變的修正。因此，在圖15 (d)所示的晶片加工中，線端的後退、角部的 倒圓，接近的圖形的影響等的畸變小。另一方面，圖15 (a)所示的設計布圖在不進《m緣的分割，艮P，不進行 線端、角部的修正，而高精度JiM邊緣的位置進行修正的低精度的處理的情況， 修正為圖15 (c)所示的OPC後的布圖。圖15 (c)所示的OPC後的布圖如圖 15 (e)所示的那樣，在晶片上進行轉印。就圖15 (c)所示的OPC後的布圖來 說，對圖15 (a)所示的設計布圖，不進糹M緣的分割，而高精度地對邊緣的位 置進行修正。因此，在圖15 (e)所示的晶片加工中，雖然邊緣的轉印與圖15 (d)相同，但是，與圖15 (d)相比較，留有線端的後退量大，或線端的橫向 的凸出量小，角部的倒圓大等的畸變。圖16為用於說明高精度的OPC處理和稍稍減小邊緣的分割數量的低精度 的OPC處理的差異的頂視圖。圖16 (a)表示設計布圖，圖16 (b)，圖16 (c) 分別表示高精度的OPC處理和低精度的OPC處理的OPC後的布圖，圖16(d)， 圖16 (e)分別表示高精度的OPC處理和低精度的OPC處理的晶片加工。圖16 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖16 (b) 所示的OPC後的布圖。圖16 (b)所示的OPC後的布圖如圖16 (d)所示的那 樣，在晶片上進行轉印。就圖16 (b)所示的OPC後的布圖來說，對圖16 (a) 所示的設計布圖，進糹於預先估計線端的後退、角部的倒圓、接近的圖形的影響 等的畸變的修正。因此，在圖16 (d)所示的晶片加工中，線端的後退、角部的 倒圓、接近的圖形的影響等的畸變小。另一方面，圖16 (a)所示的設計布圖在與高精度的處理相比較，進行稍 稍M^邊緣的分害擻量，比如，M^、錘頭、內錘頭、截線(serif)、內截線等的 圖案纖角部的級數，或觀看其它圖形的邊緣的分害擻量等的低精度的處理的 情況，修正為圖16 (c)所示的OPC後的布圖。圖16 (c)所示的OPC後的布 圖如圖16 (e)所示的那樣，在晶片，行轉印。就圖16 (c)所示的OPC後 的布圖來說，對圖16 (a)所示的設計布圖，按照稍小的分割數量，進行預先估 計線端的後退量、角部的倒圓、接近的圖形的影響等的畸變的修正。因此，在 圖16 (e)所示的晶片加工中，與圖16 (d)相比較，殘留有線端的後退量稍大、 或，線端的橫向的凸出量稍小、角部的倒圓稍大、接近的圖形的影響等的畸變。圖17為用於說明高精度的規則庫的OPC處理和稍稍簡化修正規格(基於 修正時分類的圖形尺寸的區分的降低、角部、線端部的邊緣分割級數降低等) 的低精度的規則庫的OPC處理的差異的頂視圖。圖17 (a)表示設計布圖，圖 17 (b)，圖17 (c)分別表示由高精度的OPC處理和低精度的OPC處理得到 的OPC後的布圖，圖17 (d)，圖17 (e)分別表示由高精度的OPC處理和低 精度的OPC處理得到的晶片加工。圖17 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖17 (b) 所示的OPC後的布圖。圖17 (b)所示的OPC後的布圖如圖17 (d)所示的那 樣，在晶片上進行轉印。就圖17 (b)所示的OPC後的布圖來說，對圖17 (a) 所示的設計布圖，進行預先估計線端的後退、角部的倒圓、接近的圖形的影響 等的畸變的修正。因此，在圖17 (d)所示的晶片加工中，線端的後退、角部的 倒圓、接近的圖形的影響等的畸變小。另一方面，圖17 (a)所示的設計布圖在與高精度的處理相比較，進行稍 稍簡化修正規格的低精度的處理的情況，修正為圖17 (c)所示的OPC後的布 圖。圖17 (c)所示的OPC後的布圖如圖17 (e)所示的那樣，在晶片上進行 轉印。就圖17 (c)所示的OPC後的布圖來說，對圖17 (a)所示的設計布圖， 按照稍簡化的修正規格，進行預先估計線端的後退量、角部的倒圓、接近的圖
形的影響等的畸變的修正。因此，在圖17 (e)所示的晶片加工中，與圖17 (d) 相比較，殘留有線端的後退量大或線端的橫向的凸出量小、角部的倒圓、接近 的圖形的影響等的畸變。圖18為用於說明高精度的模型庫的OPC處理和稍稍減輕追加規格(降低 閾值)的低精度的模型庫的OPC處理的差異的頂視圖。圖18 (a)表示設計布 圖，圖18 (b)，圖18 (c)分別表示高精度的OPC鵬和低精度的OPC處理 的OPC後的布圖，圖18 (d)，圖18 (e)分別表示高精度的OPC處理和低精 度的OPC處理的晶片加工。圖18 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖18 (b) 所示的OPC後的布圖。圖18 (b)所示的OPC後的布圖如圖18 (d)所示的那 樣，在晶片上進行轉印。就圖18 (b)所示的OPC後的布圖來說，對圖18 (a) 所示的設計布圖，進行預先估計線端的後退、角部的倒圓、接近的圖形的影響 等的畸變的修正。因此，在圖18 (d)所示的晶片加工中，線端的後退，、角部 的倒圓、接近的圖形的影響等的畸變小。另一方面，圖18 (a)所示的設計布圖在與高精度的處理相比較，進行稍 稍減輕追加規格的低精度的處理的情況，修正為圖18 (c)所示的OPC後的布 圖。圖18 (c)所示的OPC後的布圖如圖18 (e)所示的那樣，在晶片上進行 轉印。就圖18 (c)所示的OPC後的布圖來說，對圖18 (a)所示的設計布圖， 按照稍減輕的追加規格，進行預先估計線端的後退量、角部的倒圓、接近的圖 形的影響等的畸變的修正。因此，在圖18 (e)所示的晶片加工中，與圖18 (d) 相比較，不殘留線端的後退、角部的倒圓、接近的圖形的影響等的畸變，但是， 寬度產生差異。艮P， CD (Critical Dimension)精度降低。另外，在模型庫OPC中，雖然因陶舒莫型(model)的精度，CD精度下 降，但是，由於模擬所要求的負荷可降低，故可縮短OPC處理所需要的時間。 作為降低模型的精度的方法，列舉有縮短在層級處理中展開的距離(如果規定 距離以內相同，則不進行層級展開)、減小在模擬中考慮的範圍(通常，通過 以模擬點為中心的圓的半徑表示)、減少模擬點數、擴大模擬點間距，簡化模 擬模型的公式等的方法。圖19表示僅僅在線端附近縮短層級處理中展開的距離 的實例。圖19 (a)表示3種的設計布圖實例。布圖la 3a為同一形狀。與布 圖la對置的圖形的線端位於距離dl以內的距離，與布圖2a， 3a對置的圖形位
於大於距離dl，且在距離d2以內的距離。在層級展開距離為距離d2的情況，布圖la 3a的OPC結^t應於所對置的圖象而分別不同，如圖19 (b)所示的 布圖lb 3b那樣，精度高。另一方面，在層級展開距離為距離dl的情況，相 對從布圖la，考慮對置的圖形的情況，在布圖2a, 3a盼瞎況，均沒有對置的圖 形，設置於同一狀況，進行處理。因此，如圖19 (c)所示的那樣，在布圖lc 的情況，形成與布圖lb相同的結果，但是，布圖2c， 3c的結果分別與布圖2b， 3b不同，並且布圖2c和布圖3c為完全相同的皿。布圖2c， 3c的精度降低， 但是，由於與圖19 (b)相比較，按照統一的方式進行處理，故可縮短處理時間。 另外，也可按照圖形寬度、圖形種類(邊緣、線端等)或對置的圖象寬度、圖 象種類、DRC的分類，形成該距離。另外，，那樣的模型庫OPC的多種的低精度處理也可各自地進行，還可 相組合i艦行。另外，也可通過採用DRC的基本功能，針對晶片內的位置或隨 豐/Uf輯區域內的^h模i央，切換地進行低精度處理。此外，通常，在進行OPC之後，進行OPC後驗證，以便確認OPC規格、 OPC處理、設計布圖沒有問題。 一般，模型的精度的替 奐可採用DRC的基本 功能而實施。因此，不僅追加的規格，而且即使在採用DRC或模擬的OPC後 驗證中，同樣可減輕規格。這樣，在本實施方式的半導體裝置及其製造方法以及半導體製造用掩模、 光接近處理方法中，在與隨機邏輯電路相對應的隨m3I輯區域114中，針對必 須要求高精度的處理(第IOPC處理)的區域(第1區域)，進行高精度的處 理，針對不必要求高精度的處理的區域(第2區域)，進行低精度的處理(第 20PC處理)。因此，可縮短處理時間，降低製造成本。如圖l (b)所示的那樣，隨t腿輯區域114，與存儲區域112相比較，一 般面積較大，另外，布圖的種類多。在實際的隨機邏輯電路中，在對與虛擬柵 極相對應的布圖進行低精度的處理時，與對全部的布圖進行高精度的處理的情 況相比較，可減小OPC所要求的處理時間40。/。，減小存儲器1頓量60%，減小 輸出數據量80%。另外，在光掩模的形成中，製造成本的40%由伴隨掩模繪圖的掩模成本造 成。因此，可減小採用光掩模，進行晶片的轉印的情況的製造成本。此外，在上面的說明中，對採用光掩模，進行晶片的轉印的情況進行了說
明，但是，並不限於此，本發明也可用於在晶片上直接繪圖(直繪)的情況。 在該瞎況，OPC後的布圖不設置於掩模上，而直接設置於繪圖裝置內的存儲單 元中。特別是，在可變成形型的直接繪圖裝置中，繪圖時間與圖形的個數成比 例，由此，本發明是有效的。還有，在上面的描述中，對根據設計布圖，形成OPC後的布圖的情況迸行了說明，但是，並不限於此，本發明也可用於採用OPC後的布圖，進行掩模繪圖，或在晶片上直接繪圖的情況。即，在進行繪圖時，必須要求掩模、到晶片 的曝光量的調整，但是，也可對必須要求高精度的處理的布圖，高精度地進行 曝光量的調整，由此，形成第1布圖，對於可進行低精度的處理的布圖，低精度地進行曝光量的調整，由此，形成第2布圖。這樣，可進一步縮短繪圖時間，降低製造成本。(實施方式2)在實施方式l中，對作為可謝亍低精度的處理的布圖，採用圖12，抽出導 電體層中包含的虛擬布圖的方法進行了描述。在實施方式2中，對導電體層中 的，虛擬布圖以外的布圖，可進行低精度的處理的情況進行說明。如針對實施方式1而在上面描述的那樣，作為電晶體而動作的導電體層具 有與激活層的重合部，由此，不能夠對作為虛擬布圖的全部區域，進行低精度 的處理。艮卩，由於導電體層中的與激活層重合的區域用於電晶體的柵極，故在 該區域和其附近的區域，要求較高尺寸精度。但是，由於導電體層中的從與激 活層重合的區域離開的區域不用於電晶體的柵極，而用於電晶體的連接，故與 用於柵極的區域相比較，所要求的尺寸精度低。因此，即使為作為電晶體而動 作的導電體層，針對這樣的區域，也可進行低精度的處理。圖20為表示針對高精度的處理和低精度的處理的各自的處理的、設計布 圖，OPC後的布圖，以及晶片加工的圖。圖20 (a)表示在激活層(影線部分)的附近，具有L形的角部(彎曲部) 的導電體層的布亂圖20 (b)表示在激舌層的附近，不具有角部(具有遠離激 活層的角部)的導電體層的布圖。在^T活層上，fflil柵極絕緣膜，形成由導電 體層構成的柵極，夾持柵極，而位於兩偵啲激舌層分別形成源極區敏漏極區域， 從而構成電晶體。即，由於圖20 (a)所示的布圖(第l電晶體)要求較高的尺 寸精度，故必須進行高精度的處理，但是，由於圖20 (b)所示的布圖(第2
電晶體)不要求較高的尺寸精度，故不必進行高精度的處理。因此，採用已有 DRC工具，如圖20 (b)所示的那樣，抽出在激舌層的附近不具有角部(比如， 從彎曲部至鵬極區域的距離大於規定的閾值)的導電體層的布圖，進行低精度 的處理，由此，可縮短處理時間，降低製造成本。圖20 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖20 (c) 所示的OPC後的布圖。圖20 (c)所示的OPC後的布圖如圖20 (e)所示的那 樣，在晶片上進行轉印。對於圖20 (c)所示的OPC後的布圖，對圖20 (a) 所示的設計布圖，進行預先估計角部的倒圓的畸變的修正。因此，在圖20 (e) 所示的晶片加工中，角部的倒圓的畸變小。另一方面，圖20 (b)所示的設計布圖在進行低精度的處理的情況，修正 為圖20 (d)所示的OPC後的布圖。圖20 (d)所示的OPC後的布圖如圖20 (f)所示的那樣，在晶片上進行轉印。圖20 (d)所示的OPC後的布圖不對圖 20 (b)所示的設計布圖，進行預先估計角部的倒圓的畸變的修正。因此，在圖 20 (f)所示的晶片加工中，與圖20 (e)相比較，稍稍殘留有角部的倒圓的畸 變。即，角部的內徑(和外徑)在圖20 (e)中，小於圖20 (f)盼瞎況(內徑 x〈內徑y)。另外，並不限於L形的角部，即使在T形的角部，具有比布線粗 的焊盤的圖案中，同樣，M51低精度的處理，內徑和外徑增加。艮口，在本實施方式中，由於對在圖20 (a)所示的激活層的附近具有角部 的導電體層的布圖，要求高尺寸精度，故進行高精度的處理。另外，由於對在 圖20 (b)所示的^r活層的附近不具有角部的導電體層的布圖，不要求高尺寸精 度，故進行低精度的處理。另外，在圖20 (f)中，示出通過虛線針對^敬活層形成於角部的附近的情 況。在這樣的情況，由於因角部的倒圓的畸變，^t舌層和導電體的重合的面積 (柵極尺寸)增加，故造成電晶體特性的差異，因此知道，不適合進行低精度 的處理。這樣，在本實施方式的半導體裝置和其製造方法與半導體製造用掩模，光 接近處理方法中，在導電體層中的、與激活層重合的區域和其附近的區域，進 行高精度的處理，在導電體層中的與和^敫活層重合的區域離開的區域，進行低 精度的處理。因此，與實施方式1相同，實現可縮短處理時間，減小製造成本 的效果。
此外，這樣製造的IC裝置的特徵在於，在激舌層和其附近的區域，在CD 精度高，離開激活層規定的距離的區域，CD精度低。還有，由於CD精度依賴於導電體層的寬度，故即使在以相同的精度進行處理的情況下，具有大的寬度的導電體層中所允許的誤差較大，在具有小的寬 度的導電體層中所允許的誤差較小。因此，即使在按照相同的精度進行處理的 情況，仍可針對寬度不同的多個導電體層，進行不同的處理。(實施方式3)在實施方式1 2中，對作為可進行低精度的處理的布圖，採用圖12和圖 20，對導電體層中的可進行低精度的處理的區TO行了說明。在實施方式3中， 對激舌層中的、可進行低精度的處理的區域進衍兌明。由於激活層中的形成有觸點的區域用作電晶體，故具有要求較高的尺寸精 度的情況。但是，由於激活層中的未形成觸點的區域不用作電晶體，而用於虛 擬布圖、電阻、電容、二極體等，故所要求的尺寸精度低。因此，即使對於這 樣的區域，也進行低精度的處理。圖21為表示關於高精度的處理和低精度的魁裡的各自處理的、設計布圖， OPC後的布圖，以及晶片加工的頂視圖。圖21 (a)表示形成有觸點(粗線部分)的激舌層(影線部分)的布圖， 圖21 (b)表示未形成有觸點的襟r活層的布圖。即，由於圖21 (a)所示的布圖 要求高尺寸精度，故必須要求高精度的處理，但是，由於圖21 (b)所示的布圖 不要求高尺寸精度，故不必高精度的處理。因此，採用己有的DRC工具，如圖 21 (b)所示的那樣，抽出未形成有觸點的歡活層的布圖，進行低精度的處理， 由此，可縮短處理時間，斷氏製造成本。圖21 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖21 (c) 所示的OPC後的布圖。圖21 (c)所示的0PC後的布圖如圖21 (e)所示的那 樣，在晶片上進行轉印。對於圖21 (c)所示的OPC後的布圖，對圖21 (a) 所示的設計布圖，進ffll先估計角部的倒圓和，的錯位的畸變的修正。因此， 在圖21 (e)所示的晶片加工中，角部的倒圓和邊緣的錯位的畸變小。另一方面，圖21 (b)所示的設計布圖在進行低精度的處理的情況，修正 為圖21 (d)所示的OPC後的布圖。圖21 (d)所示的OPC後的布圖如圖21 (f)所示的那樣，在晶片，行轉印。對於圖21 (d)所示的OPC後的布圖， 不對圖21 (a)所示的設計布圖，進行預先估計角部的倒圓的畸變的修正。因此，在圖21 (f)所示的晶片加工中，與圖21 (e)相比較，稍稍殘留有角部的變圓 和邊緣的錯位的畸變。因此，由於對圖21 (b)所示的那樣的，未形成有觸點的糹飲活層的布圖， 不要求高尺寸精度，故對這樣的布圖，進行低精度的處理，由此，可縮短處理 時間，降低製造成本。另外，如這樣製造的IC裝置的特徵在於，在形成有觸點的激舌層中，CD 精度高，在未形成有觸點的激活層中，CD精度低。此外，由於激活層中的與導電體層重合的區域用於電晶體的柵極，故要求 高尺寸精度。但是，、^T活層中的不與導電體層重合的區域與柵極所採用的區域 相比較，前者的所要求的尺寸精度低。因此，在這樣的區域，也可進行低精度 的處理。圖22為表示高精度的處理和低精度的處理的各自處理的、設計布圖，OPC 後的布圖，以及晶片加工的圖。圖22 (a)表示在導電體層的附近具有角部(換言之，在角部的附近，形 成導電體層)的激活層(影線部分)的布圖，圖22 (b)表示在角部的附近，不 具有導電體層的ilr活層的布圖。即，由於圖22 (a)所示的布圖要求高尺寸精度， 故必須要求高精度的處理，但是，由於圖22 (b)所示的布圖不要求高尺寸精度， 故不必要求高精度的處理。因此，採用已有的DRC工具，如圖22 (b)所示的 那樣，抽出在角部的附近不具有與導電體層重合的激活層的布圖，進行低精度 的處理，由此，可縮短處理時間，降低製造成本。圖22 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖22 (c) 所示的OPC後的布圖。圖22 (c)所示的OPC後的布圖如圖22 (e)所示的那 樣，在晶片上進行轉印。對於圖22 (c)所示的OPC後的布圖，對圖22 (a) 所示的設計布圖，進行預先估計角部的倒圓和不與導電體層交叉的邊緣的錯位 的畸變的修正。因此，在圖22 (e)所示的晶片加工中，角部的倒圓和不與導電 體層交叉的ii^的錯位的畸變小。另一方面，圖22 (b)所示的設計布圖在進行低精度的處理的情況，修正 為圖22 (d)所示的OPC後的布圖。圖22 (d)所示的OPC後的布圖如圖22 (f)所示的那樣，在晶片上進行轉印。圖22 (d)所示的OPC後的布圖不對圖
22 (b)所示的設計布圖，進ffiP頁先估計角部的倒圓和邊緣的錯位的畸變的修正。因此，在圖22 (f)所示的晶片加工中，與圖22 (e)相比較，稍稍殘留有角部 的倒圓和邊緣的錯位的畸變。因此，由於如圖22 (b)所示的那樣，對於導電體層未形成於角部的附近 的激活層的布圖，不要求高尺寸精度，故通m這樣的布圖，進行低精度的處 理，由此，可縮短處理時間，降低製造成本。另外，在圖22 (f)中，示出通過虛線在角部的附近形成導電體層的情況。 在這樣的情況，由於角部的倒圓的畸變，激活層和導電體的重合的面積(柵極 尺寸)增加，故造成電晶體特性的差異，這樣便知道，不適合進行低精度的處 理。此外，如這樣製造的IC裝置的特徵在於，在導電體層形成於角部的附近的 iic活層中，CD精度高，在導電體層未形成於角部的附近的t^舌層(角部從導電 體層離開規定距離的激活層)中，CD精度低。還有，由於所要求的CD精度1I^於導電體層的寬度，故即使在以相同的 精度進行處理的情況下，在具有大的寬度的導電體層中所允許的誤差較大，在 具有小的寬度的導電體層中所允許的誤差較小。因此，同樣在按照相同的精度 進行處理的情況下，也可針對分別形成於寬度不同的多個導電體層的附近的多 個激活層，進行不同的處理。這樣，在本實施方式的半導體裝置和其製造方法與半導體製造用掩模，光 接近處理方法中，在激活層中的用於電晶體的柵極的區域，進行高精度的處理， 在激活層中的不用於電晶體的柵極的區域，進行低精度的處理。因此，與實施 方式1 2相同，實現可縮短處理時間，減小製造成本的效果。 (實施方式4)在實施方式3中，作為可進行低精度的處理的布圖，採用圖21和圖22， 針對激活層中的可進行低精度的處理的區域進行了說明。在實施方式4中，對 布線層(布線區域)中的、可進行低精度的處理的區鄉行說明。由於布線層中的形成有觸點或am (在下面將它們統稱為孔層(孔區域))的區域用作布線，故要求高尺寸精度。但是，由於在布線層中的未形成 L層的 區域，不用作布線，所要求的尺寸精度低。因此，對於這樣的區域，也可進行 低精度的處理。 圖23為表示高精度的處理和低精度的處理的各自處理的、設計布圖，OPC 後的布圖，以及晶片加工的圖。圖23 (a)表示形成有孔層(粗線部分)的布線層的布圖，而圖23 (b)表 示未形成孔層的布線層的布圖。即，由於圖23 (a)所示的布圖要求高尺寸精度， 故必須要求高精度的處理，但是，由於圖23 (b)所示的布圖不要求高尺寸精度， 故不必要求高精度的處理。因此，採用已有的DRC工具，如圖23 (b)所示的 那樣，抽出未形成孔層的布線層的布圖，進行低精度的處理，由此，可縮短處 理時間，降低製造成本。圖23 (a)所示的設計布圖，在進行高精度的處理的情況，修正為圖23 (c) 所示的OPC後的布圖。圖23 (c)所示的OPC後的布圖如圖23 (e)所示的那 樣，在晶片上進行轉印。圖23 (c)所示的OPC後的布圖，對圖23 (a)所示 的設計布圖，進行預先估計角部的倒圓、線端的後退和邊緣的錯位的畸變的修 正。因此，在圖23 (e)所示的晶片加工中，角部的倒圓和邊緣的錯位的畸變小。另一方面，圖23 (b)所示的設計布圖在進行低精度的處理的情況，修正 為圖23 (d)所示的OPC後的布圖。圖23 (d)所示的OPC後的布圖如圖23 (f)所示的那樣，在晶片上進行轉印。圖23 (d)所示的OPC後的布圖不對圖 23 (b)所示的設計布圖，進行預先估計角部的倒圓和邊緣的錯位的畸變的修正。 因此，在圖23 (f)所示的晶片加工中，與圖23 (e)相比較，稍稍殘留有角部 的倒圓和邊緣的錯位的畸變。這樣，在本實施方式的半導體裝置和其律隨方法與半導體律隨用掩模，光 接近處理方法中，在布線層中的用於布線的區域，進行高精度的處理，在布線 層中的不用於布線的區域，進行低精度的處理。因此，與實施方式1 3相同， 實現可縮短處理時間，減小製造成本的效果。另外，這樣製造的IC裝置的特徵在於，在形成孔層的布線層中，CD精度 高，在未形成孔層的布線層中，CD精度低。此外，即使在形成孑L層的布線層中，在平時固定在漏極電位Vdd或接觸電 位Vcc這樣的布線層、或未經過孔層而與其它的布線層連接的布線層與其它的 布線層相比較，前者所要求的精度低。通過針對這樣的布線層，進行低精度的 處理，可進一步縮短處理時間，減小製造成本。還有，由於CD精度依賴於導電體層的寬度，故即使在以相同的精度進行 處理的情況下，在具有大的寬度的布線層中所允許的誤差較大，在具有小的寬 度的布線層中所允許的誤差較小。因此，同樣在按照相同的精度進行處理的情 況，也可針對寬度不同的多個布線層，進行不同的處理。再有，也可與實施方式2相同，在布線層中的與孔層重合的區域和其附近的區域，進行高精度的處理，在布線層中的與禾卩孔層重合的區域離開的區域，進行低精度的處理。這樣製造的IC錢的特徵在於，在布線層中的與孑L層重合 的區域和其附近的區域，CD精度高，在布線層中的與禾好L層重合的區域離開的 區域，CD精度低。艮卩，布線層中的與孑L層重合的區fe劃口其Pf傲的區域，線端的 伸出量充分大，變為匹配杆的前端那樣的形狀，在布線層中的與和孔層重合的 區域離開的區域，線端的橫向的伸出量小而變為尖的形狀。 (實施方式5)在實施方式4中，作為可進行低精度的處理的布圖，採用圖23，對布線層 中的可進行低精度的處理的區J^it行了說明。在實施方式5中，對 L層中的、 可進行低精度的處理的區域進行說明。由於 L層中的形成有布線的區域與其它的層連接，故要求高尺寸精度。但 是，由於 L層中的未形成有布線的區域不與其它的層連接，故所要求的尺寸精 度低。因此，對於這樣的區域，也可進行低精度的處理。圖24為表示高精度的處理和低精度的處理的各自處理的設計布圖，OPC 後的布圖，以及晶片加工的圖。圖24 (a)表示形成有布線層的孔層(粗線部分)的布圖，而圖24 (b)表 示未形成有布線層的孔層的布圖。即，由於圖24 (a)所示的布圖要求高尺寸精 度，故必須要求高精度的處理，但是由於圖24 (b)所示的布圖不要求高尺寸精 度，故不必高精度的處理。因此，釆用已有的DRC工具，如圖24 (b)所示的 那樣，抽出未形成布線層的孔層的布圖，進行低精度的處理，由此，可縮短處 理時間，降低製造成本。圖24 (a)所示的設計布圖在進行高精度的處理的情況，修正為圖24 (c) 所示的OPC後的布圖。圖24 (c)所示的OPC後的布圖如圖24 (e)所示的那 樣，在晶片上進行轉印。圖24 (c)所示的OPC後的布圖對圖24 (a)所示的 設計布圖，進行預先估計邊緣位置的畸變的修正。因此，在圖24 (e)所示的晶 片加工中，形成幾乎正圓的形狀，邊緣位置的畸變小。
另一方面，圖24 (b)所示的設計布圖在進行低精度的處理的情況，修正為圖24 (d)所示的OPC後的布圖。圖24 (d)所示的OPC後的布圖如圖24 (f)所示的那樣，在晶片上進行轉印。圖24 (d)所示的OPC後的布圖不對圖 24 (b)所示的設計布圖進行預先估計邊緣位置的畸變的修正。因此，在圖24 (f)所示的晶片加工中，與圖24 (e)相比較，稍稍殘留有ii^位置的畸變(不 是正圓形狀，而接近橢圓形狀)。這樣，在本實施方式的半導體裝置及其製造方法和半導體製造用掩模，光 接近處理方法中，在孔層中的形成有布線層的區域，進行高精度的處理，在孔 層中的未形成有布線層的區域，謝於低精度的M。因此，與實施方式1 4相 同，實現可縮短處理時間，減小製造財的效果。另外，這樣製造的IC裝置的特徵在於，在形鵬線層的孔層中，CD精度 高，在未形成布線層的孑L層中，CD精度低。艮卩，在形成有布線層的孔層，布圖 形狀的正圓度增加，在未形成有布線層的孔層中，布圖形狀的正圓度降低。此外，即使在形成布線層的 L層中，固定於大致恆定的電位(相互為大致 同電位)的孑L層的個數，在規定距離內具有多個的情況下，與形成有布線層的 其它的孔層相比較，前者所要求的精度低。因此，即使在形成有布線層的孔層 中，在位於規定距離內的、固定於大致恆定的電位的 L層的數量大於規定的閾 值的情況，仍進行低精度的處理，由此，可進一步縮短處理時間，減小製造成 本。另外，同樣，即使對於位於這樣的孔層的附近的布線層，由於要求精度較 低，故在位於規定距離內的、固定於大致恆定電位的 L層的數量大於規定的閾 值的情況，通過斷氐位於另夕卜確定的規定距離以內的布線層的OPC精度，可縮 短處理時間，並且降低製造成本。比如，圖25 (a)所示的布線層，按照固定於 大致一定電位的多個 L層相對鄰接的孑L層，在規定距離以內的方式被設置，線 端的後退、角部倒圓等的畸變增加， 一部分的孔層偏位，即使在該情況下，由 於可MM其它的孔層修正，故可進行低精度的處理。另一方面，由於圖25 (b) 所示的布線層，按照多個相應的孔層離開規定距離以上，並孤立地設置於應接 觸的位置，故必須要求進行高精度的處理。還有，由於CD精度^#、於 頃的面積，故即使在以相同的精度進行處理 的情況下，在具有大的面積的孔中所允許的誤差較大，在具有小的面積的孑L層 中所允許的誤差較小。因此，在按照相同的精度進行處理的情況下，也可針對 面積不同的多個孔層，進行不同的處理。如，這樣，實施方式1 5的特徵在於，3!OT進行OPC處理的對象的 布圖的層，參照關聯的其它的層，由此，抽出可進行低精度的OPC處理的布圖。(實施方式6)在實施方式1 5中，對艦DRC的基本功能，降低處理精度的方法進行 了說明。在實施方式6中，對ffi31將具有相互相似的形狀的多種的設計圖案統 一 (合併)為l種OPC後的圖案，降低處理精度的方法進fiH兌明。圖26為表示本實施方式的半導體的製造方法的頂視圖。圖26 (a)所示的OPC後的布圖由OPC後的圖案201 204構成。OPC後 的圖案201 204分別包括與觸點用焊盤相對應的圖案構成的部分211 214。部 分201， 203， 204相互具有相同的寬度，但是，部分202具有不同於部分201， 203， 204的寬度。另外，在OPC後的圖案201， 203， 204中，分別僅僅是設置 部分2U， 213， 214的位置稍稍不同。在圖26 (a)中，由於OPC後的圖案201， 203， 204具有設置部分211 ， 213， 214的位置稍稍不同的同一寬度，故認為具有相似的形狀和模擬結果。另 一方面，由於OPC後的圖案202包括具有不同於部分201， 203， 204的寬度的 部分202，故認為具有不同於OPC後的圖案201， 203， 204的形狀和模擬結果。圖26 (b)所示的OPC後的布圖由OPC後的圖案201a 202a構成。艮口， 由於i!31低精度的OPC處理，圖26 (a)所示的OPC後的圖案201， 203， 204 具有相互相似的糊犬，故合併為從OPC後的圖案201獲得的1種的OPC後的 圖案201a後進行修正，由於圖26 (a)所示的OPC後的圖案202具有不同於 OPC後的圖案201， 203， 204的開m，故修正為不同於OPC後的圖案201a的 OPC後的圖案202a。即，在圖26中，OPC後的圖案201等中的除了部分211 等以外的區域用作本發明的第1部分，部分211等用作本發明的第2部分。圖27為表示本實施方式的OPC的處理方法的流程圖。圖27為針對圖7 所示的流程圖，在步驟S3和步驟S7之間，進行步驟S3-2 S34。在步驟S3-2，針對通過步驟S3的設定處理和修正處理獲得的多種的低精 度的OPC後的圖案的各自的圖案，計算差分。該差分根據布圖的形狀，或模擬 結果而算出。接著，進t涉驟S3-3，將在步驟S3-2計算的差分與規定的閾值進行比較，
由此，判定多種的低精度的OPC後的圖案是否相互相似。然後，在進行步驟S3-4，根據在步驟S3-3判定的結果，將相似的多種OPC 後的圖案合併為1種OPC後的圖案。由此，可將相似的多種的OPC後的圖案 合併為l種OPC後的圖案。在上面的描述中，針對OPC後的圖案201， 203， 204合併為根據OPC後 的圖案201獲得的OPC後的圖案201a的情況進行了說明，但是，並不限於根 據OPC後的圖案201獲得的OPC後的圖案201a，也可合併為根據OPC後的圖 案203或OPC後的圖案204獲得的OPC後的圖案。即，選擇多種OPC後的圖 案中的任一種，是任意的，或者，並不限於根據OPC後的圖案201 204而獲 得的圖案，也可採用預先登記的規定的圖案。此時，比如，選擇模擬結果是希 望的圖案(寬度接近目標值，裕度(margin)大等)、在後級的步驟中容易處理 的圖案、頂點數量少的圖案、分割後的圖形數量變少的圖案，由此，可縮短處 理時間，或降低製造成本。這樣，本實施方式的半導體裝置及其製造方法和半導體製造用掩模，光接 近處理方法中，il31將相互具有相似的形狀的多種的設計圖案合併為1種OPC 後的圖案，降低處理精度。因此，不但具有實施方式1的效果，而且通過降低 OPC後的布圖的變化數量，可實現縮短伴隨OPC後的布圖的登記的處理時間， 降低製造成本的效果。特別是針對採用單元投影的直接繪圖，合併為可一起進 fi^會圖的開別犬的情況，是有效的。另外，這樣製造的IC裝置的特徵在於，在具有同一形狀的多個圖案中CD精度低。此外，在上面描述中，對根據由與觸點用焊盤相對應的圖案構成的部分 211 214的寬度，判斷相似性的情況進行了說明，但是，並不限於部分211 214的寬度，也可採用其它的部分的尺寸。 (實施方式7)在實施方式6中，對通過將具有相互相似的皿的多種設計圖案合併為1 種OPC後的圖案，降低處理精度的方法進行了說明。但是，在實施方式6中， 由於對具有相互相似的鵬犬的多種設計圖案的全部，進行OPC處理之後，進行合併，故存在即使掩模繪圖時間可縮短，伴隨OPC處理的負荷幾乎不能降低的 情況。在實施方式7中，對一邊降低伴隨OPC處理的負荷， 一邊降低處理精度 的方法進糹亍說明。圖28為表示本實施方式的半導體的製造方法的頂視圖。在圖28 (a)所示的設計布圖中，設計單元301由設計單元302 305包圍。 即，在設計單元301的上方設置設計單元302，在設計單元302的下方設置設計 單元303，在設計單元301的左方設置設計單元304，在設計單元301的右方設 置設計單元305。設計單元301 305分別包括多個設置布圖，構成隨機邏輯電 路的通用的規定電路(AND電路等)。另外，如圖28 (a)所示的那樣，這些 設定單元具有每種單元不依賴於不同的寬度和單元的種類的同一高度。一般，在設計布圖的管理用資料庫(庫)中，登記各設計單元所具有的單 元名稱(電路名)和各設計單元所具有的4個頂點的坐標。因此，通過參照該 庫，可計算設計單元301 305中的各自的單元名稱和它們的位置關係。在下面， 對比如，設計單元301僅由虛擬布圖形成或由單元的周圍的邊界部的要求精度 低的布圖形成的情況進行說明。在如圖28 (a)所示的那樣，僅由虛擬布圖形成或由單元的周圍的邊界部 的要求精度低的布圖形成的設計單元301按照分別由規定的電路形成的設計單 元302 305實現包圍的方式設置的情況，根據設計單元301 305的種類(電 路)，在設計單元301的整體或單元或周圍的邊界部，高精度的處理是不需要 的。在這樣的情況，對設計單元301整體或單元的周圍的邊界部，進行低精度 的處理，由此，可縮短處理時間，降低製造成本。圖28 (b)表示下述的情況， 其中，還對設計單元301，其整體或僅僅周緣部由進行了低精度的處理的OPC 後的單元301a置換，對包括設計單元302 305的其它的設計單元，M除了 與設計單元301之間的邊界部以外，均進行高精度的處理，形成包括OPC後的 單元301a 305a的OPC後的單元。此時，既可對設計單元301，根據單元的多邊形信息，進行圖形運算、模 擬，計算OPC後的布圖，也可照原樣釆用與預先配備的設計單元301內的布圖 相對應的OPC後的布圖。由於不必要M過照原樣置換為預先配備的OPC後 的布圖，根據設計單元301內的多邊形信息，進行圖形運算、模擬處理，故可 進一步縮短處理時間，降低製造成本。另外，由於設計單元301 305按每種單元具有不同的寬度，比如，在設計 單元301的寬度大的情況下，在設計單元301的上下，除了設計單元302 303
以外，還可設置設計單元。在這樣的情況，既可採用設置於設計單元301的上 下的全部的設計單元的單元名稱和位置，也可僅僅採用主要的設計單元的單元 名稱和位置。圖29為表示本實施方式的OPC的處理方法的流程圖。圖29為在步驟Sl 和步驟S2之間，進行步驟Sl-l Sl-2，並且在步驟S2和步驟S4之間，按照與 步驟S3並行的方式進行步驟S2-l S2-2。在步驟S1-1，抽出低精度單元參考信息，求出設計單元301的信息。在步 驟Sl-2，採用在步驟S1中登記於庫中的設計布圖，求出設計單元301和其周邊 的設計單元302 305的信息(單元名稱和頂點的設計單元301的相對坐標)。接著，進碎涉驟S2，對應於OPC所要求的信息，對在步驟S1中輸入的設 計布圖進行分類。由此，按照所要求的精度低的低精度圖案和所要求的精度高 的高精度圖案進行分類。在這裡，通過在步驟S1-1計算的信息，將夾於設計單 元302 305之間的設計單元301的單元參考信息分類為置換對象。然後，進《涉驟S2-1，採用在步驟Sl-2計算的信息，檢索庫，由此，求出 與和預先登記的設計單元301相對應的OPC後的單元301a有關的信息(包括 單元名稱和多邊形信息)。然後，進對涉驟S2-2，將設計單元301置換為在步驟S2-l計算的OPC後 的單元301a。由此，可在不根據設計單元301內的多邊形信息，進行圖形運算、 或模擬處理的情況下，根據設計單元301，計算OPC後的單元301a。另外，步驟S2-1 S2-2的處理不對步驟S3的低精度的處理造成影響，但 是，對步驟S4的高精度的處理造成影響。因此，步驟S3按照與步驟S2-1 步 驟S2-2並行的方式設置，但是，步驟S4設置於步驟S2-2和步驟S3的後級。這樣，在本實施方式的半導體裝置及其製造方法和半導體製造用掩模，光 接近處理方法中，對應於設計單元本身和設置於設計單元的周圍的設計單元的 種類，進行是否可進行低精度的處理的分類。另外，在可進行低精度的處理的 情況，通過置換為預先登記的OPC後的布圖，根據設計單元，計算OPC後的 布圖。因此，由於不進行圖形運算、模擬處理，故不但具有實施方式6的效果， 而且實現可減少伴隨OPC處理的負荷，可更高速地處理的效果。此外，在上面描述中，對採用設置於設計單元301的上下左右的設計單元 302 305的全部的信息，進行設計單元301的分類的情況進行了說明，但是，
並不限於此，比如，設計單元301的上下的單元邊界部分的圖案的要求精度低 於左右方的情況，也可不考慮上下方向的單元的配置，而採用僅僅是設置於左右的設計單元304 305的信息，進行單元301的分類。或者，比如，根據設計 單元301的單元名稱(電路名稱)，知道在設計單元301中僅僅存儲j^以布圖 這樣的情況等的情況下，也可不採用周圍的設計單元的信息，而僅僅採用設計 單元301的單元名稱，分類成低精度圖案。艦象這樣，進行簡化處理，可將 用於分類的處理時間縮短為比如，40 100併中之1。另外，設計單元在設置布圖中，設置於端部的情況，並不一定限於在周圍 設置4個(僅僅考慮左右的配置的情況，為2個)的設計單元的情況。因此， 在設計單元設置於設計布圖的端部的情況下，採用周圍的3個(在僅僅考慮左 右的配置的情況下為1個)設計單元的信息，進行分類，在設計單元設置於設 計布圖中的角部的情況下，也可採用周圍的2個(在僅僅考慮左右的配置的情 況下為l個)設計單元的信息，進行分類。如i^那樣製造的IC裝置的特徵在 於，設計布圖中的至少單元邊界部的精度低。比如，圖30 (a)表示在矩形的設計單元301 (第l設計單元)和與其周圍 鄰接的矩形的各設計單元(第2設計單元)的邊界部，具有低精度區域310的 實例。邊界部的低精度區域310為具有比如，半導體製造的接近效果的影響所 涉及的距離值，或在其上加上由OPC處理上的影響所涉及的距離值的寬度的外 框狀的區域。此時，設計單元301如圖30 (b)所示的那樣，在中間部具有高精 度區域(比如，圖13 (b)的柵極布線172)，在周緣部具有低精度區域310 (比 如，圖13 (b)的J^J以柵極布線182)。此外，比如，圖31 (a)表示在設計單元301的整體和其周圍的各單元的 邊界部，具有低精度區域310的實例。此時，設計單元301如圖31 (b)所示的 那樣，全部為低精度區域(比如，圖13 (b)的戱以柵極布線182)。另外，在這裡，圖32表示如前述那樣，採用左右的單元的信息，進行設計 單元301的分類的情況的實例(但是，在該畫面中，未呈現與修正有關的相應 的形狀)。如圖32所示的那樣，在設計單元301中，按照橫切激舌區域174的 方式形成的柵極布線172，與和激舌區域174電連接的方式形成的觸點176來布 圖。設計單元301的頂緣部340a和底緣部340b包括精度要求較小的線端(柵 極布線172)。因此，其特徵在於，即使在圍繞設計單元301的邊界部的低精度
區域中，頂緣部340a和底緣部340b (相互對置的1組的第1邊界部)比除了頂 緣部340a和底緣部340b以外的左緣部350a和右緣部350b (相互對置的1組第 2邊界部)具有更低的精度。另外，在根據左右的單元的信息，無論上下方向的單元信息的差異，Mil 同一OPC結果，置換設計單元301的情況，如上所述，線端的精度低，但是， 在設計單元301的內部，在頂緣部340a，底緣部340b中未包括的區域的精度不 降低。在這裡，對預先製作所置換的OPC結果的情況進行說明。如果僅僅採用所 置換的單元的左右的單元的單元信息，形成OPC結果，則由於上下沒有單元l言 息，故頂緣部340a和底緣部340b的精度過度降低，存在異常的開刻犬的情況。 因此，通過在上下設置預先設定的虛擬的圖形，在頂緣部340a和底緣部340b 中，防止因戱以的圖形的影響而精度過低盼瞎況。此外，在本實例中，設計單元301包括激活層和導電性層，但是，低精度 區域也可在各層不同。另外，在各層，低精度區域也可不同的優點也在其以外 的其它的實施方式中，是同樣的。還有，在上面描述中，對各設計單元具有不依賴於按每種單元不同的寬度 和單元的種類的同一高度的情況進行了說明，但是，並不限於此，各設計單元 也包括不依賴於單元的種類的同一寬度和不依賴於單元的種類的同一高度。在 通過，樣，統一各設計單元的高度和寬度，設計單元設置於設計布圖的端部 的情況，在周圍，設置3個(在角部的情況，為2個)的設計單元，在設計單 元未設置於設計布圖的端部的情況，在周圍，在平時設置4個設計單元。因此， 由於可減小設計單元之間的位置關係的變化，故具有能夠簡化處理，縮短處理 時間的效果。這樣製造的IC裝置的特徵在於，呈圍棋盤格狀，設置設計單元。雖然對本發明進行了具體說明，但是，上述的說明在全部的方面，是列舉 性的，本發明並不限於此。未列舉的無數的變形例解釋為在不脫離本發明的的 情況下，可想到的方案。
權利要求
1.一種包括邏輯電路的半導體裝置，其中，上述邏輯電路的形成區域(114)包括按照規定精度，被光接近修正處理的第1區域(114b，170)；以及按照低於上述規定精度的精度，被光接近修正處理的第2區域(114a，180)。
2. 根據權利要求1所述的半導體裝置，其中，JJi第l區域(114b， 170)包括作為電晶體而動作的柵極布線(172); ，第2區域(114a， 180)包括未作為電晶體而動作的虛擬布圖(182)。
3. 根據權利要求2所述的半導體裝置，其中，±^第1區域(114b， 170)的上述柵極布線(172)具有與激活區域的重合部；，第2區域(U4a， 180)的，虛擬布圖(182)是不具有與J^^^舌 區域的重合部的導電體層。
4. 根據權利要求2所述的半導體體，其中，，第l區域(114b， 170)的，柵極布線(172)具有與觸點用焊盤對 應的焊盤圖案；J^第2區域(114a， 180)的，虛擬區域(182)是不具有與觸點用焊 盤相對應的焊盤圖案的導電體層。
5. 根據權利要求2所述的半導體裝置，其中，，第l區域(114a， 170)的Jt^柵極布線(172)在端部具有寬度大於自身的第l寬度擴大部；JlM第2區域(114a， 180)的，虛擬布圖(182)是在端部不具有寬度 大於自身的第2寬度擴大部的導電體層。
6. 根據權利要求2所述的半導體裝置，其中±^第1區域(114b， 170)的，柵極布線(172)具有與觸點用焊盤相 對應的焊盤圖案，並且在，焊盤圖案上具有與觸點相對應的圖案；i^第2區域(114a， 180)的i^虛擬布圖(182)是具有與觸點用焊盤 相對應的焊盤圖案，並且在上述焊盤圖案上不具有與觸點相對應的圖案的導電 體層。
7. 根據權利要求2所述的半導體裝置，其中，Jl^第l區域(U4b， 170)的，柵極布線(172)在端部具有寬度大於 自身的第1寬度擴大部，並且在，第1寬度擴大部上具有與觸點相對應的圖 案；±^第2區域(114b， 180)的上述柵極布線(182)是在端部具有寬度大 於自身的第2寬度擴大部，並且在Jl^第2寬度擴大部上不具有與觸點相對應 的圖案的導電體層。
8. 根據權利要求1所述的半導體裝置，其中，±^第1區域(114b， 170)和，第2區域(114a， 180)包括電晶體的 柵極布線以及與上J^柵極布線重合的激舌區域；，第2區域中，柵極布線的角部和上述激舌區域之間的距離大於第1區域；_ 第2區域中，柵極布線的，角部的倒圓大於，第1區域。
9. 根據權禾腰求2所述的半導體裝置，其中，上述第l區域(114b， 170)的激活區域包括與觸點相對應的圖案， ，第2區域(114a， 180)的激舌區域不具有與觸點相對應的圖案。
10. 根據權利要求2所述的半導體裝置，其中，上述第l區域(114b， 170)和Jti^第2區域(114a， 180)包括電晶體的 柵極布線(172)以及與上述柵極布線重合的激活區域，±^第2區域中—h^激舌區域的角部和上述柵極布線之間的距離大於第1區域；，第2區域中，激活區域的±^角部的倒圓大於±^第1區域。
11. 根據權利要求l所述的半導體裝置，其中，戰第l區域(114b， 170)的布線層具有與孔層的重合部， Jl^第2區域(114a， 180)的布線層不具有與孔層的重合部。
12. 根據權禾腰求1所述的半導體裝置，其中，上述第l區域(114b， 170)包括布線層以及與上述布線層重合的孑L層， JJ^第2區域(114a， 180)是離開， L層規定距離以上的的布線層。
13. 根據權利要求1所述的半導體裝置，其中，，第1區域(114b， 170)和第2區域(114a， 180)具有布線層以及與 ±^布線層重合的孔層，B第1區域的布線層電位未固定，±^第2區域的布線層電位被大致固定在恆定值。
14. 根據權利要求1所述的半導體裝置，其中，，第l區域(114b， 170)和上述第2區域(114a， 180)具有同電位的 布線層以及與上述布線層重合的孑L層，±^第2區域的布線層是 L層的數量大於上述第1區域的孔層的數量的布線層。
15. 根據權利要求1所述的半導體裝置，其中，，第l區域(114b， 170)的孔層具有與布線層的重合部， ，第2區域(114a， 180)的孑L層不具有與，布線層的重合部。
16. 根據權利要求1所述的半導體裝置，其中，，第l區域(114b, 170)和上述第2區域(114a， 180)具有布線層以 及與戰布線層重合的孑L層，上述第1區域的 L層電位未固定，±^第2區域的 L層電位大致固定在恆定值。
17. 根據權利要求1所述的半導體裝置，其中，，第l區域(U4b, 170)和J^第2區域(114a， 180)具有同電位的 布線層以及與布線層重合的孔層，戰第2區域的孑L層是孔層的數量大於JiM第l區域的孑L層的數量的孑L層。
18. 根據權利要求1所述的半導體裝置，其中，±^第1區域(114b， 170)具有包括由相互為同一照犬構成的第1部分， 以及由相互不同的形狀構成的第2部分的多個圖案(201， 203， 204)，戰第2區域(114a， 180)具有包括與上述第1部分相互為同-一的糊大 構成的部分，以及由與Jii^第2部分相對應的部分相互為同一的形狀構成的部 分的多個圖案(201a， 203a， 204a)。
19. 根據禾又利要求1所述的半導體裝置，其中， ，第2區域(114a, 180)包括呈圍棋盤格狀設置的單元。
20. 根據權利要求1所述的半導體裝置，其中，上M輯電路的形成區域(114)包括第l設計單元(301)以及與上述第 1設計單元鄰接的多個第2設計單元(302 305)，上述第2區域包括，第1設計單元與多個第2設計單元的邊界部GIO)。
21. 根據權利要求20所述的半導體裝置，其中戰第l設計單元(301)和第2設計單元(302 305)為矩形， 上述邊界部(310)包圍上述第1設計單元，在，第1設計單元中，相互對置的1組的第1邊界部(340a， 340b)比 另一相互對置的1組的第2邊界部(350a， 350b)為低精度。
22. —種半導體裝置，包括 半導##底；在，半導4料寸底上形成邏輯電路的邏輯電路區域(114);以及第1和第2電晶體，具有通過柵極絕緣膜而形成於上述半導術寸底上的柵極以及在上述柵極的兩端形成於上述半導4料寸底表面上的源極區敏漏極區域，且構成上，輯電路，與±^第1 第2電晶體的柵極連接的柵極布線具有L形的彎曲部，±M第1電晶體的柵極布線彎曲部的內徑小於上述第2電晶體的柵極布線彎曲部的內徑。
23. 根據權利要求22所述的半導體裝置，其中，，第1電晶體的柵極布線彎曲部的外徑小於±^第2電晶體的柵極布線 彎曲部的外徑。
24. 根據權利要求23所述的半導體裝置，其中，MJl^第1電晶體的柵極布線彎曲部至l讓述源極區域的距離小於從，第 2電晶體的柵極布線彎曲部到上述源極區域的距離。
25. —種半導體裝置，包括 半導##底；在上述半導術寸底上形成邏輯電路的邏輯電路區域(114);第l電晶體，在J^邏輯電路區域，具有在^,活區域(174)上fflM柵極絕 緣膜，按照第l間距(A)形成的多根柵極布線(172)，以及在上述柵極布線 之間與上述激活區域電連接的觸點(176)，且構成±^輯電路；多根虛擬柵極布線(182)，在J^if輯電路區域，在ltt以'a^舌區域(184) 上 1絕緣膜，按照第2間距(B)形成， 戰柵極布線和戰虛擬布線分別具有端部和L形的彎曲部，上述柵極布 線的上述彎曲部的內徑小於上述虛擬柵極布線的上述彎曲部的內徑，上述柵極 布線的上述端部的凸出大於上述戱以柵極布線的上述端部的凸出。
26. 根據權利要求25所述的半導體裝置，其中， ，第l間距(A)與，第2間距(B)大致相等。
27. —種半導體製造用掩模，其用於製造具有邏輯電路的半導體裝置， 與J^邏輯電路相對應的掩模區域包括 按照規定精度被光接近修正處理的第1區域(114b， 170); 按照低於上述規定精度的精度被光接近修正處理的第2區域(114a， 180)。
28. —種光接近處理方法，其用於製造具有邏輯電路的半導體裝置，該方法包括在上述邏輯電路的設計布圖的第1區域014b， 170)，按照規定精度進行 第1光接近修正處理的步驟(a);在上述邏輯電路的設計布圖的第2區域(114a， 180)，按照低於，規定 精度的精度進行第2光接近修正處理的步驟(b)。
29. 根據權禾腰求28所述的光接近處理方法，其中， 上述步驟(a)在上述步驟(b)之後進行。
30. —種半導體裝置的製造方法，該方法使用了權利要求28或29所述的光 接近處理方法，該方法包括使用由通過上述步驟(a)和上述步驟(b)獲得的光接近修正後的布 案進fi^會制而形成的光掩模，在塗敷光抗蝕劑的半導4料寸底上轉印上述布 案的步驟；根據已轉印的上述布案，對晶片進行加工的步驟。
31. —種半導體裝置的製造方法，該方法使用了權利要求28或29所述的光接近處理方法，該方法包括使用由上述步驟(a)和上述步驟(b)獲得的、設置於直接繪圖裝置內的 存儲單元中的光接近修正後的布案，在塗敷了光抗蝕劑的半導m寸底上直 接繪圖的步驟；按照已繪製的布案，對晶片進行加工的步驟。
32. 根據權利要求28或29所述的光接近處理方法，其中，在上述步驟(b)，，第2光接近修正處理M;施加一致的偏置而進行。
33. 根據權利要求28或29所述的光接近處理方法，其中，在戰步驟(b)，上述第2光接近修正處理，M不分割邊緣而以Jd^規 定精度對邊緣的位置進行處理的方式進行。
34. 根據權利要求28或29所述的光接近處理方法，其中，在上述步驟(b)，上述第2光接近修正處理，通過以低於上述規定精度的 精度分割邊緣鄉行。
35. 根據權利要求28或29所述的光接近處理方法，其中，在上述步驟(b)，上述第2光接近修正處理，fflil簡化規則庫光接近修正 中的規格^iS行。
36. 根據權利要求28或29所述的光接近處理方法，其中，在，步驟(b),上述第2光接近修正處理，通il減緩模型庫光接近修正 的規格鄉行。
37. 根據權利要求28或29所述的光接近處理方法，其中，在上述步驟(b)，上述第2光接近修正處理，M3i將具有相互相似的糊犬 的多種圖案(201， 203， 204)統一為l種圖案(201a)艦行。
38. 根據權利要求28或29所述的光接近處理方法，其中，在上述步驟(b)，，第2光接近修正處理，i!31將規定的設計布圖(301) 置換為預先登記的光接近修正後的布圖(301a)來進行。
39. 根據權禾腰求38所述的光接近處理方法，其中，在il^步驟(b)，上述第2光接近修正處理，根據設置於上述規定的設計 布圖(301)周圍的設計布圖(302， 303， 304， 305)的種^6S行。
40. 根據禾又利要求38所述的光接近處理方法，其中，第2光接近修正處理還在上述規定的設計布圖(301)周圍的邊界部 (310)中進行。
41. 一種包括邏輯電路的半導體裝置的製造方法，該方法包括步驟(a)，通過fOTi^邏輯電路的光接近修正後的布圖以規定精度進行 曝光處理，在掩模上形成，邏輯電路的第1布圖；步驟(b)，通過1OTi:^輯電路的光接近修正後的布圖以低於上述規定精度的精度進行曝光處理，在掩模上形成上述邏輯電路的第2布圖； 轉印步驟，使用由，步驟(a)和，步驟(b)獲得的光接近修正後布 案形成的光掩模，在塗敷了光抗蝕劑的半導##底上，轉印±^布案; 按照已轉印的上述布案，對晶片進行加工的步驟。 42.—種包括邏輯電路的半導體裝置的製造方法，該方法包括步驟(a) ， m使用，邏輯電路的光接近修正後的布圖，以規定精度進行曝光處理，在晶片上形成上M輯電路的第1布亂步驟(b)，通逝柳J^邏輯電路的光接近修正後的布圖，以低於擅規 定精度的精度進行曝光處理，在晶片上形成上i^g輯電路的第2布圖；以及根據由上述步驟(a)和步驟(b)獲得的光接近修正後的布案繪製的 ，布案，對，晶片進行加工的步驟。
全文摘要
本發明在於提供一種包括邏輯電路的半導體裝置，本發明的目的在於縮短處理時間，降低製造成本。進而，為了實現上述目的，邏輯電路的形成區域(114)包括以規定精度被光接近修正處理的第1區域(114b，170)；以及，以低於規定精度的精度被光接近修正處理的第2區域(114a，180)。特別是，第1區域(114b，170)具有作為電晶體而動作的柵極布線(172)，第2區域(114a，180)具有不作為電晶體而動作的虛擬布圖(182)。
文檔編號E21B47/06GK101213489SQ20068001410
公開日2008年7月2日 申請日期2006年4月25日 優先權日2005年4月26日
發明者小野祐作, 田岡弘展 申請人:株式會社瑞薩科技