金屬氧化物半導體測試結構及其形成方法
2023-04-24 20:43:46 2
專利名稱：金屬氧化物半導體測試結構及其形成方法
技術領域：
本發明關於一種新穎的金屬氧化物半導體測試結構、其製造的方法以及用於進行晶圓電性合格測試的方法，特別是關於一種新穎的金屬氧化物半導體測試結構以及使用此金屬氧化物半導體測試結構來進行晶圓電性合格測試的方法，可以完全獨立於摻雜井和摻雜區域的幹擾之外，來專門讀取從基材到外延層的信號。
背景技術：
溝渠式柵極金屬氧化物半導體(trench gate M0S)是在半導體裝置中所使用的一種金屬氧化物半導體結構。為了確保製造過程會符合預先設定的標準，所以會對一些未完成的半導體裝置進行電氣性能方面的測試。例如，在位於基材上與位在外延層上的摻雜井以及摻雜區域中形成溝渠式柵極時，應該要在從晶圓的某一面進行背面拋光前，先進行晶 圓電性合格測試(wafer acceptance test, WAT)。如果是在最外層的摻雜井層和最外層的基材上直接進行晶圓電性合格測試(WAT)時，測試結果是摻雜井、摻雜區域、外延層和基材整體測試結果的總和。換句話說，這樣並不能獲得在不受摻雜井和摻雜區域的幹擾下，外延層和基材單獨的測試結果。目前已知有一種測試結構，可以在不會受到摻雜井和摻雜區域的幹擾情況下，來取得外延層和基材的數據。設計一個與摻雜井、摻雜區域、外延層和基材相鄰的額外重摻雜井，又電連接至摻雜井、摻雜區域、外延層和基材，並直接接觸摻雜井、摻雜區域、外延層和基材。將一個信號施加在漏極上，並從重摻雜井讀取信號，於是得到不受摻雜井和摻雜區域幹擾情況下的外延層和基材的數據。然而，這些專門設計的額外重摻雜井，佔有相當大的面積。此外，由於額外設計的重摻雜井仍然是與摻雜井和摻雜區域電連接的，所以所得到的數據仍然不是完全獨立於摻雜井和摻雜區域的幹擾之外。
發明內容
本發明在第一方面先提出了一種金屬氧化物半導體測試結構。一方面，本發明金屬氧化物半導體測試結構的製造過程，可以與目前金屬氧化物半導體結構的製造過程兼容。在另一個方面，本發明金屬氧化物半導體的測試結構，是能夠完全獨立於相鄰的摻雜井和摻雜區域的幹擾之外。在第三方面，本發明的金屬氧化物半導體測試結構不會在金屬氧化物半導體結構上佔去過大的面積。本發明的金屬氧化物半導體測試結構包括基材、劃片槽區域、外延層、摻雜井、摻雜區域、溝渠式柵極、測試通孔、隔離結構和導電材料。劃片槽區域位在基材上，基材為第一導電類型，具有第一面以及與第一面相對的第二面。第一導電類型的外延層位於第一面上，第二導電類型的摻雜井位於外延層上，而第一導電類型的摻雜區域位於摻雜井上。具有第一深度的溝渠式柵極位於摻雜區域、摻雜井和在劃片槽區域中。導電材料填入具有第二深度的測試通孔中。隔離結構覆蓋測試通孔的內壁。導電材料位於摻雜井、摻雜區域、外延層與劃片槽區域中，又電連接至外延層，使得測試通孔得以一起測試外延層和基材。
在本發明的一實施例中，外延層完全覆蓋基材。在本發明的另一實施例中，摻雜井完全覆蓋外延層。在本發明的另一實施例中，摻雜區域完全覆蓋摻雜井。在本發明的另一實施例中，溝渠式柵極與測試通孔的寬度實質上相同。在本發明的另一實施例中，第二深度大於第一深度。在本發明的另一實施例中，導電材料是經摻雜的多晶矽。本發明的第二方面又提出了一種形成了金屬氧化物半導體測試結構方法。首先，提供基材、劃片槽區域、外延層，摻雜井與摻雜區域。第一導電類型的基材，具有第一面以及 與第一面相對的第二面。劃片槽區域是位在基材上，第一導電類型的外延層位於第一面上，第二導電類型的摻雜井位於外延層上，第一導電類型的摻雜區域位於摻雜井上。其次，進行刻蝕步驟，以形成穿過摻雜區域與摻雜井的柵極溝渠和測試通孔。接下來，進行氧化步驟，以形成覆蓋柵極溝渠內壁的柵極隔離結構，以及形成覆蓋測試通孔內壁的隔離結構。繼續，進行一回蝕步驟，而專門移除位於測試通孔底部的隔離結構。然後，進行一穿透步驟，以加深測試通孔而深入外延層中。接著，以一導電材料填入測試通孔與柵極溝渠中，以形成一溝渠式柵極和一測試結構，其中導電材料電連接到外延層，使得測試結構得以一起測試外延層和基材。在本發明的一實施例中，溝渠式柵極與測試通孔的寬度實質上相同。本發明的第三方面，又提出了一種進行晶圓電性合格測試的方法。首先，提供一種金屬氧化物半導體測試結構。包括基材、劃片槽區域、外延層、摻雜井、摻雜區域、溝渠式柵極、測試通孔、隔離結構和導電材料。劃片槽區域位在基材上，基材為第一導電類型，具有第一面以及與第一面相對的第二面。第一導電類型的外延層位於第一面上，第二導電類型的摻雜井位於外延層上，而第一導電類型的摻雜區域位於摻雜井上。具有第一深度的溝渠式柵極位於摻雜區域、摻雜井和在劃片槽區域中。導電材料填入具有第二深度的測試通孔中。隔離結構覆蓋測試通孔的內壁。導電材料又位於摻雜井、摻雜區域、外延層、與劃片槽區域中，而電連接至外延層，使得測試通孔得以一起測試外延層和基材。其次，在第二面上施加一信號。然後，在不受摻雜區域與摻雜井影響的情況下，自填充測試通孔的導電材料測量信號。在本發明的一實施例中，外延層完全覆蓋基材。在本發明的另一實施例中，信號是電子信號。在本發明的另一實施例中，溝渠式柵極與測試通孔的寬度實質上相同。在本發明的另一實施例中，第二深度大於第一深度。
圖1-5繪示出形成本發明金屬氧化物半導體測試結構的方法。圖6繪示出形成本發明金屬氧化物半導體測試結構。圖7繪示出將信號施加於本發明金屬氧化物半導體測試結構的第二面。圖8繪示出從填充測試通孔的導電材料來測量信號。其中，附圖標記說明如下101基材141柵極溝渠
103劃片槽區域142柵極絕緣結構105第一面143溝渠式柵極106第二面146測試通孔110外延層147隔離結構111圖案化掩膜148導電材料120摻雜井149測試結構130摻雜區域150信號
具體實施方式
本發明在第一方面，首先提供了一種方法，可以用來形成金屬氧化物半導體的測試結構。請參考圖1-5，其繪示出形成本發明金屬氧化物半導體測試結構的方法。首先，如圖I所示，提供基材101、劃片槽區域103、外延層110、摻雜井120以及摻雜區域130。基材101通常是一種半導體材料，例如Si，並具有第一導電類型，例如P型或是N型，舉例而言，P型。基材101進一步具有第一面105以及與第一面105相對且平行的第二面106。劃片槽區域103可以是位於基材101上多個區域(圖未示)中的其中一個。外延層110、摻雜井120和摻雜區域130都位於基材101的第一面105上。例如，外延層110具有第一導電類型，舉例而言，N+類型，位於第一面105上並直接接觸第一面105。具有第二導電類型的摻雜井120位於外延層110上，並直接接觸外延層110。具有第一導電類型的摻雜區域130是位於摻雜井120上。第二導電類型可以是P型或N型，舉例而言，P型。其次，如圖2所示，進行刻蝕步驟，而形成柵極溝渠141和測試通孔146。柵極溝渠141和測試通孔146，分別穿透摻雜區域130和摻雜井120。例如，刻蝕步驟可能是一種幹刻蝕步驟，並在圖案化掩膜111的存在下進行。圖案化掩膜111可以經由傳統的光刻工藝所形成。在本發明的一實施例中，柵極溝渠141和測試通孔146可以具有大致上相同的寬度W。在本發明的另一實施例中，在刻蝕步驟後，柵極溝渠141可以有第一深度，而測試通孔146可以有第二深度。可以在刻蝕步驟完成後，即可剝除圖案化掩膜111。再來，如圖3所示，進行氧化步驟。氧化步驟可能形成柵極絕緣結構142，其覆蓋柵極溝渠141的內壁，並同時形成隔離結構147，而覆蓋測試通孔146的內壁。氧化步驟可以是一種乾式氧化法。柵極絕緣結構142的厚度可以是大約50奈米(nm)左右，而隔離結構147的厚度可以是大約50奈米左右。然後，如圖4所示，再進行回蝕步驟。此回蝕步驟是專門用來移除覆蓋測試通孔146內壁部分的隔離結構147。一旦移除了測試通孔146內壁底部的隔離結構147，下方的摻雜井120或是外延層110便會再次暴露出來。回蝕步驟可以是一種蝕穿(break through)步驟。在回蝕步驟後，第二深度便會大於第一深度。下一步，如圖5所示，進行一穿透步驟。此穿透步驟是用來移除測試通孔146底部下方的摻雜井120，而使得測試通孔146可以更加深入到外延層110中。一旦穿透步驟完成後，測試通孔146即會曝露出深埋在摻雜區域130和摻雜井120下方的外延層110。穿透步驟可以是對於矽和氧化物之間具有高選擇性蝕刻比的步驟。在穿透步驟後，第二深度即大於第一深度。
隨後，如圖6所示,使用導電材料148，例如經摻雜矽，來填入測試通孔146和柵極溝渠141中。一旦測試通孔146和柵極溝渠141填入導電材料148之後，柵極溝渠141即成為一溝渠式柵極143，而測試通孔146便成為測試結構149。在測試通孔146的電性隔離結構147存在下，測試結構149能夠專門接觸並與基材101和外延層110電連接在一起。由於基材101和外延層110位於摻雜區域130與摻雜井120的下方，所以不會受到相鄰的摻雜區域130以及摻雜井120可能的幹擾。在經過上述步驟後，便會得到如圖6所示的金屬氧化物半導體測試結構100。本發明的金屬氧化物半導體測試結構100至少包括基材101、劃片槽區域103、外延層110、摻雜井120、摻雜區域130、溝渠式柵極143、測試通孔146、隔離結構147和導電材料148。基材101通常是一種半導體材料，例如矽，並具有第一導電類型，例如P型或是N型，舉例而言，P型。基材101進一步具有第一面105以及與第一面105相對又平行的第二面106。劃片槽區域103可以是位於基材101上多個區域(圖未示)中的其中一者。外延層110可以為第一導電類型，例如N+類型，位於第一面105上並直接接觸第一面105。較佳者，外延層110會完全覆蓋基材101。 一方面，具有第二導電類型的摻雜井120位於外延層110之上，並直接接觸外延層110。第二導電類型可以是P型或N型，例如是P型。較佳者，摻雜井120會完全覆蓋外延層110。在另一方面，摻雜區域130可以具有第一導電類型，例如N+型，並位於摻雜井120之上。較佳者，摻雜區域130會完全覆蓋摻雜井120。又另一方面，具有第一深度的溝渠式柵極143則位於摻雜區域130、摻雜井120和劃片槽區域103中。導電材料148填入柵極溝渠141中而形成溝渠式的柵極143。導電材料148可以包括經摻雜的矽。在本發明的一實施例中，柵極溝渠141與測試通孔146的寬度可以實質上相同。在本發明的另一實施例中，測試通孔146具有第二深度而導電材料148填入測試通孔146中。測試通孔146是位在摻雜區域130、在摻雜井120、在外延層110和在劃片槽區域103中。此外，還有隔離結構147覆蓋測試通孔146的內壁。本發明的其中一個特徵在於，第二深度會大於第一深度。本發明的另一個特點在於，填入測試通孔146的導電材料148會電連接到外延層110，同時又與相鄰的摻雜區域130和摻雜井120絕緣，使得測試通孔146得以在隔離結構147的保護下，與外延層110和基材101電連接在一起，而不受到相鄰的摻雜區域130以及摻雜井120可能的幹擾。本發明金屬氧化物半導體測試結構100，可用於晶圓電性合格測試中。此晶圓電性合格測試是專門用來測試位於劃片槽區域103中、深深埋在摻雜區域130和摻雜井120下方的基材101和外延層110，而不受摻雜區域130和摻雜井120存在的影響。首先，如圖6所示，提供金屬氧化物半導體測試結構100。本發明的金屬氧化物半導體測試結構100至少包括基材101、劃片槽區域103、外延層110、摻雜井120以及摻雜區域130、溝渠式柵極143、測試通孔146、隔離結構47和導電材料148。本發明金屬氧化物半導體測試結構100的細節，請參考上面的描述，此處則不多加贅述。其次，如圖7所不,將信號150施加於第二面106。信號150通常是一種電子信號，例如電壓信號或電流信號。然後,如第8圖所不,從填充測試通孔146的導電材料148來測量信號150。由於在隔離結構147的存在下，摻雜區域130和摻雜井120均與導電材料148電性隔離，所以晶圓電性合格測試就可以專門讀取從基材101傳到外延層110的信號150，而對金屬氧化物半導體測試結構100進行測試，而完全不會受到摻雜區域130和摻雜井120的影響。以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技 術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種金屬氧化物半導體測試結構，其特徵在於，包含 一第一導電類型的基材，具有一第一面以及與所述第一面相對的一第二面； 一划片槽區域，位於所述基材上； 所述第一導電類型的一外延層，位於所述第一面上； 一第二導電類型的摻雜井，位於所述外延層上； 所述第一導電類型的一摻雜區域，位於所述摻雜井上； 一第一深度的溝渠式柵極，位於所述摻雜井、所述摻雜區域以及所述劃片槽區域中； 一第二深度的測試通孔，位於所述摻雜區域、所述摻雜井、所述外延層以及所述劃片槽區域中； 一隔離結構，覆蓋所述測試通孔的一內壁；以及 一導電材料，填入所述測試通孔中並電連接所述外延層，使得所述測試通孔得以一起測試所述外延層和所述基材。
2.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述外延層完全覆蓋所述基材。
3.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述摻雜井完全覆蓋所述外延層。
4.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述摻雜區域完全覆蓋所述摻雜井。
5.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述第一導電類型是N型。
6.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述第一導電類型是P型。
7.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述溝渠式柵極與所述測試通孔的寬度相同。
8.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述第二深度大於所述第一深度。
9.根據權利要求I所述的金屬氧化物半導體測試結構，其特徵在於，所述導電材料為經摻雜的多晶矽。
10.一種形成金屬氧化物半導體測試結構的方法，其特徵在於，包含 提供一基材、一划片槽區域、一外延層、一摻雜區域和一摻雜井，所述基材為一第一導電類型，並具有一第一面以及與所述第一面相對的一第二面，所述劃片槽區域位於所述基材上，所述第一導電類型的所述外延層位於所述第一面上，所述第二導電類型的所述摻雜井位於所述外延層上，以及所述第一導電類型的所述摻雜區域位於所述摻雜井上； 進行一刻蝕步驟，以形成穿過所述摻雜區域與所述摻雜井的一柵極溝渠和一測試通孔； 進行一氧化步驟，以形成覆蓋所述柵極溝渠一內壁的一柵極隔離結構，以及形成覆蓋所述測試通孔一內壁的一隔離結構； 進行一回蝕步驟，而專門移除位於所述測試通孔底部的所述隔離結構； 進行一穿透步驟，以加深所述測試通孔而深入所述外延層；以一導電材料填入所述測試通孔與所述柵極溝渠中，以形成一溝渠式柵極和一測試結構，其中所述導電材料電連接到所述外延層，使得所述測試結構得以一起測試所述外延層和所述基材。
11.根據權利要求10所述的形成金屬氧化物半導體測試結構的方法，其特徵在於，所述第一導電類型是N型。
12.根據權利要求10所述的形成金屬氧化物半導體測試結構的方法，其特徵在於，所述第一導電類型是P型。
13.根據權利要求10所述的形成金屬氧化物半導體測試結構的方法，其特徵在於，所述溝渠式柵極與所述測試通孔的寬度相同。
14.一種進行晶圓電性合格測試的方法，其特徵在於，包括 提供一金屬氧化物半導體測試結構，所述金屬氧化物半導體測試結構包括 一第一導電類型的基材，具有一第一面以及與所述第一面相對的一第二面； 一划片槽區域，位於所述基材上； 所述第一導電類型的一外延層，位於所述第一面上； 一第二導電類型的摻雜井，位於所述外延層中； 所述第一導電類型的一摻雜區域，位於所述摻雜井上； 一第一深度的溝渠式柵極，位於所述摻雜井、所述摻雜區域以及所述劃片槽區域中； 一第二深度的測試通孔，位於所述摻雜區域、所述摻雜井、所述外延層以及所述劃片槽區域中； 一隔離結構，覆蓋所述測試通孔的一內壁；以及 一導電材料，填入所述測試通孔中並電連接所述外延層； 在所述第二面上施加一信號；以及 在不受所述摻雜區域與所述摻雜井影響的情況下，自填充所述測試通孔的所述導電材料測量所述信號。
15.根據權利要求14所述的進行晶圓電性合格測試的方法，其特徵在於，所述第一導電類型是N型。
16.根據權利要求14所述的進行晶圓電性合格測試的方法，其特徵在於，所述第一導電類型是P型。
17.根據權利要求14所述的進行晶圓電性合格測試的方法，其特徵在於，所述信號是一電子信號。
18.根據權利要求14所述的進行晶圓電性合格測試的方法，其特徵在於，所述溝渠式柵極與所述測試通孔的寬度相同。
19.根據權利要求14所述的進行晶圓電性合格測試的方法，其特徵在於，所述第二深度大於所述第一深度。
全文摘要
本發明公開了一種金屬氧化物半導體測試結構。劃片槽區域位在基材上，基材為第一導電類型，具有第一面以及與第一面相對的第二面。第一導電類型的外延層位於第一面上、第二導電類型的摻雜井位於外延層上、而第一導電類型的摻雜區域位於摻雜井上。具有第一深度的溝渠式柵極位於摻雜區域、摻雜井和在劃片槽區域中。導電材料填入具有第二深度的測試通孔中，並且隔離結構覆蓋測試通孔的內壁，又位於摻雜井、摻雜區域、外延層、與劃片槽區域中，而電連接至外延層，使得測試通孔得以一起測試外延層和基材。
文檔編號H01L23/544GK102779810SQ20121008451
公開日2012年11月14日 申請日期2012年3月27日 優先權日2011年5月12日
發明者劉獻文, 郭錦德, 陳逸男 申請人:南亞科技股份有限公司