半導體封裝體及其製作方法與流程

2023-04-30 00:27:16

本發明涉及一種半導體封裝體，特別是涉及一種製造半導體封裝體的方法。

背景技術：

一般來說，製造半導體封裝體需通過多種不同的製造技術。在製造半導體封裝體的過程中，有些製造技術，像是研磨工藝或薄形化工藝，可能產生應力作用於半導體封裝體或半導體封裝體的半成品上。而使半導體封裝體在某種程度上可能會受到破壞或被捲曲(warpage)。因此，在半導體封裝體的製造過程中，需要額外的結構提供半導體封裝體支撐以及強化的功能。舉例來說，傳統的半導體封裝體製作方式常採用將半導體封裝體鑄形於鑄形材料內的方式，以避免應力作用於半導體封裝體時，半導體封裝體受到損傷或發生捲曲。也即，利用鑄形材料作為半導體封裝體支撐以及強化的結構。

然而，隨著半導體封裝體變得更加薄型化，且大多數的半導體封裝體為增加電性連接的線路，而常於基底中嵌入更多的精細結構，像是矽穿孔(through silicon vias,TSVs)或重分布導線等導電結構。相對地，半導體封裝體對應力的抵抗力被劣化，而使得半導體封裝體更易遭受應力毀損。由此可見，上述現有的半導體封裝體架構，顯然仍存在不便與缺陷，而有待加以進一步改進。為了解決上述問題，相關領域莫不費盡心思來謀求解決之道，但長久以來一直未見適用的方式被發展完成。因此，如何能有效解決上述問題，實屬當前重要研發課題之一，也成為當前相關領域亟需改進的目標。

技術實現要素：

本發明的目的在於提供一種半導體封裝體及其製作方法，其利用複合層強化半導體封裝體，以作為製造半導體封裝體的工藝中的支撐。舉例來說，像是進行研磨工藝等工藝時，複合層可用以抵抗工藝中作用於半導體封裝體的應力，使得半導體封裝體可減少或避免於工藝中損毀或捲曲，讓半導體封裝體的良率提高，以節省材料成本。

本發明提供一種半導體封裝體的製作方法，其包含在晶圓的上表面上方設置多個半導體晶片；以第一鑄形材料鑄形半導體晶片；以及，在鑄形半導體晶片後，在半導體晶片的上方形成複合層。

在本發明一個或多個實施方式中，上述的形成複合層的步驟可包含在半導體晶片的上方形成第一中間層；以及在第一中間層上形成第二鑄形材料。

在本發明一個或多個實施方式中，上述的形成複合層的步驟可還包含在第二鑄形材料上形成第二中間層；以及，在第二中間層上形成第三鑄形材料。

在本發明一個或多個實施方式中，上述的以第一鑄形材料鑄形半導體晶片的步驟可包含以第一鑄形材料鑄形半導體晶片，並包覆半導體晶片於第一鑄形材料內；以及，自第一鑄形材料遠離晶圓的表面，進行薄形化工藝。

在本發明一個或多個實施方式中，上述的以第一鑄形材料鑄形半導體晶片的步驟中，暴露至少部分的半導體晶片遠離晶圓的表面。

在本發明一個或多個實施方式中，上述的複合層與半導體晶片遠離晶圓的表面的至少部分物理接觸。

在本發明一個或多個實施方式中，上述的半導體晶片與複合層之間設置有第一鑄形材料。

在本發明一個或多個實施方式中，上述的半導體封裝體的製作方法可還包含形成多個矽穿孔於晶圓內。每個矽穿孔的一端暴露於晶圓的上表面，且配置成分別與半導體晶片電性連接。

在本發明一個或多個實施方式中，上述的半導體封裝體的製作方法可還包含在半導體晶片與晶圓之間設置中介層。

在本發明一個或多個實施方式中，上述的設置中介層的步驟包含在中介層內設置多個內連線結構，且每個內連線結構電性連接於半導體晶片其中一個與對應的矽穿孔其中一個之間。

在本發明一個或多個實施方式中，上述的晶圓還具有相對於上表面的下表面。半導體封裝體的製作方法可還包含在晶圓的下表面形成多個導電突塊。

在本發明一個或多個實施方式中，上述的形成導電突塊的步驟可還包含自晶圓的下表面，對晶圓進行研磨工藝，直到至少暴露矽穿孔遠離上表面的一端為止；以及在晶圓的下表面設置多個焊球，其中焊球與半導體晶片電性連接。

在本發明一個或多個實施方式中，上述的形成導電突塊的步驟可還包含形成重分布層連接於晶圓以及焊球之間。

本發明提供一種半導體封裝體，其包含基底、至少一個半導體晶片、第一鑄形材料以及複合層。半導體晶片設置於基底的上表面。第一鑄形材料環繞半導體晶片。複合層設置於半導體晶片上。複合層包含第一中間層以及第二鑄形材料。第二鑄形材料設置於第一中間層遠離半導體晶片的表面。

在本發明一個或多個實施方式中，上述的複合層可還包含第二中間層以及第三鑄形材料。第二中間層設置於第二鑄形材料上。第三鑄形材料設置於第二中間層遠離半導體晶片的表面。

在本發明一個或多個實施方式中，上述的第一中間層物理接觸半導體晶片遠離晶圓的表面的至少部分。

在本發明一個或多個實施方式中，上述的第一鑄形材料設置於第一中間層與半導體晶片之間。

在本發明一個或多個實施方式中，上述的基底包含多個矽穿孔。矽穿孔嵌入於基底內，且與半導體晶片電性連接。

在本發明一個或多個實施方式中，上述的半導體封裝體還包含中介層設置於基底以及半導體晶片之間。中介層可包含多個內連線結構。內連線結構設置於中介層內，且電性連接於半導體晶片以及矽穿孔之間。

在本發明一個或多個實施方式中，上述的半導體封裝體還包含多個導電突塊。導電突塊設置於基底遠離半導體晶片的表面。導電突塊包含重分布層以及多個焊球。重分布層設置於基底遠離半導體晶片的表面。焊球設置於重分布層遠離半導體晶片的表面，且通過重分布層與矽穿孔電性連接。

與現有技術相比，本發明具有如下有益效果：本發明的半導體封裝體及其製作方法，其利用複合層強化半導體封裝體，以作為製造半導體封裝體的工藝中的支撐。舉例來說，像是進行研磨工藝等工藝時，複合層可用以抵抗工藝中作用於半導體封裝體的應力，使得半導體封裝體可減少或避免於工藝中損毀或捲曲，讓半導體封裝體的良率提高，以節省材料成本。

附圖說明

本發明的上述和其他目的、特徵、優點與實施例，通過下方的實施例搭配相對應的圖式能更明顯易懂，必須要強調的是圖式的繪示為本於實務，圖式繪示的不同特徵並非該特徵的實際尺寸比例，必須了解到這些不同特徵可能會因為解說的方便而放大或縮小其尺寸：

圖1繪示依據本發明多個實施方式的半導體封裝體的側視剖面圖。

圖2至圖8繪示依據本發明多個實施方式的半導體封裝體在不同製作階段的簡單側視剖面圖。

圖9至圖12繪示依據本發明另外的多個實施方式的半導體封裝體在不同製作階段的簡單側視剖面圖。

圖13繪示依據本發明多個實施方式的示例的半導體封裝體的側視剖面圖。

圖14繪示依據本發明另外的多個實施方式的示例的半導體封裝體的側視剖面圖。

圖15繪示依據本發明多個實施方式的部分的半導體封裝體在接續的製作階段的簡單側視剖面圖。

圖16繪示依據本發明多個實施方式的半導體封裝體的製作方法的流程圖。

除非有其他表示，在不同圖式中相同的號碼與符號通常被當作相對應的部件。該些圖示的繪示為清楚表達該些實施方式的相關關聯而非繪示該實際尺寸。

具體實施方式

以下將以圖式公開本發明的多個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應了解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，當一個元件被稱為在…上時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。相反地，當一個元件被稱為直接在另一元件，它是不能有其他元件存在於兩者的中間。如本文所用，詞彙及/或包含了列出的關聯項目中的一個或多個的任何組合。

圖1繪示依據本發明多個實施方式的半導體封裝體100的側視剖面圖。如圖1所示，半導體封裝體100包含晶圓110、半導體晶片120、第一鑄形材料130以及複合層140。在多個實施方式中，晶圓110也可視做基底110。在多個實施方式中，晶圓110可由矽基基底、鍺基基底或其他合適的基底。在多個實施方式中，晶圓110(基底110)可包含多個矽穿孔嵌入於晶圓110(基底110)內。半導體晶片120被設置於晶圓110(基底110)的上表面。值得注意的是，此處所述及繪示的半導體封裝體100雖僅包含單一半導體晶片120，然其並非用以限制半導體封裝體100的實施例。在多個實施方式中，半導體封裝體100內也可包含多個半導體晶片120。接續地，第一鑄形材料130被形成，且環繞半導體晶片120。在多個實施方式中，第一鑄形材料130可將半導體晶片120包覆於其內。

複合層140被設置於半導體晶片120上。在多個實施方式中，複合層140可包含第一中間層142以及第二鑄形材料144。在多個實施方式中，第一中間層142可為薄板、薄膜、金屬材料或其他合適的材料。在其他的多個實施方式中，第一中間層142也可包含金屬軌線(圖未繪示)，配置成電性連接半導體晶片120，將如後詳述。在多個實施方式中，第二鑄形材料144被設置於第一中間層142遠離半導體晶片120的表面。在多個實施方式中，第一鑄形材料130與第二鑄形材料144可使用相同的鑄形材料。在多個實施方式中，第一鑄形材料130與第二鑄形材料144可使用不相同的鑄形材料。在多個實施方式中，第一鑄形材料130的熱膨脹係數與第二鑄形材料144的熱膨脹係數可經選擇，以互相匹配。

由於半導體封裝體100的新結構可視為將第一中間層142夾於第一鑄形材料130以及第二鑄形材料144之間，使得半導體封裝體100可藉由複合層140提供支撐以及強化的功能，同時，第二鑄形材料144也可配置成與第一中間層142共同平衡第一鑄形材料130所造成的應力，像是因熱膨脹而產生的應力。如此一來，複合層140的結構可讓半導體封裝體100在多種不同的情況下，避免因受應力而毀損或捲曲。也即，複合層140可確保對半導體封裝體100的結構的強化，並維持薄型化的趨勢。同時，相較將半導體封裝體完全包覆於鑄形材料的封裝體，本案的半導體封裝體100可較為節省使用的材料數量與材料成本，且具有更小的體積。

在多個實施方式中，晶圓110(基底110)可包含多個矽穿孔112(through silicon vias,TSVs)。矽穿孔112設置或嵌入於晶圓110(基底110)內，其中每個矽穿孔112的一端暴露於晶圓110的上表面，且配置成與半導體晶片120分別電性連接。更精確地來說，半導體晶片120可包含多個接觸墊122，且接觸墊122配置成通過導電柱124與矽穿孔112暴露於晶圓110的上表面的一端電性連接。應了解到，此處所述的連接於矽穿孔112以及半導體晶片120之間的導電路徑，僅為示例，並非用以限制矽穿孔112以及半導體晶片120之間的連接方式。

在多個實施方式中，半導體封裝體100可還包含中介層150。中介層150設置於晶圓110(基底110)以及半導體晶片120之間。中介層150可包含多個內連線結構152。內連線結構152設置於中介層150內，且電性連接於對應的半導體晶片120以及對應的矽穿孔112之間。中介層150可還包含鈍化層154(passivation layer)。鈍化層154設置於中介層基底156上，且位於內連線結構152之間，使得鈍化層154可用以避免內連線結構152間彼此互相連接。

在多個實施方式中，半導體封裝體100可還包含多個導電突塊。導電突塊設置於晶圓110(基底110)遠離半導體晶片120的表面，其中導電突塊通過矽穿孔112與半導體晶片120電性連接。在多個實施方式中，導電突塊可包含多個焊球170。在其他的多個實施方式中，導電突塊可包含重分布層160以及多個焊球170。重分布層160設置於晶圓110(基底110)遠離半導體晶片120的表面。重分布層160可包含基底164以及多個導電墊162。在多個實施方式中，焊球170設置於重分布層160遠離晶圓110(基底110)的表面，且通過重分布層160與矽穿孔112電性連接。更進一步來說，焊球170設置於導電墊162上，使得焊球170可電性連接至矽穿孔112，且形成導電路徑於焊球170以及半導體晶片120之間。

圖2至圖8為依據本發明多個實施方式繪示的半導體封裝體100在不同製作階段的簡單側視剖面圖。參照圖2，半導體封裝體100的製作，自提供晶圓110以及中介層150開始。中介層150設置於晶圓110上，在多個實施方式中，晶圓110可包含多個矽穿孔112設置於晶圓110內。值得注意的是，此處所提供的晶圓110可不需包含中介層150或任何嵌入於晶圓110的結構，舉例來說，矽穿孔112，且此處所述關於製造半導體封裝體100的製造流程僅為示例，其並非用以限制晶圓110的結構。在多個實施方式中，在目前製造半導體封裝體100的步驟中，矽穿孔112僅暴露於靠近晶圓110上側的表面。換句話說，每個矽穿孔112具有兩端，在半導體封裝體的製作方法1600(參照圖16)中，在此製造步驟，僅矽穿孔112靠近晶圓110上側表面的一端被暴露，而矽穿孔112的另一端仍包覆於晶圓110內，將在後續的工藝步驟被暴露。晶圓110內的矽穿孔112可通過一個或多個工藝來製造。

在多個實施方式中，中介層150可包含多個內連線結構152、鈍化層154以及中介層基底156。在多個實施方式中，中介層150可通過一個或多個工藝被形成於晶圓110的上表面。在多個實施方式中，中介層150的內連線結構152配置成與矽穿孔112電性連接。

參照圖3，在晶圓110的上側的表面上方設置多個半導體晶片120。在多個實施方式中，半導體晶片120可具有主動表面朝向晶圓110。在多個實施方式中，半導體晶片120可包含接觸墊122設置於主動表面上。接觸墊122配置成供其他元件通過主動表面與半導體晶片120電性連接。在多個實施方式中，導電柱124被設置於晶圓110以及半導體晶片120之間，且電性連接半導體晶片120至晶圓110的導電特徵，像是矽穿孔112等。在多個實施方式中，導電柱124以及內連線結構152可共同形成導電路徑，電性連接於半導體晶片120與對應的矽穿孔112之間。值得注意的是，此處所述的位於半導體晶片120與對應的矽穿孔112之間的導電路徑僅為示例，並非用以限制半導體晶片120與對應的矽穿孔112之間的連接關係。

參照圖4，在接續的步驟，以第一鑄形材料130鑄形半導體晶片120。在多個實施方式中，第一鑄形材料130可將半導體晶片120完全包覆於內。在其他的實施方式中，至少部分的半導體晶片120遠離晶圓110的表面可暴露於第一鑄形材料130外，將如後詳述。在多個實施方式中，以第一鑄形材料130鑄形半導體晶片120的步驟可以多個不同的工藝方法達致。舉例來說，鑄形工藝、部分鑄形工藝以及研磨工藝。也即，可在進行以第一鑄形材料130鑄形半導體晶片120的步驟後，選擇性地，自第一鑄形材料130遠離晶圓110的表面的方向，進行研磨工藝或薄形化工藝，以移除半導體晶片120上方的第一鑄形材料130，讓第一鑄形材料130的厚度縮減，或者，更進一步地，暴露半導體晶片120至少部分的半導體晶片120遠離晶圓110的表面。

值得注意的是，即使對第一鑄形材料130進行研磨工藝或薄形化工藝，半導體晶片120仍被第一鑄形材料130環繞，使得第一鑄形材料130可保護半導體晶片120。舉例來說，其中一種實施方式中，以第一鑄形材料130鑄形半導體晶片120的步驟可為部分鑄形工藝，其中在進行部分鑄形工藝後，至少部分的半導體晶片120遠離晶圓110的表面仍暴露於第一鑄形材料130外。換句話說，形成的第一鑄形材料130覆蓋部分的半導體晶片120遠離晶圓110的表面。如圖4所示，在本實施方式中，半導體晶片120遠離晶圓110的表面仍被第一鑄形材料130覆蓋，以接續進行後續的步驟。

參照圖5，接續地，當第一鑄形材料130鑄形半導體晶片120後，在半導體晶片120的上方形成複合層140。在多個實施方式中，半導體晶片120與複合層140之間可設置有第一鑄形材料130。複合層140可包含第一中間層142以及第二鑄形材料144。在多個實施方式中，形成複合層140的步驟可包含在半導體晶片120的上方形成第一中間層142以及在第一中間層142上形成第二鑄形材料144。在多個實施方式中，第一中間層142可與第一鑄形材料130遠離晶圓110的表面互相固定或貼合。而形成第二鑄形材料144在第一中間層142遠離第一鑄形材料130的表面的步驟，可優先於或接續於進行第一中間層142固定或貼合至第一鑄形材料130遠離晶圓110的表面上的步驟。在多個實施方式中，形成第二鑄形材料144可包含對第二鑄形材料144遠離晶圓110的表面進行研磨工藝或拋光工藝。

參照圖6，自相對於晶圓110上表面的下表面的一側，進行研磨工藝或薄型化工藝，以減少晶圓110的厚度，直到嵌入於晶圓110中的矽穿孔112遠離上表面的一端於晶圓110的下表面被暴露為止。如此一來，半導體晶片120可通過矽穿孔112遠離上表面的一端與其他元件電性連接。在多個實施方式中，作為半導體封裝體100的強化結構的複合層140可在研磨工藝或薄型化工藝進行的過程中，對半導體封裝體100的半成品提供強化與支撐。

參照圖7，在晶圓110的下方形成重分布層160。重分布層160可包含基底164以及導電墊162或導電軌線。導電墊162可電性連接至半導體晶片120。

參照圖8，在晶圓110遠離半導體晶片120的下表面的下方設置多個焊球170，且焊球170與半導體晶片120電性連接。舉例來說，焊球170可設置於重分布層160所形成的導電墊162上，但不限於此。在其他的多個實施方式中，焊球170可設置於與其他元件接腳相對應的位置，並通過重分布層160所形成的導電軌線電性連接重分布層160。換句話說，重分布層160被設置或形成於晶圓110以及焊球170之間，且在晶圓110遠離半導體晶片120的下表面的下方與焊球170共同形成多個導電突塊。

圖9至圖12為依據本發明另外的多個實施方式繪示的半導體封裝體100』在不同製作階段的簡單側視剖面圖。繪示在圖9至圖12中的半導體封裝體100』，接續圖4所示關於形成第一鑄形材料130的步驟，其中所形成的第一鑄形材料130可環繞或包覆半導體晶片120，如圖9所示，在形成複合層140於半導體晶片120上方前，半導體晶片120遠離晶圓110的表面僅部份被第一鑄形材料130給覆蓋。甚或，半導體晶片120遠離晶圓110的表面可完全暴露於第一鑄形材料130外。在多個實施方式中，在進行以第一鑄形材料130鑄形半導體晶片120的步驟後，可接續地，自第一鑄形材料130遠離晶圓110的表面進行研磨工藝或薄形化工藝，以移除半導體晶片120上方的第一鑄形材料130。如此一來，半導體晶片120遠離晶圓110的表面可被部分或完全暴露。值得注意的是，即便在進行研磨工藝或薄形化工藝後，半導體晶片120仍被第一鑄形材料130給圍繞。

接續地，複合層140可形成在半導體晶片120以及第一鑄形材料130上方。甚或，更精確地來說，複合層140可直接形成在半導體晶片120以及第一鑄形材料130上方。換句話說，複合層140可與半導體晶片120遠離晶圓110的表面的至少部分物理接觸。也即，如果任何應力作用於半導體晶片120，應力會直接傳遞並作用到複合層140上，以防止或阻止半導體晶片120受到毀損。

在多個實施方式中，複合層140的第一中間層142可包含金屬軌線(圖未繪示)嵌入於中間層142內。同時，半導體晶片120可還包含其他的主動表面(圖未繪示)，此處所述的主動表面位於半導體晶片120遠離晶圓的表面，使得主動表面可與中間層142的金屬軌線電性連接，以創造與半導體晶片120電性連接的其他可能的導電路徑。

參照圖10，自晶圓110的下表面的一側，進行研磨工藝或薄型化工藝，以減少晶圓110的厚度，直到嵌入於晶圓110中的矽穿孔112遠離上表面的一端於晶圓110的下表面被暴露為止。在多個實施方式中，與半導體晶片120直接接觸的複合層140可在研磨工藝或薄型化工藝進行的過程中，對半導體封裝體100』的半成品提供強化與支撐。

參照圖11以及圖12，多個導電突塊被形成於晶圓110遠離半導體晶片120的下表面的一側，為半導體晶片120創造與其他元件的電性接點。此處所述的製造過程，可與圖7以及圖8中所述的製造過程相對應。

圖13為依據本發明多個實施方式繪示的示例性的半導體封裝體100在進行後續的步驟中的側視剖面圖。雖然並未在此處繪示，應了解到，晶圓110可具有切割線區域，配置成自切割線區域切割晶圓110，將半導體封裝體100與鄰近的另一半導體封裝體100分割。如圖13所繪示的虛線，僅為示例，用以顯示分割半導體封裝體100與鄰近的另一半導體封裝體100的製造流程。在圖13所示的沿著切割線區域切割的方法，可避免半導體晶片120或半導體封裝體100內的其他結構受到毀損。

圖14為依據本發明另外的多個實施方式繪示的示例的半導體封裝體1400的側視剖面圖。如同圖14所示，在多個實施方式中，半導體封裝體1400可包含晶圓110(基底110)、半導體晶片120、第一鑄形材料130、複合層140』、中介層150、重分布層160以及焊球170。第一鑄形材料130設置於半導體晶片120以及複合層140』之間。複合層140』可包含第一中間層142、第二鑄形材料144、第二中間層146以及第三鑄形材料148。層疊第一中間層142、第二鑄形材料144、第二中間層146以及第三鑄形材料148，以形成複合層140』。第二中間層146設置於第二鑄形材料144上。第三鑄形材料148設置於第二中間層146遠離半導體晶片120的表面。在多個實施方式中，第一鑄形材料130、第二鑄形材料144以及第三鑄形材料148可使用相同的鑄形材料。在多個實施方式中，第一鑄形材料130、第二鑄形材料144以及第三鑄形材料148可使用不相同的鑄形材料。

圖15依據本發明另外的多個實施方式繪示的半導體封裝體1500在接續的製作階段的簡單側視剖面圖。如同圖15所示，在多個實施方式中，半導體封裝體1500可包含晶圓110(基底110)、半導體晶片120、第一鑄形材料130、複合層140』、中介層150、重分布層160以及焊球170。半導體晶片120遠離晶圓110的表面的至少部分與第一中間層142物理接觸。複合層140』可包含第一中間層142、第二鑄形材料144、第二中間層146以及第三鑄形材料148。層疊第一中間層142、第二鑄形材料144、第二中間層146以及第三鑄形材料148，以形成複合層140』。第二中間層146設置於第二鑄形材料144上。第三鑄形材料148設置於第二中間層146遠離半導體晶片120的表面。在多個實施方式中，第一鑄形材料130、第二鑄形材料144以及第三鑄形材料148可使用相同的鑄形材料。在多個實施方式中，第一鑄形材料130、第二鑄形材料144以及第三鑄形材料148可使用不相同的鑄形材料。

由於此處所述的複合層140』可提供半導體封裝體1400以及半導體封裝體1500支撐以及強化的功能。進一步來說，複合層140』包含的額外層，像是第二中間層146以及第三鑄形材料148。複合層140』可提供半導體封裝體1400以及半導體封裝體1500更多變動的彈性，並進一步加強結構的強度。舉例來說，若第一中間層142內嵌入有金屬軌線，則複合層140』內其他層可提供足夠的結構強度，以抵抗應力。值得注意的是，此處所述的複合層140』僅為示例，並非用以限制本發明，本領域具有通常知識者可根據實際需求調整複合層140』的堆疊層數。

圖16為依據本發明多個實施方式繪示的半導體封裝體的製作方法1600的流程圖。如圖16所示，半導體封裝體的製作方法1600從步驟1610開始，在晶圓的上表面上方設置多個半導體晶片。接續地，在步驟1620，半導體晶片被鑄形於鑄形材料中。接著，在鑄形半導體晶片後，在半導體晶片的上方形成複合層。在多個實施方式中，在半導體晶片的上方形成複合層的步驟可包含設置中間層於半導體晶片上方以及形成鑄形材料於中間層上。在另外的多個實施方式中，在半導體晶片的上方形成複合層的步驟可包含設置第一中間層於半導體晶片上方、形成第二鑄形材料於第一中間層上、在第二鑄形材料上形成第二中間層以及在第二中間層上形成第三鑄形材料。如此一來，複合層可提供半導體封裝體的半成品在後續工藝過程中的強化以及支撐。

在多個實施方式中，鑄形半導體晶片的步驟可包含鑄形工藝以及部分鑄形工藝。而部分鑄形工藝中所形成的鑄形材料仍圍繞半導體晶片。在多個實施方式中，可自鑄形材料遠離晶圓的表面，進行研磨工藝或薄形化工藝，以薄化鑄形材料高於半導體晶片的部分。在多個實施方式中，鑄形材料設置於半導體晶片與複合層之間。在其他的多個實施方式中，至少部分的半導體晶片遠離晶圓的表面被暴露。在其他的多個實施方式中，複合層可與至少部分的半導體晶片遠離晶圓的表面物理接觸。

在多個實施方式中，晶圓還具有下表面，相對於晶圓的上表面。晶圓包含多個矽穿孔，設置於晶圓內。每個矽穿孔的一端暴露於晶圓的上表面，且配置成與半導體晶片電性連接。在多個實施方式中，半導體封裝體的製作方法1600可還包含形成多個矽穿孔於晶圓內。形成多個矽穿孔於晶圓內的步驟可包含前側工藝，像是自晶圓的上表面蝕刻晶圓形成穿孔(via)、沉積介電層於晶圓的上表面、沉積阻障層及/或晶種層、填滿穿孔、自晶圓的上表面進行拋光工藝以及沉積基屬化層以及鈍化層等步驟，包含但不限於此。

在多個實施方式中，半導體封裝體的製作方法1600可還包含在半導體晶片與晶圓之間設置中介層。在多個實施方式中，設置中介層的步驟可包含通過一個或多個工藝，在中介層內形成或設置多個內連線結構。每個內連線結構可電性連接於半導體晶片與矽穿孔之間。

在多個實施方式中，半導體封裝體的製作方法1600可還包含在晶圓遠離半導體晶片的下表面形成多個導電突塊。在多個實施方式中，形成導電突塊的步驟可包含自晶圓的下表面，對晶圓進行研磨工藝，直到至少暴露矽穿孔遠離上表面的一端為止；以及在晶圓的下表面設置多個焊球。在多個實施方式中，半導體封裝體的製作方法1600可還包含形成重分布層連接於晶圓以及焊球之間。

綜上所述，本發明提供一種半導體封裝體的製作方法包含在晶圓的上表面上方設置多個半導體晶片；以第一鑄形材料鑄形半導體晶片；以及，在鑄形半導體晶片後，在半導體晶片的上方形成複合層。根據前述半導體封裝體的製作方法所形成的半導體封裝體可包含基底、至少一個半導體晶片、第一鑄形材料以及複合層。半導體晶片設置於基底的上表面。第一鑄形材料環繞半導體晶片。複合層設置於半導體晶片上。複合層包含第一中間層以及第二鑄形材料。第二鑄形材料設置於第一中間層遠離半導體晶片的表面。由於複合層可提供半導體封裝體在製造過程中的強化與支撐，舉例來說，進行研磨工藝或薄型化工藝時，對抗應力的支撐。所以本發明公開的半導體封裝體的製作方法可提升製造的良率，並讓半導體封裝體對應力具有更強的抵抗能力。

雖然本發明已經以實施方式公開如上，然其並非用以限定本發明，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可作各種變動與潤飾，因此本發明的保護範圍當視權利要求所界定者為準。