A/d轉換器的製作方法
2023-04-30 07:46:46
專利名稱：A/d轉換器的製作方法
技術領域：
本發明涉及將模擬信號轉換成數位訊號的A/D轉換器的改進。
背景技術：
以下，對以往的A/D轉換器進行說明。 圖24是表示以往的並聯型A/D轉換器1200的圖。 在圖24中，上述並聯型A/D轉換器1200，作為外部輸入具有模 擬輸入信號AIN、外部輸入動作時鐘信號CKIN、開始信號ST,並由 參考電壓生成電路1201、比較電路1202、邏輯電路1203、和時鐘緩 衝電路1204構成。
上述時鐘緩衝電路1204包括相互串聯連接的多個反相器，以上 述外部輸入動作時鐘信號CKIN為輸入，通過所謂的反相器延遲、即 通過將從相互串聯連接的多個反相器的第一級輸入的外部輸入動作 時鐘信號CKIN由上述多個反相器依次延遲，來生成上述比較電路用 動作時鐘信號CLK_CMP、和上述邏輯電路用動作時鐘信號 CLK一ENC。
因此，外部輸入動作時鐘信號CKIN、比較電路用動作時鐘信號 CLI—CMP、和邏輯電路用動作時鐘信號CLK—ENC的頻率、振幅、 佔空比和抖動等各個信號參數全部相同。
不過，該邏輯電路用時鐘信號CLK一ENC與上述比較電路用時 鍾信號CLK_CMP的相位相互反相。
專利文獻1 (實施方式1)中對上述以往的並聯型A/D轉換器的 動作進行了說明。
圖25是表示專利文獻1的實施方式1的A/D轉換器1200的結 構的圖。如圖25所示，A/D轉換器1200具有參考電壓生成電路(參考電 壓生成單元)1201、差動放大器列(差動放大單元)112、和操作電 路(操作單元、比較電路)1202。
該A/D轉換器1200還可以具有編碼電路(編碼單元、邏輯電路)
1203。
參考電壓生成電路1201利用相互串聯連接的分壓用的多個電阻 Rl ~ Rm ( m為大於等於2的整數)產生多個參考電壓VRl ~ VRm + 1。其中，參考電壓VRm+ 1從高電壓(電源電壓)施加用的節點1201a 與電阻Rm連接的抽頭獲得，參考電壓VRi(i-2，…，m)從連接 在電阻Ri - 1與電阻Ri之間的抽頭獲得，參考電壓VR1從低電壓(接 地電壓)施加用的節點1201b與電阻R1連接的抽頭獲得。
差動放大器列112包括m + 1個差動放大器Al ~ Am + 1，對多 個參考電壓VR1~ VRm+ l分別與從模擬信號電壓輸入端子104輸入 的輸入模擬信號電壓Ain的電壓差進行放大，生成多個輸出電壓組。
在這裡，多個輸出電壓組各自包含互補的非反相輸出電壓和反相 輸出電壓。
來自差動放大器Al ~ Am + 1的輸出電壓組中所包含的非反相輸 出電壓和反相輸出電壓被直接輸出到操作電路(比較電路)1202內的 比較電路Crl ~ Crn + 1。
此外，操作電路(比較電路)1202包含11 + 1個比較電路(比較 單元)Crl ~ Crn + 1，比較電路Crl ~ Crn + 1各自都具有4個輸入。 比較電路Crl ~ Cr4接收差動放大器Al和A2的非反相輸出電壓和反 相輸出電壓，比較電路Cr5 ~ C8接收差動放大器A3和A4的非反相 輸出電壓和反相輸出電壓，…，比較電路Crn - 2 ~ Cn + 1接收差動 放大器Am和Am + 1的非反相輸出電壓和反相輸出電壓。即，每4 個比較電路從其兩端的2個差動放大器接收非反相輸出電壓和反相輸 出電壓。
操作電路(比較電路)1202接收多個輸出電壓組，按照時鐘信 號進4於動作。各比較電路Crl ~ Crn + 1具有輸入電晶體部和正反饋部。多個 輸出電壓組中的第l輸出電壓組和第2輸出電壓組被輸入於輸入晶體 管部。正反饋部按照時鐘信號進行動作。
編碼電路1203對比較結果(數位訊號)進行編碼，生成數字數 據信號。
這樣，在以往的並聯型A/D轉換器1200中，例如，如上所述， 參考電壓生成電路1201由相互串聯連接的多個電阻構成，並且通過 在該串聯連接體的一端連接高電壓側基準電壓、在另一端連接低電壓 側基準電壓而構成。
從這些電阻之間的多個連接點分別輸出各個分壓電壓作為參考電壓。
在差動放大器列112中，多個差動放大器各自具有2個輸入端子， 向一個輸入端子輸入輸入模擬信號電壓，向另 一個輸入端子輸入參考 電壓之一，並輸出非反相輸出電壓和反相輸出電壓。
關於比較電路1202,在上述輸入電晶體部，通過對來自差動放 大器的非反相輸出電壓和反相輸出電壓進行規定的加權運算來確定 閾值電壓，將第1非反相輸出電壓與第l反相輸出電壓的差分、與第 2非反相輸出電壓與第2反相輸出電壓的差分之間的比較結果輸出給 正反饋部。
正反饋部在時鐘信號為規定電平的情況下，對從輸入電晶體部輸 出的比較結果進行放大，並將放大後的比較結果作為數位訊號輸出給 編碼電路。該數位訊號例如是與比較結果相應的H電平或L電平的 數位訊號。
這樣，在圖24所示的以往的並聯型A/D轉換器1200中，利用 時鐘緩沖電路1204對外部輸入動作時鐘信號進行延遲、反相，從而 生成比較電路用動作時鐘信號CLK_CMP、和邏輯電路用動作時鐘信 號CXK—ENC。
因此，如圖26所示，在使用佔空比為50%的時鐘作為外部輸入 動作時鐘信號CKIN的情況下，所生成的上述比較電路1202的比較期間、和上述邏輯電路1203的初始化期間為相同的期間。
同樣地，上述比較電路1202的初始化期間和上述邏輯電路1203 的編碼期間為相同期間，進行A/D轉換。
這樣，在以往的並聯型A/D轉換器中，比較電路用動作時鐘信 號CLK_CMP和邏輯電路用時鐘信號CLK—ENC通過簡單地分配外 部輸入動作時鐘信號CKIN來生成。
因此，外部輸入動作時鐘信號CKIN的佔空比、頻率、抖動等特 性就決定了 A/D轉換器的最高工作頻率、功耗等性能。
另外，由於工作時必須要提供外部輸入動作時鐘信號CKIN，所 以，需要對該供給用的時鐘發生器付出成本和面積。
接下來，圖27是表示以往的逐次比較型A/D轉換器1300的圖。
在圖27中，上述逐次比較型A/D轉換器1300,作為外部輸入具 有模擬輸入信號AIN、外部輸入動作時鐘信號CKIN、開始信號ST， 由參考電壓生成電路1301、比較電路1302、和邏輯電路1303構成。
專利文獻2(第1實施例)中對上述以往的逐次比較型A/D轉換 器1300的動作進行了說明。
圖28表示專利文獻2的第1實施例中的A/D轉換器1300的結構。
如圖28所示，A/D轉換器1300具有模擬輸入端子51和模擬參 考電源端子52,並且構成為具有控制部1;反相器2~6、 8和17 ~ 21; NAND電路7和9~16;傳輸門22 32;構成電容器陣列部的電 容器33 36;比較器1302;以及存儲寄存器38。
另外，A/D轉換器1300內的參考電壓生成電路1301構成為包括 傳輸門22~32、電容器33~36以及反相器21。
傳輸門24、 26、 28、 30和電容器33、 34、 35、 36相互串聯連接， 並連接在地與比較電路1302的同相輸入端之間。該比較電路1302的 同相輸入端通過傳輸門32#"地。
另外，傳輸門25、 27、 29、 31的一端連接到傳輸門24、 26、 28、 30與電容器33、 34、 35、 36的連接點，並且另一端共同連接並通過傳輸門22、 23與模擬參考電源端子52和模擬輸入端子51相連接。
此外，A/D轉換器1300內的逐次比較邏輯電路1303構成為具有 控制部1;反相器2~6、 8、 17~20; NAND電路7和9 ~ 16。
控制電路1的END通過反相器6連接到NAND電路7和9 ~ 16 的一個輸入端。控制部1的控制信號S1、S2、S5、S7、S9連接到NAND 電路7、 9、 12、 14、 16的另一個輸入端，控制部1的控制信號S3、 S4、 S6、 S8通過反相器2、 3、 4、 5連接到NAND電路10、 11、 13、 15的另一個輸入端。
NAND電路7的輸出端通過反相器8連接到傳輸門23、 32的控 制輸入端，並且反相器8的輸出通過反相器21連接到傳輸門22的控 制輸入端。另外，NAND電路10、 11、 13、 15的輸出連接到傳輸門 25、 26、 28、 30的控制輸入端，NAND電路9、 12、 14、 16的輸出通 過反相器17、 18、 19、 20連接到傳輸門24、 27、 29、 31的控制輸入 端。
在這裡，如下式所示地設定電容器33 (容量Cl) 、 34 (容量 C2) 、 35 (容量C3)、和36 (容量C4 )的相對容量比。 Cl:C2:C3:C4=l:l/2:l/4:l/4 ... (1)
另外，圖29U)、 (b)、 (c)、 (d)、 (e)、 (f)、 (g)、 (h)、 (i)、 (j)和(k)是表示專利文獻2的第1實施例中的動 作信號的時序圖。
接下來，參照圖28的方框圖和圖29 U) 、 (b)、 (c)、 (d)、 (e)、 (f) 、 (g) 、 (h) 、 (i) 、 (j)和(k)的時序圖，對專 利文獻2的第1實施例的動作進行說明。
關於由控制部1輸出的控制信號S1 S9和END信號的定時， 與專利文獻2的以往的例子(參考圖30)的情況相同地進行動作。
即，首先，在採樣期間Tl (參考圖31),由控制部l輸出的控 制信號S1、 S3、 S5、 S7、 S9的輸出電平為"HIGH"，傳輸門67、 69、 71、 73和75呈導通狀態。
另外，由控制部1輸出的控制信號S2、 S4、 S6和S8的輸出電平以及反相器77的輸出電平為"LOW"，傳輸門66、 68、 70、 72、和 74呈關斷狀態，由模擬輸入端子55輸入的模擬信號經由傳輸門75、 67、 69、 71和73，傳輸到電容器78、 79、 80和81，進行電容的充方文 電。由此，進行該模擬信號的模擬值的採樣。在接著上述採樣期間的下一個保持期間T2中，由控制部l輸出 的控制信號Sl、 S3、 S5、 S7、 S9的輸出電平變為"LOW"，傳輸門 67、 69、 71、 73和75呈關斷狀態，在採樣期間T中取入的電荷被電 容器78、 79、 80和81所保持。此時，在設輸入到模擬輸入端子55的模擬電壓的電平為Vi時， 輸入到比較器37的比較線的電位V由下式表示。V=-Vi … (2)接下來，進入A/D轉換動作。首先，在轉換動作的第l狀態下， 在控制部1中，控制信號S3的輸出電平變為"HIGH"，傳輸門67呈 導通狀態。由此，電容器78的一個端子被施加由模擬參考電源端子 56輸入的參考電壓Vr的電平。因為電容器78的容量Cl為電容器Cl ~ C4總容量值的1/2，所 以輸入比較器37的比較線的電位V由下式給出。V= - Vi +Vr/2 ... (3)在上式(3)中，當VO時，比較器37發送給控制部1的輸出 電平為"0"，由控制部1輸出的控制信號S3的輸出電平保持"HIGH" 不變，由此，傳輸門67仍為導通狀態，最高位比特被設定為"l"。此外，當V>0時，比較器37的輸出電平為"HIGH"，控制部1 輸出的控制信號S2的輸出電平為"HIGH"、S3的輸出電平為"LOW", 傳輸門66呈導通狀態、傳輸門67呈關斷狀態，最高位的比特被設定 為"0"。由此，在圖31中，在S2的輸出電平為"LOW"、 S3的輸出電平 為"HIGH"的狀態下，最高位比特被設定為"HIGH"。然後，確定自最高位起的第2比特。在控制部1中，設控制信號S5的輸出電平為"HIGH"，設傳輸門69為導通狀態，由此，根據已經設定的最高位比特的狀態，輸入到比較器37的比較線電位V為下述2個式子中之一表示的電位。V = - Vi + Vr/2 + Vr/4 (最高位比特為"HIGH，，時)… (4)V=-Vi + Vr/4 (最高位比特為"LOW"時)… (5)在圖31的時序圖表示的例子中，最高位比特被設定為"HIGH"，所以比較線電位V由下式表示。V= - Vi +Vr +Vr/4 … (6)在這裡，也與確定最高位比特時相同地，利用比較器37和控制 部1，當V0時，設定為"0"。以下，通過相同的步驟，到確定了最低位比特 為止，被分類為(1111) ~ ( 0000 )的八個狀態中的某一個。在圖31 的時序圖中，最終為(1100)。然後，如上所述，結束A/D轉換，在將轉換結果寫入存儲寄存 器38中的狀態中，在圖28的專利文獻2的第1實施例的逐次比較型 A/D轉換器1300中，由控制部1輸出的END信號的電平從"LOW" 變為"HIGH"。利用該END信號的控制作用，A/D轉換結果被寫入存儲寄存器 38中，並且，反相器6的輸出電平從"HIGH"變為"LOW，，，從而NAND 電路7和9 ~ 16的輸出電平全部變為"HIGH"。由此，利用反相器8和17~21的反相作用，傳輸門22、 25、 26、 28和30的各個門全部為導通狀態，而傳輸門23、 24、 27、 29、 31、 和32的各個門全部為關斷狀態。在這種情況下，電容器33~36中的總電荷容量Q如下式所示地 被初始化。Q-Cl.Vr ... (7)因此，在繼續進行的下一次A/D轉換的採樣狀態中，傳輸門22、 24、 26、 28和30的各個門全部為關斷狀態。另外，傳輸門23、 25、 27、 29、 31和32的各個門全部為導通狀態，採樣開始時B線的電位電平Vo如下式所示。Vo = Vr.C1/ ( Cl+C2+C3+C4 ) - Vr/2 … (8 ) 因此，施加於模擬輸入端子101的模擬電壓值的對於電容器33~36的採樣與之前轉換時所採樣/保持的電荷容量無關，始終從Vr/2的電平開始進行充電或者放電，所以一般情況下，對同一電平的模擬輸入電壓能得到始終固定的A/D轉換特性。另外，關於針對電容器33~36的所必須進行的充電或者放電的最大電荷量，與以往情況下介於最大0 Vr電平的範圍內相比，在本專利文獻2的第1實施例中為介於0~ Vr/2和Vr/2 ~ Vr的範圍內的狀態，因此，電荷量降低為1/2。因此，當採樣期間和以往的例子相同的情況下，可以將對連接到模擬輸入端子101的電阻值的容許值提高到2倍，另外，當連接到模擬輸入端子的電阻值相同的情況下，可以將採樣期間的長度縮短到1/2。即，參考電壓生成電路1301具有相互並聯連接、且容量比被設 定為1: 1/2: 1/4:1/4等的多個電容，逐次比較邏輯電路1303在採樣 期間內，通過將模擬輸入信號AIN連接到多個電容的一端來進行採 樣。在接下來的保持期間內，逐次比較邏輯電路1303將全部電容從 接地斷開，從而對取入的電荷進行保持。接下來，圖32表示上述圖27所示的逐次比較型A/D轉換器的 動作的定時。在上述逐次比較型A/D轉換器1300的結構中，如圖32所示， 根據外部輸入動作時鐘信號CKIN來生成初始化期間、比較期間、編 碼期間，進行A/D轉換。因此，以往的逐次比較型A/D轉換器1300與上述以往的並聯型 A/D轉換器1200 —樣，依存於外部輸入動作時鐘信號CKIN的特性 決定A/D轉換器的性能，在進行動作時，必須提供外部輸入動作時鐘 信號CKIN。專利文獻1:日本特開2003 - 158456號公報專利文獻2:日本特開平5 - 259913號公報但是，在近年的使用上述A/D轉換器的系統中，所要求的動作 時鐘高速化，另外，還受到外部輸入動作時鐘信號的佔空比、抖動的 影響，沒有足夠的比較時間，維持轉換精度變得越來越困難。發明內容本發明就是為解決如上所述的以往的問題而作出的，目的在於提 供一種A/D轉換器，其能夠確保A/D轉換器的各個A/D轉換動作期 間，能夠利用對A/D轉換器來說為最佳的佔空比、頻率、抖動的時鐘 信號進行工作，能夠實現高速動作、低功耗、高轉換精度。為了解決上述問題，技術方案1中的A/D轉換器的特徵在於， 具有參考電壓生成電路，生成將模擬輸入信號轉換為數字輸出信號 時的比較對象即參考電壓；比較電路，將上述模擬輸入信號和上述參 考電壓進行比較；邏輯電路，基於該比較電路的輸出結果，輸出對應 於上述模擬輸入信號的數字輸出信號；時鐘生成電路，將用於使該 A/D轉換器開始進行動作的開始信號作為觸發信號，生成提供給上述 比較電路和上述邏輯電路的動作時鐘。技術方案2中的A/D轉換器的特徵在於，在技術方案1記載的 A/D轉換器中，上述時鐘生成電路具有使上述開始信號延遲的延遲電 路，並使該延遲電路的輸出信號反饋，生成上述動作時鐘。技術方案3中的A/D轉換器的特徵在於，在技術方案2記載的 A/D轉換器中，上述時鐘生成電路還具有相位比較器，該相位比較器 對上述延遲電路的輸入信號和上述延遲電路的輸出信號進行相位比 較，並將其輸出作為控制該延遲電路的延遲量的控制信號提供給上述 延遲電路。技術方案4中的A/D轉換器的特徵在於，在技術方案2或3記 載的A/D轉換器中，上述時鐘生成電路中的上述延遲電路的延遲時間 是可變的。技術方案5中的A/D轉換器的特徵在於，在技術方案1至4任 意一項記載的A/D轉換器中，上述時鐘生成電路具有動作時間檢測電 路，並根據該檢測出的動作時間來生成上述動作時鐘，所述動作時間 檢測電路對作為該A/D轉換器的構成要素的上述參考電壓生成電路、 上述比較電路、上述邏輯電路中的任意一個電路的動作時間進行檢 測。技術方案6中的A/D轉換器的特徵在於，在技術方案5記載的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述比較電 路的比較動作時間，根據該檢測出的比較動作時間來生成上述動作時 鍾。技術方案7中的A/D轉換器的特徵在於，在技術方案5記載的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述比較電 路的初始化時間，根據該檢測出的初始化時間來生成上述動作時鐘。技術方案8中的A/D轉換器的特徵在於，在技術方案5記栽的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述邏輯電 路的編碼時間，根據該檢測出的編碼時間來生成上述動作時鐘。技術方案9中的A/D轉換器的特徵在於，在技術方案5記載的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述邏輯電 路的初始化時間，根據該檢測出的初始化時間來生成上述動作時鐘。技術方案10中的A/D轉換器的特徵在於，在技術方案5記載的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述比較電 路的比李支動作時間和初始化時間之和的時間，才艮據該檢測出的和的時 間來生成上述動作時鐘。技術方案ll中的A/D轉換器的特徵在於，在技術方案5記栽的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述邏輯電 路的編碼時間和初始化時間之和的時間，才艮據該檢測出的和的時間來 生成上述動作時鐘。技術方案12中的A/D轉換器的特徵在於，在技術方案5記栽的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述比較電路的比較時間和上述邏輯電路的編碼時間之和的時間，根據該檢測出 的和的時間來生成上述動作時鐘。技術方案13中的A/D轉換器的特徵在於，在技術方案5記載的 A/D轉換器中，上述被檢測動作時間的電路的動作時間是上述比較電 路的初始化時間和上述邏輯電路的初始化時間之和的時間，根據該檢 測出的和的時間來生成上述動作時鐘。技術方案14中的A/D轉換器的特徵在於，在上述技術方案5記 載的A/D轉換器中，上述時鐘生成電路在由上述動作時間檢測電路檢 測出的動作時間以外的時間，使在上述參考電壓生成電路、上述比較 電路、上述邏輯電路中被檢測該動作時間的電路停止工作。技術方案15中的A/D轉換器的特徵在於，在技術方案l記載的 A/D轉換器中，上述開始信號是提供給作為該A/D轉換器的構成要素 的電路中的任意一個的電源的上升沿。本發明通過在A/D轉換器的內部設置不需要外部輸入時鐘的時 鍾生成電路，從而在外部不需要時鐘振蕩器。另外，通過產生A/D轉換器的最佳動作時鐘而不依存於外部輸 入時鐘的特性，A/D轉換器能夠利用最佳動作時鐘進行工作，能夠實 現A/D轉換器的高速動作、低功耗、高轉換精度。
圖l是表示本發明的實施方式1的A/D轉換器100的圖。 圖2是表示該實施方式1的A/D轉換器100的動作時序圖。 圖3是表示實施方式1的變形例的A/D轉換器100a的圖。 圖4是表示實施方式1的變形例中的開始信號生成電路105的圖。圖5是圖4的開始信號生成電路的動作時序圖。 圖6是表示本發明的實施方式2的A/D轉換器200的圖。 圖7是該實施方式2的A/D轉換器200的動作時序圖。 圖8是表示實施方式2的變形例的A/D轉換器200b的圖。圖9是表示時鐘生成電路300的結構例的圖。
圖10是表示時鐘生成電路400的結構例的圖。
圖11是表示時鐘生成電路500的結構例的圖。
圖12是表示時鐘生成電路600的結構例的圖。
圖13是表示時鐘生成電路700的結構例的圖。
圖14是表示動作時鐘檢測電路800的結構例的圖。
圖15是圖14的結構的動作時序圖。
圖16是表示動作時鐘檢測電路900的結構例的圖。
圖17是圖16的結構的動作時序圖。
圖18是表示動作時間檢測電路1000的結構例的圖。
圖19是表示圖14、圖16、圖18的結構的第1動作時序圖。
圖20是表示圖14、圖16、圖18的結構的第2動作時序圖。
圖21是表示動作時間檢測電路1100的結構例的圖。
圖22是圖21的結構的第1動作時序圖。
圖23是圖21的結構的第2動作時序圖。
圖24是表示以往的A/D轉換器1200的圖。
圖25是表示專利文獻1記載的以往的A/D轉換器1200的結構 例的圖。
圖26是表示圖24的結構的動作時序圖。 圖27是表示以往的其他A/D轉換器1300的圖。 圖28是表示專利文獻2記載的以往的其他A/D轉換器1300的 結構例的圖。
圖29是表示圖28的結構的動作時序圖。
圖30時表示專利文獻2記載的以往的其他A/D轉換器(2)的 結構例的圖。
圖31是圖30的結構的動作時序圖。 圖32是圖27的結構的動作時序圖。 (附圖標記說明)
100: A/D轉換器；101:參考電壓生成電路；102:比較電路；103:邏輯電路；104:時鐘生成電路；105:開始信號生成電路；200: A/D轉換器；201:參考電壓生成電路；202:比較電路；203:邏輯 電路；204;時鐘生成電路；205:開始信號生成電路；300:時鐘生 成電路；301:延遲電路；302: AND; 303: EXOR; 400:時鐘生成 電路；401:延遲電路；402: AND; 403: EXOR; 404:第1 INV; 500:時鐘生成電路；501:延遲電路；502: AND; 503: EXOR; 504: 相位比較電路；505:第1INV; 600:時鐘生成電路；601:可變延遲 電路；602: AND; 603: EXOR; 604第1 INV; 700:時鐘生成電路； 701:可變延遲電路；702: AND; 703: EXOR; 704:第1 INV; 705: 動作時間檢測電路；800:動作時間檢測電路；801:比較器；802: 第1電阻；803:第2電阻；805:比較電路；806:第1開關；807: 第2 INV; 808:開關組；809:電容組；900:動作時間檢測電路；901: 第1比較器；902:第2比較器；903:第3電阻；904:第4電阻； 905:比較電路；906:參考電壓生成電路；1000:動作時間檢測電路； 1001:第3比較器；1002:第5電阻；1003:第6電阻；1004:動作 時間檢測輔助電路；1005:第7電阻；1006:第2開關；1007:第3 開關；1008:比較電路；1009:參考電壓生成電路；1100:動作時間 檢測電路；1101:邏輯電路；1200: A/D轉換器；1201:參考電壓生 成電路；1202:比較電路；1203:邏輯電路；1204:時鐘緩衝器；1300: A/D轉換器；1301:參考電壓生成電路；1302:比較電路；1303:邏 輯電路；1501: PMOS電晶體；1502: NMOS電晶體；1503:第1 電容；1504:第2電容；1505:第l反相器；1506:第2反相器；AIN: 模擬輸入信號；CKIN:外部輸入動作時鐘信號；CLK_CMP:比較 電路用動作時鐘信號；CLK一ENC:邏輯電路用動作時鐘信號；CLK: 第1時鐘信號；CLKA:第2時鐘信號；CLKB:第3時鐘信號；DOUT: 數字輸出信號；ST:開始信號；CONTA:檢測信號；VDD:電源電 壓；VSS:接地電壓；Va:第1輸入信號；Vb:第2輸入信號；CONT: 控制信號；AIN:模擬輸入信號；VREFH:第1參考電壓信號；VREFL: 第2參考電壓信號；VREFM1:第3參考電壓信號；VREFM2:第4參考電壓信號；CMPOUT:比較結果輸出信號
具體實施例方式
以下，結合附圖對本發明的實施方式進行說明。 (實施方式1)
圖1是表示本發明的實施方式1的並聯型A/D轉換器100的框圖。
圖1表示的本實施方式1的A/D轉換器100由以下部分構成 參考電壓生成電路101，生成作為比較對象的參考電壓，以將模擬輸 入信號轉換為數字輸出信號；比較電路102，將模擬輸入信號AIN與 在參考電壓生成電路IOI中生成的參考電壓進行比較；邏輯電路103， 基於上述比較電路101的輸出結果輸出數字輸出信號；時鐘生成電路 104,根據開始信號ST自動生成動作時鐘信號CLK—CMP、 CLK一ENC。
圖2表示本實施方式1的A/D轉換器100的動作時序圖。
在圖2所示的上述比較電路用動作時鐘CLK—CMP的"LOW"、 "HIGH"期間內，比較電路102分別進行初始化動作、比較動作。
另外，在上述邏輯電路用動作時鐘信號CLK一ENC的"LOW"、 "HIGH"期間內，邏輯電路103分別進行初始化動作、編碼動作。
上述比較電路用動作時鐘信號CLK_CMP與上述邏輯電路用動 作時鐘信號CLK一ENC相互同步且相位相反。因此，在比較電路102 結束比較動作之後，與此同步地，編碼電路(邏輯電路103)開始編 碼動作，在編碼動作結束後，開始下一個周期的比較動作。由此，能 夠交替地進行比較動作和編碼動作。
但是，上述時鐘生成電路104以上述開始信號ST作為觸發信號， 在A/D轉換器100的內部生成上述比較電路用動作時鐘信號 CLKj:MP和上述邏輯電路用動作時鐘信號CLK_ENC。因此，不需 要在以往電路中所必需的外部輸入動作時鐘信號CKIN。
另外，由於上述時鐘生成電路104隻是以上述開始信號ST作為觸發信號來生成時鐘信號，所以，能夠生成與外部時鐘信號無關的、 具有規定的各個信號參數(振幅、頻率、佔空比、抖動等)的上述比
較電路用動作時鐘信號CLK_CMP和上述邏輯電路用動作時鐘信號 CLK—ENC。
因此，通過適當地設定上述比較電路用動作時鐘信號CLK一CMP 和上述比較電路用動作時鐘信號CLK一ENC,可以分別恰當地確保上 述比較電路102的動作所需要的比較期間、初始化期間和上述邏輯電 路103的動作所需要的初始化期間、編碼期間。
其結果是可以高速、高精度並且低功耗地進行A/D轉換。
這樣，根據本實施方式1，利用設置在並聯型A/D轉換器內部的 時鐘生成電路104來生成時鐘信號，使用該時鐘信號進行A/D轉換， 因此不需要外部的時鐘振蕩器。另外，通過適當地設定時鐘生成電路 104的各個參數，能夠向A/D轉換器提供具有最佳的佔空比、頻率、 抖動的時鐘信號，能夠使A/D轉換器最佳地進行動作，從而可得到能 實現高速動作、低功耗、高轉換精度的A/D轉換器。
另外，上述開始信號還可以使用提供給本實施方式1的A/D轉 換器、或者構成該A/D轉換器的任意一個電路的電源的上升沿。 (實施方式1的變形例)
圖3表示本發明的實施方式1的變形例的A/D轉換器100a的一 個例子。
圖3所示的本實施方式1的變形例的A/D轉換器100a由以下部 分構成開始信號生成電路(檢測電路)105，利用電源的上升沿生 成開始信號ST;比較電路102,將模擬輸入信號AIN與在參考電壓 生成電路101中生成的參考電壓進行比較；邏輯電路103，基於上述 比較電路102的輸出結果輸出數字輸出信號；時鐘生成電路104，利 用開始信號ST自動生成動作時鐘CLK—CPM、 CLK—ENC。
利用該結構，能夠在A/D轉換器100a的內部，檢測提供給構成 該A/D轉換器100a的電路即參考電壓生成電路101、比較電路102、 邏輯電路103、時鐘生成電路104的任意一個的電源的上升(上升沿)、或者提供給該A/D轉換器100a的電源的上升(上升沿)，生成上述 開始信號ST。
圖4表示本發明的實施方式1的變形例中的開始信號生成電路 105的一例。
在圖4中，在電源VDD的非接地側的節點和地之間，將連接為 二極體形式的PMOS電晶體1051和第1電容1053按該順序相互串聯 連接，並且第2電容1054和NMOS電晶體1052按該順序相互串聯 連接。
另外，PMOS電晶體1051與第1電容的連接點連接到NMOS 電晶體1.052的柵極，從第2電容1054與NMOS電晶體1052的連接 點經反相器1055、 1056取出開始信號ST。
圖5表示該開始信號生成電路105的輸入輸出動作時序圖。 在圖4中，PMOS電晶體1051根據圖5 (a)所示的電源VDD 的上升沿開始動作，向第1電容1053提供電荷。若充電到第1電容 1053中的電壓超過NMOS電晶體1052的動作閾值，則NMOS晶體 管1052開始動作，對由電源VDD所充電的第2電容1054的充電電 壓進行放電。
由此，第1反相器1055的輸入電壓從"HIGH"變為"LOW"，該 輸入電壓被第1、第2反相器1055、 1056延遲，從而能夠生成圖5(b) 所示的開始信號ST。
另外，關於該開始信號生成電路，也可以利用除此之外的結構來實現。
這樣，根據本實施方式1的變形例，由於在上述實施方式1的結 構中附加了開始信號生成電路105，所以能夠在A/D轉換器的內部生 成開始信號，不需要從外部輸入開始信號，並且，在A/D轉換器的外 部不需要設置開始信號生成電路。 (實施方式2)
圖6表示本發明的實施方式2的逐次比較型A/D轉換器200的框圖。圖6所示的本實施方式2的A/D轉換器200由以下部分構成 參考電壓生成電路201，生成作為比較對象的參考電壓，以將模擬輸 入信號轉換為數字輸出信號；比較電路202，將模擬輸入信號AIN與 在參考電壓生成電路101中生成的參考電壓進行比較；邏輯電路203， 基於上述比較電路202的輸出結果，利用第1動作時鐘CLK輸出數 字輸出信號；以及時鐘生成電路204，利用開始信號ST，自動生成第 1動作時鐘CLK。
圖7表示本實施方式2的A/D轉換器200的動作時序圖。
上述時鐘生成電路204以上述開始信號ST作為觸發信號，在 A/D轉換器200的內部生成具有規定的各個信號參數的第1動作時鐘 信號CLK。因此，不再需要在以往電路中所必需的外部輸入動作時鐘 信號CKIN，在上述比較電路202所需要的比較期間、初始化期間、 以及上述邏輯電路203的動作所需要的編碼期間內進行A/D轉換。
這樣，根據本實施方式2，利用設置在逐次比較型A/D轉換器的 內部的時鐘生成電路204來生成時鐘信號，並使用該時鐘信號進行 A/D轉換，所以不需要外部的時鐘振蕩器。另外，通過適當地設定時 鍾生成電路204的各參數，能夠向A/D轉換器提供具有最佳佔空比、 頻率、抖動的時鐘信號，能夠使A/D轉換器最佳地進行動作，可得到 能夠實現高速動作、低功耗、高轉換精度的A/D轉換器。
另外，上述開始信號還可以使用提供給本實施方式2的A/D轉 換器的、或者構成該A/D轉換器的任意一個電路的電源的上升沿。 (實施方式2的變形例)
圖8表示本發明的實施方式2的變形例的A/D轉換器200b的一 個例子。
圖8所示的本實施方式2的變形例的A/D轉換器200b由以下部 分構成開始信號生成電路(檢測電路)205，利用電源的上升沿生 成開始信號ST;比較電路202，對模擬輸入信號AIN和在參考電壓 生成電路201中生成的參考電壓進行比較；邏輯電路203，基於上述 比較電路202的輸出結果，輸出數字輸出信號；時鐘生成電路204，利用開始信號ST，自動生成動作時鐘CLK—CMP、 CLK—ENC。
利用該結構，可以在A/D轉換器200b的內部檢測提供給構成該 A/D轉換器200b的電路即參考電壓生成電路201、比較電路202、邏 輯電路203和時鐘生成電路204的任意一個的電源的上升(上升沿)， 或者提供給該A/D轉換器200b的電源的上升(上升沿)，並生成上 述開始信號ST。
本發明的實施方式2的變形例中的開始信號生成電路205可以使 用和圖4所示的實施方式1的變形例中的開始信號生成電路105相同 的結構，不過，也可以使用其他結構。
這樣，；f艮據本實施方式2的變形例，由於在上述實施方式2的結 構中附加了開始信號生成電路205，所以能夠在A/D轉換器的內部生 成開始信號，不再需要從外部輸入開始信號，不需要在A/D轉換器的 外部在設置開始信號生成電路。
(時鐘生成電路的結構例1)
以下，說明可以在上述實施方式1和2的A/D轉換器中使用的 時鐘生成電路的結構例。
圖9表示可作為上述實施方式2的A/D轉換器200的時鐘生成 電路204使用的時鐘生成電路300的結構例。
圖9所示的時4中生成電路300的構成如下。
即，時鐘生成電路300的開始信號ST連接到異或電路(以下稱 為EXOR) 303的一個輸入端，EXOR 303的輸出為第2時鐘信號 CLK—A，並連接到AND 302的一個輸入端，AND 302的另一個輸入 端連4妄電源電壓VDD。
時鐘生成電路300構成如下AND 302的輸出連接到延遲電路 301，延遲電路301的輸出連接到EXOR303的另一個輸入端。
若開始信號ST從"LOW，，上升為"HIGH"，則EXOR303的輸出 從"LOW，，上升為"HIGH"。由此，AND302的輸出為"HIGH"，在經 過由延遲電路301設定的延遲時間之後，EXOR 303的另一個輸入變 為"HIGH"。其結果是，EXOR303的輸出返回"LOW"、開始信號ST從"LOW"上升為"HIGH"，從而產生一個第2時鐘信號CLK_A，通過重複進行上述動作連續產生第2時鐘信號CLK—A。該第2時鐘信號CLK一A的佔空比依存於由延遲電路301設定的延遲時間。
因此，通過將第2時鐘信號CLK—A作為上述實施方式2的第1動作時鐘信號CLK使用，就不需要再設置在以往電路中所必需的外部輸入動作時鐘信號CKIN。
這樣，在上述實施方式2的A/D轉換器200的內部，以開始信號ST作為觸發信號，利用簡單的邏輯電路的組合來構成產生上述第1動作時鐘信號CLK的時鐘生成電路，所以不需要在A/D轉換器的外部設置產生用於生成第1動作時鐘信號的外部輸入動作時鐘信號的時鐘發生器，從而可以降低成本、減小面積。
另外，通過適當地設定該時鐘發生電路中的延遲電路的延遲時間，能夠確定上述第l動作時鐘信號的各個信號參數，而不依存於外部輸入動作時鐘信號的各個信號參數，能夠使具有上述特徵的A/D轉換器利用最佳的佔空比、頻率、抖動的時鐘信號進行動作，從而可得到能夠實現高速動作、低功耗、高轉換精度的A/D轉換器。(時鐘生成電路的結構例2)
圖IO表示可作為上述實施方式1的A/D轉換器100的時鐘生成電路104使用的時鐘生成電路400的結構例。圖10所示的生成電路400構成如下。
即，該時鐘生成電路400構成為時鐘生成電路400的開始信號ST連接到EXOR 403的一個輸入端，EXOR 403的輸出連接到AND402的一個輸入和第1反相器(以下稱為INV)404的輸入端，AND402的另一個輸入端連接電源電壓VDD， AND 402的輸出連接延遲電路401，延遲電路401的輸出連接到EXOR 403的另一個輸入端。
該結構相當於在圖9的時鐘生成電路300上增加了第1INV404，EXOR403的輸出為第2時鐘信號CLK—A，第1INV 404的輸出為第3時鐘信號CLK—B。
因此，通過將第2時鐘信號CLK一A作為上述實施方式1的比較電路用動作時鐘信號CLK一CMP、將第3時鐘信號CLK一B作為上述方式1的邏輯電路用動作時鐘信號CLK一ENC來使用，就不需要設置在以往電路中所必需的外部輸入動作時鐘信號CKIN。
另夕卜，也可以將第2時鐘信號CLK—A作為上述實施方式1的邏輯電路用動作時鐘信號CLK_ENC、將第3時鐘信號CLK^B作為上述實施方式1的比較電路用動作時鐘信號CLK—CMP來使用。
這樣，在上述實施方式1的A/D轉換器100的內部，將開始信號作為觸發信號，利用簡單的邏輯電路的組合來構成產生比較電路用動作時鐘信號和邏輯電路用動作時鐘信號的時鐘發生電路，從而不需要在A/D轉換器的外部設置產生用於生成比較電路用動作時鐘信號和邏輯電路用動作時鐘信號的外部輸入動作時鐘信號的時鐘發生器，從而可以降低成本、減小面積。
另外，可以通過適當地設定該時鐘生成電路中的延遲電路的延遲時間，確定比較電路用動作時鐘信號和邏輯電路用動作時鐘信號的各個信號參數，而不依存於外部輸入動作時鐘信號的各個信號參數，能夠使具有上述特徵的A/D轉換器利用最佳的佔空比、頻率、抖動的時鐘信號進行動作，從而可得到能夠實現高速動作、低功耗、高轉換精度的A/D轉換器。
(時鐘生成電路的結構例3)
圖ll表示可以作為上述實施方式1的A/D轉換器100中的時鐘生成電路104或上述實施方式2中的A/D轉換器200中的時鐘生成電路204所使用的時鐘生成電路500的結構例。
圖11所示的時4中生成電路500構成如下。即，時鐘生成電路500的開始信號ST連接到EXOR 503的一個輸入端，EXOR 503的輸出為第2時鐘信號CLK—A，並且與AND 502的 一個輸入端、第1INV 505的輸入端、相位比較器504的一個輸入端連接。
另外，該時鐘生成電路500構成為第1 INV 505的輸出為第3時鐘信號CLK一B， AND 502的另 一個輸入端連4妄電源電壓VDD， AND502的輸出連接延遲電路501，延遲電路501的輸出連接EXOR 503的另一個輸入端和相位比較器504的另一個輸入端，相位比較器504的輸出連接用於確定延遲電路501的延遲量的延遲電路501。
因此，可以利用相位比較器504對延遲電路501的輸入信號及其輸出信號進行比較，並根據該比較結果將該延遲電路501的延遲量控制為恆定。因此，能夠將第2時鐘信號CLK—A、第3時鐘信號CLK—B的時鐘寬度控制為恆定，而不依賴於外部輸入動作時鐘信號的各個信號參數。
在這裡，通過將第2時鐘信號CLK—A作為上述實施方式1的比較電路用動作時鐘信號CLK_CMP、將第3時鐘信號CLK—B作為上述實施方式1的邏輯電路用動作時鐘信號CLK—ENC來使用，不需要設置以往電路中所必需的外部輸入動作時鐘信號CKIN 。
另夕卜，也可以將第2時鐘信號CLK—A作為上述實施方式1的邏輯電路用動作時鐘信號CLK—ENC、將第3時鐘信號CLK一B作為上述實施方式1的比較電路用動作時鐘CLK_CMP來使用，利用該結構也不需要設置外部輸入動作時鐘信號CKIN。
另外，當在上述實施方式2的A/D轉換器中使用該時鐘生成電路的情況下，可以將第2時鐘信號CLK一A和第3時鐘信號CLK—B之一作為第1動作時鐘信號CLK來使用，這樣做也不需要設置外部輸入動作時鐘信號CKIN。
這樣，在上述實施方式1或2的A/D轉換器內部，以開始信號作為觸發信號，利用簡單的邏輯電路的組合來構成產生比較電路用動作時鐘信號和邏輯電路用動作時鐘信號、或者第l動作時鐘信號的時鐘發生電路，從而不需要在A/D轉換器的外部設置產生用於生成比較電路用動作時鐘信號和邏輯電路用動作時鐘信號或者第l動作時鐘信號的外部輸入動作時鐘信號的時鐘發生器，可以降低成本、減小面積。
另夕卜，由於根據相位比較電路的相位比較結果將延遲電路的延遲時間設定為恆定，所以能夠確定比較電路用動作時鐘信號和邏輯電路用動作時鐘信號、或第l動作時鐘信號的各個信號參數，而不依存於外部輸入動作時鐘信號的各個信號參數，能夠使具有上述特徵的A/D轉換器利用最佳的佔空比、頻率、抖動的時鐘信號進行動作，從而可
得到能夠實現高速動作、低功耗、高轉換精度的A/D轉換器。(時鐘生成電路的結構例4)
圖12表示可以作為上述實施方式1的A/D轉換器100中的時鐘生成電路104或上述實施方式2的A/D轉換器200中的時鐘生成電路204^f吏用的時鐘生成電路600的結構例。
圖12所示的時鐘生成電路600構成如下。
即，時鐘生成電路600的開始信號ST連接EXOR603的一個輸入端，EXOR 603的輸出為第2時鐘信號CLK—A，並且連才妄到AND602的一個輸入端和第1 INV604的輸入端。
第1 INV 604的輸出為第3時鐘信號CLK_B， AND 602的另一個輸入端連接電源電壓VDD ， AND 602的輸出連接可變延遲電路601 ，可變延遲電路601的輸出連接EXOR 603的另一個輸入端，為了使可變延遲電路601的延遲量可變而將控制信號CONT連接於可變延遲電路601，據此構成時鐘生成電路600。
因此，可以利用控制信號CONT控制可變延遲電路601的延遲量以達到A/D轉換器進行動作的最佳的佔空比。
另外，通過將第2時鐘信號CLK一A作為上述實施方式1的比較電路用動作時鐘信號CLK一CMP、將第3時鐘信號CLK^B作為上述實施方式1的邏輯電路用動作時鐘信號CLK—ENC來使用，不需要設置在以往電路中所必需的外部輸入動作時鐘信號CKIN。
另外，當在上述實施方式1的A/D轉換器中使用該時鐘生成電路的情況下，也可以將第2時鐘信號CLK—A作為實施方式1的邏輯電路用動作時鐘信號CLK_ENC、將第3時鐘信號CLK—B作為實施方式1的比較電路用動作時鐘信號CLK_CMP來使用，在這種情況下也不需要外部輸入動作時鐘信號CKIN。
再有，當在上述實施方式2的A/D轉換器中使用該時鐘生成電路的情況下，可以將第2時鐘信號CLK—A和第3時鐘信號CLK一B之一作為第1動作時鐘信號CLK來使用，在這種情況下也不需要外部輸入動作時鐘信號CKIN。
這樣，在上述實施方式1或2的A/D轉換器的內部，以開始信
號作為觸發信號，利用簡單的邏輯電路的組合來構成產生比較電路用 動作時鐘信號和邏輯電路用動作時鐘信號、和第l動作時鐘信號的時
鍾生成電路，所以，不需要在A/D轉換器的外部設置產生用於生成比 較電路用動作時鐘信號和邏輯電路用動作時鐘信號、和第l動作時鐘 信號的外部輸入動作時鐘信號的時鐘發生器，從而可以降低成本、減 小面積。
另外，可以通過適當地設定可變延遲電路的延遲量，確定比較電
路用動作時鐘信號和邏輯電路用動作時鐘信號、和第l動作時鐘信號 的各個信號參數，而不依存於外部輸入動作時鐘信號的各個信號參
數，尤其能夠使具有上述特徵的A/D轉換器利用最佳佔空比的時鐘信 號進行動作，從而可得到能夠實現高速動作、低功耗、高轉換精度的 A/D轉換器。
(時鐘生成電路結構例5)
圖13表示可以作為上述實施方式1的A/D轉換器100中的時鐘 生成電路104或上述實施方式2的A/D轉換器200中的時鐘生成電路 204^f吏用的時鐘生成電路700的結構例。
圖13所示的本實施方式7的時4中生成電路700構成如下。
即，時鐘生成電路700的開始信號ST連接到EXOR703的一個 輸入端，EXOR 703的輸出為第2時鐘信號CLK—A，且連接到AND 702的一個輸入端和第1 INV704的輸入端。
第1 INV704的輸出為第3時鐘信號CLK—B, AND 702的另一 個輸入與電源電壓VDD相連接，AND 702的輸出連接可變延遲電路 701，可變延遲電路701的輸出連接EXOR 703的另一個輸入端，檢 測A/D轉換器的構成要素即參考電壓生成電路101、比較電路102、
號CONT，其與可使可變延遲電路701的延遲量可變的可變延遲電路 701連接，從而構成時鐘生成電路700。因此，通過利用檢測A/D轉換器的構成要素的動作時間的動作 時間檢測電路705輸出的控制信號CONT來控制可變延遲電路701 的延遲量，可以使A/D轉換器利用最佳動作時鐘進行動作，可以得到 能夠實現高速動作、低功耗、高轉換精度的A/D轉換器。
另外，當在上述實施方式1的A/D轉換器中使用該時鐘生成電 路的情況下，通過將第2時鐘信號CLK—A作為實施方式1的比較電 路用動作時鐘信號CLK_CMP、將第3時鐘信號CLK—B作為實施方 式1的邏輯電路用動作時鐘信號CLK一ENC來使用，不需要在以往電 路中必需的外部輸入動作時鐘信號CKIN。
另外，當在實施方式1的A/D轉換器中使用該時鐘生成電路的 情況下，也可以將第2時鐘信號CLK一A作為實施方式1的邏輯電路 用動作時鐘信號CLK_ENC、將第3時鐘信號CLK^B作為實施方式 1的比較電路用動作時鐘信號CLK—CMP來使用，在這種情況下也不 需要外部輸入動作時鐘信號CKIN。
再有，當在實施方式2的A/D轉換器中使用該時鐘生成電路的 情況下，可以將第2時鐘信號CLK—A和第3時鐘信號CLK_B之一 作為第1動作時鐘信號CLK來使用，在這種情況下也不需要外部輸 入動作時鐘信號CKIN。
這樣，在上述實施方式1或2的A/D轉換器內部，將開始信號 ST作為觸發，利用簡單的邏輯電路的組合來構成產生比較電路用動 作時鐘信號和邏輯電路用動作時鐘信號、或第l動作時鐘信號的時鐘 發生器，因此，就不需要在A/D轉換器的外部設置產生用於生成比較 電路用動作時鐘信號和邏輯電路用動作時鐘信號、或第l動作時鐘信
號的時鐘發生器，從而可以降低成本、減小面積。
此外，可以利用檢測A/D轉換器的構成要素即參考電壓生成電 路、比較電路、或邏輯電路的任意一個的動作時間的動作時間檢測電 路，自動設定可變延遲電路的延遲時間，因此，可以確定比較電路用 動作時鐘信號和邏輯電路用動作時鐘信號、或第l動作時鐘信號的各 個信號參數，而不依存於外部輸入動作時鐘信號的各個信號參數，尤其能夠使具有上述特徵的A/D轉換器以最佳佔空比的時鐘信進行動 作，從而可以得到能夠實現高速動作、低功率消耗、高轉換精度的 A/D轉換器。
(動作時間檢測電路的結構例1)
以下，表示可使用在實施方式1或2的A/D轉換器的時鐘生成 電路104或203中的動作時間檢測電路的結構例。
圖14表示可使用在實施方式1或2的A/D轉換器的時鐘生成電 路104或203中的動作時間檢測電路800的結構例。
在圖14中，比較電路805由第1開關806、第2INV 807、開關 組808、電容組809構成。
該比較電路805相當於圖6的比較電路202。
該比較電路805將通過第1開關806閉合而將反相器807的輸入 輸出間短路，從而將反相器807的輸入電壓設定為等於其閾值電壓 Vth,若利用開關組808例如選擇VREFL，則電容組809的輸入輸出 間的電位差Vc為Vc = VREFL-Vth;接下來，若將第1開關806開 路並利用開關組808來選擇AIN，則電容組809的輸入輸出間的電位 差Vc被維持在該Vc值，所以，反相器807的輸入電壓Vi為Vi-AIN - (VREF-Vth)，根據Vi-Vth = AIN-VREF是大於O還是小於 O來獲得比較結果。即，若Vi-Vth = AIN-VREF>0,則比較結果為 "HIGH",若AIN-VREFO，則比較結果為"LOW"。
另外，作為第2INV 807的輸入的第l輸入信號Va連接到動作 檢測電路800內的比較器801的一個輸入端，連接到比較器801的另 一個輸入端的第2輸入信號Vb是從由連接在電源電壓VDD與接地 電壓VSS之間的第1、第2電阻802、 803所電阻分壓的節點所輸出 的信號。
比較器801的輸出信號為控制信號CONT。另外，第1、第2電 阻802、 803的電阻值相等，第2輸入信號Vb的電壓值為"VDD/2"。 圖15表示圖14的結構800的動作時序圖。
第1輸入信號Va在比較電路805 4亭止狀態時輸出"LOW"。通過將第1開關806置為ON、並且開關組808連接才莫擬輸入信號AIN， 比較電路805開始初始化動作，在初始化動作結束時(初始化時間的 結束)，第1輸入信號Va變為"VDD/2"。
另外，通過將第1開關806置為OFF、並且開關組808分別連 接第1參考電壓信號VRE FH和笫2參考電壓信號VREFL，比較電 路805開始比較動作，在第1輸入信號Va再次變為"VDD/2，，時，比 較動作結束(比較動作時間結束)。
通過利用比較器801對電壓如此變化的第1輸入信號Va與固定 為"VDD/2"的Vb進行比較，可以檢測比較電路805的初始化時間和 比較動作時間。
因此，如果利用該控制信號CONT控制時鐘生成電路700的可 變延遲電路701的延遲量，則可以使A/D轉換器在該最佳動作時鐘下 進行動作。
這樣，由於構成了利用比較器801對具有對比較電路的電壓變化 的第1輸入信號Va與恆定為VDD/2的Vb進行比較，從而能檢測比 較電路的初始化時間和比較動作時間的動作時間檢測電路，所以，通 過利用該檢測出的A/D轉換器的比較電路的初始化時間或者比較動 作時間來控制可變延遲電路的延遲量，可以使A/D轉換器以其最佳動 作時鐘進行動作，從而可得到能夠實現高速動作、低功率消耗、高轉 換精度的A/D轉換器。
(動作時間檢測電路的結構例2)
圖16表示可使用在實施方式1或2的A/D轉換器中的時鐘生成 電路104或204中的動作時間檢測電路900的結構例。
圖16由參考電壓生成電路卯6、比較電路905、動作檢測電路 900構成，作為參考電壓生成電路906的內部節點的第3參考電壓信 號VREFM1連接到動作時間檢測電路900內的第1比較器901的一 個輸入端。
另夕卜，作為參考電壓生成電路卯6的內部節點的第3參考電壓信 號VREFM1與第4參考電壓信號VREFM2之間夾著一個電阻，該第4參考電壓信號VREFM2連接到第1比較器901的另一個輸入端，第 1比較器901的輸出信號連接到第2比較器卯2的一個輸入端，而另 一個輸入端連接到由連接在電源電壓VDD和接地電壓VSS之間的第 3、第4電阻903、 904所電阻分壓的節點，第2比較器的輸出為控制 信號CONT。
另外，動作時間檢測電路900內的比較器卯l和初級放大列904 的一個電路等價，第3、第4電阻903、 904的電阻值相同，由第3、 第4電阻903、 904電阻分壓的節點為"VDD/2"。
圖17表示圖16的結構900的動作時序圖。
第1比較器901的輸出CONTA在停止狀態時輸出"HIGH"，而 隨著比較電路905的比較動作開始，根據第3參考電壓信號VREFM1 和第4參考電壓VREFM2的電壓差而輸出"LOW"。
另夕卜，在比較電路卯5的初始化時，第1比較器901的輸出被固 定為"HIGH"。利用第2比較器對這樣的第1比較器901的輸出電壓 變化與"VDD/2"進行比較，將圖17所示的"HIGH"、 "LOW"在信號 CONTA的各個比較動作時間、初始化時間的斜線的正中間位置變化 的、佔空比為50%的脈衝波形作為輸出控制信號CONT輸出，從而 能夠檢測出比較電路905的初始化時間和比較時間。
因此，如果利用該控制信號CONT來控制時鐘生成電路700的 可變延遲電路701的延遲量，則可以使A/D轉換器以其最佳動作時鐘 進行動作。
這樣，構成了能夠通過將從參考電壓生成電路取出的第3參考電 壓信號VREFM1和第4參考電壓信號VREFM2的電壓差與規定值進 行比較，檢測出比較電路的初始化時間和比較電路的比較動作時間的 動作時間檢測電路，所以通過使用該檢測出的A/D轉換器的比較電路 的初始化時間、或比較動作時間來控制可變延遲電路的延遲量，可以 使A/D轉換器以其最佳動作時鐘進行動作，從而可得到能夠實現高速 動作、低功耗、高轉換精度的A/D轉換器。 (動作時間檢測電路的結構例3)圖18表示可以在實施方式1或2的A/D轉換器中的時鐘生成電 路104或204中使用的動作時間檢測電路1000的結構例。
在圖18中，由參考電壓生成電路1009、比較電路1008、動作時 間檢測電路IOOO、動作時間檢測輔助電路1004構成，比較電路1008 中的一個電路的一個輸入信號與參考電壓生成電路1009內的節點以 及第7電阻1005的一端相連接，另 一輸入信號與第2開關1006連接， 第2開關1006能夠選擇與模擬輸入信號AIN和第7電阻1009的另一 端中的一個連接。
上述比較電路1008中的一個電路的輸出信號連接到第3開關 1007，在第3開關1007為ON時被作為檢測信號CONTA輸出，並 且連接到第3比較器1001的一個輸入端，而另一個輸入端連接由連 接在電源電壓VDD與接地電壓VSS之間的笫5、第6電阻1002、1003 進行了電阻分壓的節點，第3比較器1001的輸出為控制信號CONT。
此外，當檢測動作時間時，通過將第2開關和第3開關都置為 ON，與圖16的結構相同地，利用第3比較器對檢測信號CONTA的 電壓變化與"VDD/2"進行比較，從而能檢測出比較電路的初始化時 間、和比較動作時間，與圖12的結構相比可以削減第1比較器901。
通過利用該控制信號CONT來控制時鐘生成電路700的可變延 遲電路701的延遲量，可以生成A/D轉換器的最佳動作時鐘，並且通 過將第2開關、第3開關都置為OFF，可以進行通常的A/D轉換動 作。
圖19表示圖14的結構800、圖16的結構900、圖18的結構1000 的第l動作的時序圖。
在圖19中，控制信號CONT在比較電路的比較動作開始到比較 結果輸出信號CMPOUT輸出比較動作結果的期間內輸出"LOW"。通 過利用該控制信號CONT控制時鐘生成電路700的可變延遲電路701 的延遲量，可以生成適於比較電路的比較動作的A/D轉換器的動作時 鍾。
圖20表示圖14的結構800、圖16的結構900、圖18的結構1000的第2動作的時序圖。
在圖20中，控制信號CONT在從初始化動作開始到比較結果輸 出信號CMPOUT輸出初始化結果的期間內輸出"HIGH"。通過利用 該控制信號CONT來控制時鐘生成電路700的可變延遲電路701的延 遲量，可以生成適於比較電路的初始化動作的A/D轉換器的動作時 鍾。
此外，在圖14的結構800、圖16的結構900、圖18的結構1000 中，通過將比較電路的比較動作時間設為"LOW"且將比較電路的初 始化動作時間設為"HIGH"，或者將比較電路的比較動作時間設為 "HIGH"且將比較電路的初始化動作時間設為"LOW"，可以檢測出比 較電路的比較動作和初始化動作這兩個動作，並且生成適於這兩個動 作的A/D轉換器的動作時鐘。
這樣，由於利用簡單的結構構成了動作時間檢測電路，該動作時 間檢測電路通過將從參考電壓生成電路中取出的參考電壓信號與模 擬輸入信號的電壓差和規定值進行比較，能夠檢測出比較電路的初始 化時間和比較動作時間，所以，通過使用該檢測出的A/D轉換器的比 較電路的初始化時間、或比較動作時間來控制可變延遲電路的延遲 量，可以使A/D轉換器利用該最佳動作時鐘進行動作，從而可得到能 夠實現高速動作、低功耗、高轉換精度的A/D轉換器。 (動作時間檢測電路的結構例4)
圖21表示可以在實施方式1或2的A/D轉換器中的時鐘生成電 路104或204中使用的動作時間檢測電路IIOO的結構例。
該動作時間檢測電路1100相當於圖14的比較電路805、圖16 的比較電路905、圖18的比較電路1008中的4壬意一個，除了來自未 圖示的比較電路的比較結果輸出信號CMPOUT作為輸入信號之外、 還將以該比較結果輸出信號CMPOUT作為輸入的邏輯電路1101的數 字輸出信號DOUT作為輸入信號。
在圖21中，比較結果輸出信號CMPOUT被輸入到邏輯電路1101 和動作時間檢測電路1100這兩個電路，邏輯電路1101的數字輸出信號DOUT被輸出到外部，並且輸入到動作時間檢測電路1100。
動作時間檢測電路1100通過對比較結果輸出信號CMPOUT和 數字輸出信號DOUT進行比較，可以檢測出邏輯電路的初始化時間和 編碼時間。通過利用作為該動作時間檢測電路1100的輸出的控制信 號CONT來控制時鐘生成電路700的可變延遲電路701的延遲量，能 夠生成A/D轉換器的最佳動作時鐘。
即，圖22中表示圖21的結構1100的第1動作的時序圖。 在圖22中，控制信號CONT在從編碼動作開始到數字輸出信號 DOUT輸出編碼動作結果的期間內輸出"LOW"。通過利用該控制信 號CONT來控制時鐘生成電路700的可變延遲電路701的延遲量，可 以生成適於邏輯電路的編碼動作的A/D轉換器的動作時鐘。 圖23表示圖21的結構1100的第2動作的時序圖。 在圖23中，控制信號CONT在從邏輯電路的初始化動作開始到 數字輸出信號DOUT輸出初始化結果的期間內，輸出"HIGH"。通過 利用該控制信號CONT控制時鐘生成電路700的可變延遲電路701 的延遲量，可以生成適於邏輯電路的初始化動作的A/D轉換器的動作 時鐘。
另外，在圖21的結構1100中，通過將邏輯電路的編碼動作時間 設為"LOW"且將邏輯電路的初始化動作時間設為"HIGH"，或者將編 碼動作時間i殳為"HIGH"且將邏輯電路的初始化動作時間設為 "LOW",可以檢測出邏輯電路的編碼動作和初始化動作這兩個動作， 並生成適於這兩個動作的A/D轉換器的動作時鐘。
再有，作為結合了圖14的結構800、圖16的結構900、圖18 的結構1000或者圖21的結構1100的結構，通過將邏輯電路的編碼 動作時間設為"LOW"且將比較電路的比較動作時間設為"HIGH"，或 者將邏輯電路的編碼動作時間設為"HIGH"且將比較電路的比較動作 時間設為"LOW"，可以檢測邏輯電路的編碼動作和比較電路的比較 動作這兩個動作，並生成適於這兩個動作的A/D轉換器的動作時鐘。
另夕卜，同樣地，在結合了上述圖14的結構800、圖16的結構900、圖18的結構1000、或者圖21的結構1100的結構中，通過將邏輯電 路的初始化動作時間設為"LOW"且將比較電路的初始化動作時間設 為"HIGH",或者將邏輯電路的初始化動作時間設為"HIGH"且將比較 電路的初始化動作時間設為"LOW，，，可以檢測邏輯電路的初始化動 作和比較電路的比較動作這兩個動作，並生成適於這兩個動作的A/D 轉換器的動作時鐘。
另外，如圖7的時序圖所示，通過在上述A/D轉換器的構成要
以上的非必要時間使A/D轉換器的各構成要素的動作停止，可以實現 低功耗。
這樣，由於將邏輯電路的輸入信號輸入到動作時間檢測電路的輸 入端，並且將上述邏輯電路的輸出也輸入該動作時間檢測電路，所以 動作時間檢測電路能夠檢測出邏輯電路的初始化時間和編碼時間，通 過使用該檢測出的A/D轉換器的邏輯電路的初始化時間、或者編碼時 間、或者這兩個時間來控制可變延遲電路的延遲量，可以使A/D轉換 器利用其最佳動作時鐘進行動作，從而可以得到能夠實現高速動作、 低功耗、高轉換精度的A/D轉換器。
此外，通過構成結合了上述圖14的結構、圖16的結構、圖18 的結構、或者圖21的結構的結構，可以檢測出邏輯電路的編碼動作 和比較電路的比較動作這兩個動作，並生成適於這兩個動作的A/D轉 換器的動作時鐘等，或者檢測出邏輯電路的初始化動作和比較電路的 初始化動作這兩個動作，並生成適於這兩個動作的A/D轉換器的動作 時鐘等，可以使A/D轉換器在最佳動作時鐘下進行動作。
另外，在上述時鐘生成電路的結構例1至5、和動作時間檢測電 路的結構例1至4中，對使用在實施方式1或2中的A/D轉換器中的 時鐘生成電路及其動作時間檢測電路進行了闡述，不過，這些也可以 用在實施方式1的變形例或實施方式2的變形例中。 (工業上的可用性)
綜上所述，本發明的A/D轉換器由於不需要外部輸入動作時鐘信號，所以在實現減小用於產生外部輸入動作時鐘信號的面積、降低 成本方面是有效的。
另外，由於在A/D轉換器內部生成最佳的動作時鐘信號，可以 不使轉換精度劣化地進行高速動作，所以作為可在過採樣系統和可以 進行非同步動作的系統中使用的A/D轉換器是有效的。
權利要求
1.一種A/D轉換器，其特徵在於具有參考電壓生成電路，生成在將模擬輸入信號轉換為數字輸出信號時作為比較對象的參考電壓；比較電路，將上述模擬輸入信號與上述參考電壓進行比較；邏輯電路，基於該比較電路的輸出結果，輸出對應於上述模擬輸入信號的數字輸出信號；以及時鐘生成電路，將用於使該A/D轉換器開始進行動作的開始信號作為觸發信號，生成提供給上述比較電路和上述邏輯電路的動作時鐘信號。
2. 根據權利要求1所述的A/D轉換器，其特徵在於， 上述時鐘生成電路具有使上述開始信號延遲的延遲電路，並將該延遲電路的輸出信號反饋，生成上述動作時鐘。
3. 根據權利要求2所述的A/D轉換器，其特徵在於， 上述時鐘生成電路還具有相位比較器，該相位比較器對上述延遲電路的輸入信號與上述延遲電路的輸出信號進行相位比較，並將其輸 出作為控制該延遲電路的延遲量的控制信號提供給上述延遲電路。
4. 根據權利要求2或3所述的A/D轉換器，其特徵在於， 上述時鐘生成電路中的上述延遲電路的延遲時間是可變的。
5. 根據權利要求1至4任意一項所述的A/D轉換器，其特徵在於，上述時鐘生成電路具有動作時間檢測電路，並根據該檢測出的動 作時間來生成上述動作時鐘，所述動作時間檢測電路對作為該A/D轉 換器的構成要素的上述參考電壓生成電路、上述比較電路、上述邏輯 電路中的任意一個電路的動作時間進行檢測，。
6. 根據權利要求5所述的A/D轉換器，其特徵在於，動作時間，根據該檢測出的比較動作時間來生成上述動作時鐘。
7. 根據權利要求5所述的A/D轉換器，其特徵在於，化時間，根據該檢測出的初始化時間來生成上迷動作時鐘。
8. 根據權利要求5所述的A/D轉換器，其特徵在於，時間，根據該檢測出的編碼時間來生成上述動作時鐘。
9. 根據權利要求5所述的A/D轉換器，其特徵在於，化時間，根據該檢測出的初始化時間來生成上述動作時鐘。
10. 根據權利要求5所述的A/D轉換器，其特徵在於，動作時間和初始化時間之和的時間，才艮據該檢測出的和的時間來生成 上述動作時鐘。
11. 根據權利要求5所述的A/D轉換器，其特徵在於，時間和初始化時間之和的時間，才艮據該檢測出的和的時間來生成上述 動作時鐘。
12. 根據權利要求5所述的A/D轉換器，其特徵在於，時間和上述邏輯電路的編碼時間之和的時間，才艮據該檢測出的和的時 間來生成上述動作時鐘。
13. 根據權利要求5所述的A/D轉換器，其特徵在於，化時間和上述邏輯電路的初始化時間之和的時間，根據該檢測出的上述比較電路的初始化時間和上述邏輯電路的 初始化時間之和的時間來生成上述動作時鐘。
14. 根據權利要求5所述的A/D轉換器，其特徵在於，在由上述動作時間檢測電路檢測出的動作時間以外的時間，上述 時鐘生成電路使在上述參考電壓生成電路、上述比較電路、上述邏輯電路中被檢測出該動作時間的電路停止工作。
15.根據權利要求l所述的A/D轉換器，其特徵在於， 上述開始信號是提供給作為該A/D轉換器的構成要素的電路的 任意一個的電源的上升沿。
全文摘要
本發明提供一種A/D轉換器。在以往的A/D轉換器中，需要用於進行動作的外部輸入動作時鐘信號，並且A/D轉換器的性能由外部輸入動作時鐘信號的特性決定。本發明的A/D轉換器(100)通過在A/D轉換器的內部設置自動生成動作時鐘的時鐘生成電路(104)，構成不需要外部輸入動作時鐘的A/D轉換器。另外，設置檢測A/D轉換器的構成要素的動作時間的電路，A/D轉換器通過生成最佳動作時鐘可以實現高速動作、低功耗。
文檔編號H03M1/36GK101517898SQ200780034570
公開日2009年8月26日 申請日期2007年8月10日 優先權日2006年8月18日
發明者山本道代, 村田健治, 重森雅和 申請人:松下電器產業株式會社