支持動態失真消除的電流舵型數模轉換器的製造方法
2023-05-08 19:40:11
支持動態失真消除的電流舵型數模轉換器的製造方法
【專利摘要】本發明涉及一種支持動態失真消除的電流舵型數模轉換器，具體而言，一種數模轉換器(DAC)包括，在DAC的分段中的第一開關和第二開關。第一開關包括具有第一組輸入的第一對電晶體並且具有被連接至DAC的輸出的第一輸出。第二開關包括分別具有第二和第三組輸入的第二和第三對電晶體，並且具有被連接至DAC的輸出的第二輸出。驅動器模塊基於DAC接收的用於以由時鐘確定的轉換率從數字轉換至模擬格式的數據來生成控制信號以驅動第一、第二和第三組輸入。控制信號在時鐘的每個周期期間觸發第一和第二開關中的一個。
【專利說明】支持動態失真消除的電流舵型數模轉換器
【技術領域】
[0001]本公開內容一般地涉及數模轉換器(DAC)，並更特別地涉及高速、高動態性能的電流舵型DAC。
【背景技術】
[0002]這裡提供的【背景技術】描述的目的在於一般性地呈現本公開內容的背景。當前指定為發明人的工作一就該【背景技術】部分所描述的程度而言一一以及在提交時可能不會被作為現有技術的說明書的某些方面，既沒有被明顯地也沒有被隱含地承認作為本公開內容的現有技術。
[0003]數模轉換器(DAC)被用於將數字數據轉換成模擬數據。DAC被用在包括通信系統的很多應用中。溫度計編碼DAC包括用於DAC輸出的每個可能值的相等的電流源分段(segment)。例如，8比特溫度計編碼DAC將具有255個分段，16比特溫度計編碼DAC將具有65535個分段。
【發明內容】
[0004]數模轉換器(DAC)在DAC的分段中包括第一開關和第二開關。第一開關包括具有第一組輸入的第一對電晶體並具有被連接至DAC的輸出的第一輸出。第二開關包括分別具有第二和第三組輸入的第二和第三對電晶體，並具有被連接至DAC的輸出的第二輸出。基於DAC接收到的用於以時鐘確定的轉換率從數字至模擬格式轉換的數據，驅動器模塊生成控制信號以驅動第一、第二以及第三組輸入。控制信號在每個時鐘周期期間觸發(toggle)第一和第二開關的其中一個。
[0005]根據下文提供的【具體實施方式】，本公開內容的進一步的適用範圍將變得明顯。應當理解的是，【具體實施方式】和特定示例僅僅是為了說明的目的而不是為了限制本公開內容的範圍。
【專利附圖】
【附圖說明】
[0006]根據【具體實施方式】以及所附附圖，本公開內容將得到更為全面的理解，其中:
[0007]圖1是分段式電流舵型數模轉換器(DAC)的示意圖；
[0008]圖2示出了圖1的DAC的分段；
[0009]圖3是電流舵型DAC的分段的示意圖，其包括該分段中的主開關和輔開關，其中該主開關或輔開關在每個時鐘周期中被觸發以消除DAC中的諧波失真；
[0010]圖4A-4C示出了一種驅動器模塊，其驅動DAC的分段中的主開關和輔開關，從而使得主開關或輔開關在每個時鐘周期中被觸發以消除DAC中的諧波失真；以及
[0011]圖5是消除DAC中的諧波失真的方法的流程圖。
[0012]在附圖中，附圖標記可被重用以標示相似和/或相同的元素。【具體實施方式】
[0013]在很多通信系統中，期望數模轉換器(DAC)生成具有可接受諧波失真的信號。當DAC被用在被設計用於滿足一個或多個通信標準中規定的特定需求的通信系統中時，生成具有可接受諧波失真的信號是尤其令人滿意的。電流舵型DAC中存在一些固有地限制動態性能的效應。本公開內容涉及消除高速電流舵型DAC中的顯性失真效應的DAC架構。
[0014]更具體地，本公開內容涉及使用分段開關架構消除在高速DAC中的動態失真，所述分段開關架構消除了因生成三階失真造成的瞬態效應(transient effect)。這裡公開的架構還導致DAC電流開關陣列中恆定的切換動作(activity)，其減少了在DAC供電網絡中由電壓降落產生的失真。
[0015]正如這裡所使用的，分段中的恆定切換動作意味著在每個時鐘周期期間在分段中發生的切換與數據是否需要觸發該分段中的開關無關。更具體地，如下文所詳細解釋的，在分段中，在每個時鐘周期中不是根據本公開內容所添加的主開關被觸發就是根據本公開內容所添加的輔開關被觸發，而不考慮數據是否需要觸發該主開關。
[0016]現在參考圖1，示出了電流舵型DAC100。DAC100包括多個差動分段102-1、……、以及102-n(總體為分段102)。每個分段102包括一對差動開關，其將電流源的輸出引向DAC100的負極或正極輸出端。例如，分段102-1包括一對差動開關104-1，其將電流源106-1的輸出引向DAC100的負極或正極輸出端；等等。分段102-n包括一對差動開關104_n，其將電流源106-n的輸出引向DAC100的負極或正極輸出端。差動開關對104-1、……、以及
104-n被總體上稱為開關104。電流源106-1、......、以及106-n被總體上稱為電流源106。
僅作為示例，示出的電晶體為NMOS電晶體。
[0017]分段102中的開關104由二進位-溫度計編碼解碼器(未示出)控制。隨著輸入碼的增加，更小的電流被引入負極輸出端，更多電流流至正極輸出端。在大多數應用中，輸出信號以差動模式被接收。在差動模式中，`輸出電流等於正極和負極轉換器輸出中的電流之間的差。差動輸出的配置有助於抑制偶數階諧波並提高了輸出信號功率。
[0018]在完全分段的DAC中，分段開關的數量等於2N-1，其中N是比特形式的轉換器解析度。實際上，主分段的數量通常被限制為32或64，並且期望的(更高的)解析度通過添加分段的或二進位加權的子DAC來實現。
[0019]高速DAC的動態特性之一是DAC的無寄生動態範圍(Spurious Free DynamicRange, SFDR)。SFDR通常由三階失真確定。三階失真還負責用於生成近距離互調成分(close-1n intermodulation component),其在很多通信應用中應當具有低級別。固有地限制DAC的三階失真性能的兩個顯性效應涉及開關的求和節點電勢的改變以及開關的輸出阻抗的瞬時下降。
[0020]現在參考圖2，這兩個效應被詳細地解釋。在轉換期間，節點Sn處的電勢改變，電容Cs被重新充電，並且流過電容Cs的電流影響DAC的輸出。同樣，在轉換期間，開關的輸出阻抗瞬時下降。這些效應都產生與DAC的輸出信號的導數的絕對值成比例的誤差電流。誤差電流引起二階動態失真。
[0021]第一效應——開關104的求和節點電勢的改變——由開關104中的電晶體的有限固有增益引起。當開關104被觸發時，節點Sn處的電勢成比例地改變為DAC100的正極和負極輸出端之間的電勢差。節點Sn處的電勢的改變引起節點Sn處的電容Cs重新充電。流過電容Cs的電荷影響輸出電流並取決於該信號。因此，節點Sn處的電勢的改變引起諧波失真。
[0022]第二效應涉及這一事實:開關中的兩個電晶體在導致求和節點Sn變為低阻抗節點的柵極電壓轉換期間是激活的。在那段時間期間，被差動地測量的開關的輸出阻抗等於2 / gds，其中gds是該開關中的電晶體的輸出電導。該輸出阻抗遠遠低於當開關中的電晶體被完全切換時的阻抗。完全切換的電晶體對的輸出阻抗由共源共柵連接的電晶體M1、M3和M4確定。完全切換的電晶體對的輸出阻抗遠遠大於2 / gds。
[0023]儘管這兩個效應本質上不同，它們以相似方式影響DAC操作。它們可由橫跨正極和負極DAC輸出端連接的可變電導來模擬。該電導與分段切換動作成比例，它暗示了該電導同樣與DAC輸出信號的導數的絕對值成比例。對輸入數據的此類相關性在DAC輸出光譜中產生三階諧波，其在例如通信系統的某些應用中是不期望發生的。
[0024]上文描述的兩個瞬態效應引起失真是由於切換動作是依賴於信號的。更具體地，由於切換動作與DAC輸出信號的導數的絕對值成比例，所以分段切換引起失真。如果該分段切換動作是恆定的，並與輸出信號無關，則不會生成失真。相應地，通過使得切換動作恆定並且與DAC輸出信號無關，可以消除失真。
[0025]現在參考圖3，示出了根據本公開內容的DAC的分段200。為了清楚起見，僅示出了一個分段。理想地，DAC的每個分段可被設計成類似於分段200。實際上，僅僅對應於高階比特(例如MSB)的分段可被設計成類似於分段200，這是由於對應於低階比特(例如LSB)的分段所產生的失真可能被忽略。
[0026]分段200使得切換動作恆定並且如下文所述與DAC輸出信號無關。分段200包括主開關104-n以及輔開關202。輔開關202包括分別連接至電流源208和210的兩個差動對(即，差動開關對)204和206。每個開關204和206是主開關104-n的尺寸的一半。每個開關204和206引導一半的分段電流。在虛設開關中的兩個差動對被以這種方式交叉連接:當輔開關202被觸發時DAC輸出電流並不改變。
[0027]主開關104-n和輔開關202被以這種方式驅動:在每個時鐘周期中，主-輔對中有且僅有一個開關被觸發。特別地，在每個時鐘周期中，如果輔開關202被觸發則主開關104-n是靜態的(即，不被觸發)，如果主開關104-n被觸發則輔開關202是靜態的(即，不被觸發)。
[0028]輔開關202並不改變DAC輸出電流。輔開關202產生與主開關104_n完全相同的瞬態。這導致分段200中的切換動作是恆定的並且與輸出信號無關。結果是，不產生失真。恆定的切換動作還提供了跨越供電網絡僅僅產生與信號無關的電壓降落這一額外的好處。
[0029]現在參考圖4A和4B，驅動器模塊250的一個示例，其可被用於驅動主開關104_n和輔開關202從而在每個時鐘周期中主-輔對中有且僅有一個開關被觸發。圖4A中示出了一般的驅動器模塊250。驅動器模塊250的一個特定實現方式的示例在圖4B中示出。在圖4A和413中，d(n)和dd(n)表不在第η個時鐘周期的輸入的狀態，並且d (n_l)和dd(n_l)表示在第(η-1)個時鐘周期的輸入的狀態。相應地，dd(n)基於(i)dd(n-l)與(ii)d(n)和d(n-l)的XOR的XNOR生成。圖4C示出了用於驅動器模塊250的真值表。
[0030]現在參考圖5，示出了一種用於消除電流舵型DAC中的諧波失真的方法300。儘管示出的方法描述了 DAC的僅僅一個分段的操作，該操作可被擴展至DAC的任意數量的分段。在302，控制操作DAC的分段中的主開關並通過該主開關提供電流至DAC輸出端。在304，在每個時鐘周期期間，控制觸發該分段中的主開關或輔開關。輔開關產生與主開關相同的瞬態，其消除了 DAC輸出中的諧波失真而不改變提供至DAC輸出端的電流。
[0031]上文的描述實質上僅是示意性的並且絕不意圖限制本公開內容、其應用、或使用。本公開內容寬泛的教導可以以多種形式實現。因此，儘管本公開內容包括特定示例，本公開內容的真正範圍不應當被這樣限制，這是因為基於對附圖、說明書以及接下來的權利要求的研究，其他修改將變得明顯。如這裡所使用的，短語A、B和C中的至少一個應當被解釋為是指邏輯的(A或B或C)，使用非排他式的邏輯或。應當理解的是，方法中的一個或多個步驟可被以不同順序(或同時)執行而不改變本公開內容的原理。
[0032]在本申請中，包括下面的定義，術語模塊可以用術語電路代替。術語模塊可能是指以下部件的一部分或者包括以下部件:特定用途集成電路(ASIC);數字、模擬、或混合的模/數離散電路；數字、模擬、或混合的模/數集成電路；組合的邏輯電路；現場可編程門陣列(FPGA);執行代碼的處理器(共享的、專用的、或組)；存儲由處理器執行的代碼的存儲器(共享的、專用的、或組)；提供所描述功能的其它合適的硬體部件；或者上述部件的某些或全部的組合，例如在片上系統中。
[0033]術語代碼，如上文所使用的，可包括軟體、固件、和/或微代碼，並可以指程序、例程、功能、類、和/或對象。術語共享處理器包含單個處理器，其執行來自多個模塊的一些或全部代碼。術語組處理器包含一處理器，其與額外的處理器結合，執行來自一個或多個模塊的一些或全部代碼。術語共享存儲器包含單個存儲器，其存儲來自多個模塊的一些或全部代碼。術語組存儲器包含一存儲器，其與額外的存儲器結合，存儲來自一個或多個模塊的一些或全部代碼。術語存儲器可以是術語計算機可讀介質的子集。術語計算機可讀介質並不包含通過介質傳播的瞬時電氣和電磁信號，並因此可被認為是有形的和非瞬時的。非瞬時的有形計算機可讀介質的非限制性示例包括非易失性存儲器、易失性存儲器、磁存儲器、和光存儲器。
[0034]本申請中描述的裝置和方法可由一個或多個處理器執行的一個或多個電腦程式部分或全部地執行。電腦程式包括處理器可執行的指令，其存儲在至少一個非瞬時的有形計算機可讀介質中。電腦程式還可包括和/或依賴於所存儲的數據。
【權利要求】
1.一種數模轉換器(DAC)，包括: 所述DAC的分段，包括: 第一開關，包括具有第一組輸入的第一對電晶體，其中所述第一開關具有被連接至所述DAC的輸出的第一輸出；以及 第二開關，包括分別具有第二組輸入和第三組輸入的第二對電晶體和第三對電晶體，其中所述第二開關具有被連接至所述DAC的輸出的第二輸出；以及 驅動器模塊，其基於所述DAC所接收的用於以由時鐘確定的轉換率從數字格式轉換至模擬格式的數據來生成控制信號，以驅動所述第一組輸入、所述第二組輸入和所述第三組輸入，其中所述控制信號在所述時鐘的每個周期期間觸發所述第一開關和所述第二開關中的一個。
2.根據權利要求1所述的DAC，其中當所述第一開關和所述第二開關觸發時，所述第一開關和所述第二開關分別產生第一瞬態和第二瞬態，並且其中所述第一瞬態和所述第二瞬態與所述DAC的輸出無關。
3.根據權利要求1所述的DAC，其中當所述第一開關和所述第二開關觸發時，所述第一開關和所述第二開關分別產生第一瞬態和第二瞬態，並且其中所述第一瞬態和所述第二瞬態減少所述DAC的輸出中的諧波失真。
4.根據權利要求1所述的DAC，其中所述第二對電晶體和所述第三對電晶體是所述第一對電晶體的尺寸的一半。
5.根據權利要求1所述的DAC，其中所述第二對電晶體和所述第三對電晶體中的每一對電晶體傳導所述第一對電晶體所傳導的電流的一半。
6.根據權利要求1所述的DAC，其中所述第一開關將第一電流提供至所述DAC的輸出，並且其中當所述第二開關觸發時所述第一電流不發生改變。
7.根據權利要求1所述的DAC，進一步包括: 第一電流源，其生成第一電流並被連接至所述第一對電晶體； 第二電流源，其生成第二電流並被連接至所述第二對電晶體；以及 第三電流源，其生成第三電流並被連接至所述第三對電晶體； 其中所述第二電流和所述第三電流是所述第一電流的一半。
8.一種數模轉換器(DAC)，包括: 所述DAC的分段，包括: 第一開關，包括均具有第一端子、第二端子、和第三端子的第一電晶體和第二電晶體，其中所述第一端子被分別連接至所述DAC的第一輸出和第二輸出，所述第二端子被連接至第一電流源，並且所述第三端子接收第一輸入；以及 第二開關，包括均具有第一端子、第二端子、和第三端子的第三電晶體、第四電晶體、第五電晶體、和第六電晶體，其中所述第三電晶體和所述第五電晶體的所述第一端子被連接至所述DAC的所述第一輸出，所述第三電晶體和所述第五電晶體的所述第二端子被連接至第二電流源，所述第四電晶體和所述第六電晶體的所述第一端子被連接至所述DAC的所述第二輸出，所述第四電晶體和所述第六電晶體的所述第二端子被連接至第三電流源，所述第三電晶體和所述第六電晶體的所述第三端子接收第三輸入，並且所述第四電晶體和所述第五電晶體的所述第三端子接收第三輸入；以及驅動器模塊，其基於所述DAC所接收的用於以由時鐘確定的轉換率從數字格式轉換至模擬格式的數據來生成所述第一輸入、所述第二輸入和所述第三輸入，其中在所述時鐘的每個周期期間，所述第一輸入以及所述第二輸入和所述第三輸入觸發所述第一開關和所述第二開關中的一個。
9.根據權利要求8所述的DAC，其中當所述第一開關和所述第二開關觸發時，所述第一開關和所述第二開關分別產生第一瞬態和第二瞬態，並且其中所述第一瞬態和所述第二瞬態與所述DAC的輸出無關。
10.根據權利要求8所述的DAC，其中當所述第一開關和所述第二開關觸發時，所述第一開關和所述第二開關分別產生第一瞬態和第二瞬態，並且其中所述第一瞬態和所述第二瞬態減少所述DAC的輸出中的諧波失真。
11.根據權利要求8所述的DAC，其中所述第三電晶體、所述第四電晶體、所述第五電晶體、和所述第六電晶體是所述第一電晶體和所述第二電晶體的尺寸的一半。
12.根據權利要求8所述的DAC，其中所述第三電晶體和所述第四電晶體傳導所述第一電晶體和所述第二電晶體所傳導的電流的一半，並且其中所述第五電晶體和所述第六電晶體傳導所述第一電晶體和所述第二電晶體所傳導的電流的一半。
13.根據權利要求8所述的DAC，其中所述第一開關將第一電流提供至所述DAC的輸出，並且其中當所述第二開關觸發時所述第一電流不發生改變。
14.根據權利要求8所述的DAC，進一步包括: 第一電流源，其生成第一電流； 第二電流源，其生成第二電流；以及 第二電流源，其生成第二`電流； 其中所述第二電流和所述第三電流是所述第一電流的一半。
15.—種方法,包括: 通過控制所述DAC的分段中的第一開關來將第一電流提供至數模轉換器(DAC)的輸出； 控制第二開關，所述第二開關被與所述DAC的分段中的第一開關並聯連接並且被連接至所述DAC的輸出； 基於所述DAC所接收的用於以由時鐘確定的轉換率從數字格式轉換至模擬格式的數據來生成控制信號，以控制所述第一開關和所述第二開關；以及 在所述時鐘的每個周期期間觸發所述第一開關和所述第二開關中的一個。
16.根據權利要求15所述的方法，其中當所述第一開關和所述第二開關觸發時，所述第一開關和所述第二開關分別產生第一瞬態和第二瞬態，並且其中所述第一瞬態和所述第二瞬態與所述DAC的輸出無關。
17.根據權利要求15所述的方法，其中當所述第一開關和所述第二開關觸發時，所述第一開關和所述第二開關分別產生第一瞬態和第二瞬態，並且其中所述第一瞬態和所述第二瞬態減少所述DAC的輸出中的諧波失真。
18.根據權利要求15所述的方法，進一步包括通過所述第一開關將第一電流提供至所述DAC的輸出，其中當所述第二開關觸發時所述第一電流不發生改變。
【文檔編號】H03M1/66GK103873063SQ201310757274
【公開日】2014年6月18日 申請日期:2013年12月18日 優先權日:2012年12月18日
【發明者】J·A·特特爾瓦克 申請人:馬克西姆綜合產品公司