低功耗反饋控制結構的時域比較器的製作方法

2023-05-08 07:42:36 1

專利名稱：低功耗反饋控制結構的時域比較器的製作方法
技術領域：
"低功耗反饋控制結構的時域比較器"(Time Domain Comparator)直接應用 的技術領域是逐次逼近模數轉換器(Successive ApproximationAnalog_to_Digital Converter)。
背景技術：
逐次逼近模數轉換器主要應用於傳感器網絡中，在傳感器網絡中，各傳感器節點 由l塊電池或者幾平方毫米的太陽能電池供電，這就要求每個傳感器節點面積小、成本 低，而且這些節點能夠長時間工作，消耗能量很小，逐次逼近模數轉換器正好具有面積小、 功耗低、成本低的優勢(見文獻Michael D. Scott， Bernhard E. Boser and Kristofer S. J. Pister， "An Ultralow-Energy ADC for SmartDust，，， IEEE Journal of Solid-State Circuits, vol. 38， no. 7， pp.1123-1129， July 2003.)。 逐次逼近模數轉換器由採樣保持電路、數模轉換器、比較器和數字控制邏輯四部 分組成。目前廣泛應用在逐次逼近模數轉換器中的比較器為電壓比較器，例如文獻[Simone Gambini and Jan Rabaey，"Low-Power Successive ApproximationConverter with 0.5V Supply in 90nm CMOS", IEEE Journal of Solid-State Circuits, vol. 42， no. 11， pp. 2348-2356， November 2007.]以及文獻[Naveen Vermas andAnantha P. Chandrakasan， "An Ultra Low Energy 12_bit Rate-Resolution ScalableSAR ADC for Wireless Sensor Nodes，，， IEEE Journal of Solid-State Circuits, vol. 42， no. 6， pp. 1196-1205， June 2007.]等。電壓比較器一般由前置預放大器再加上一個鎖存器(Latch)組成。這種電壓 比較器的優點是精度高，速度快，缺點是靜態功耗大，因為前置預放大器的尾電流源在整個 工作過程中一直耗會g (見文獻[TaegSang Cho， Kyeong-Jae Lee， Jing Kong and Anantha P. Chandrakasan，"A 32_uWl. 83_KS/s Carbon Nanotube Chemical Sensor System", IEEE Journal of Solid-StateCircuits， vol. 44， no. 2， pp. 2348—2356， February 2009.])。比 較器的耗能在逐次逼近模數轉換器中佔有較大比例，所以降低比較器的功耗就可以降低模 數轉換器的功耗。Andrea Agnes提出一種用於單端逐次逼近模數轉換器的時域比較器，該 時域比較器把輸入電壓轉換為時間進行比較，所以稱為時域比較器，如圖3所示。這種比 較器的最大優點是沒有靜態功耗，且結構簡單，但是，該電路只適用於單端結構的逐次逼近 模數轉換器，不適用於全差分結構的逐次逼近模數轉換器。而如果要抑制共模噪聲和電源 噪聲，提高電壓輸入範圍，逐次逼近模數轉換器普遍採用全差分結構，例如文獻[You-Kuang Chang， Chao_Shium Wang andChorng-Kuang Wang，"A 8_bit 500_KS/s Low Power SAR ADC for BioMedicalApplications，，， IEEE Asian Solid-State Circuits Conference" pp. 228-231， November2007.]。

發明內容
本發明提出 一種既適用於單端逐次逼近模數轉換器也適用於全差分逐次逼近模數轉換器的時域比較器。 本發明的特徵在於，含有輸入電壓的反饋控制電路，與非門開關電路和輸出電 路，其中 輸入電壓的反饋控制電路，含有第一 全差分輸入信號(Vi皿)的反饋控制子電 路和第二全差分輸入信號(Vinp)的反饋控制子電路，其中 第一全差分輸入信號(Vi皿)的反饋控制子電路，含有兩個PMOS管第一 PMOS管 (Ml)和第二 PMOS管(M16);四個NMOS管第一 NMOS管(M7)、第二 NMOS管(M5)，第三NMOS 管(Mil)以及第四NMOS管(M18);第一電容(CI)和第二電容(C2)，其中
第一 PMOS管(Ml)、第一 NMOS管(M7)、第二 NMOS管(M5)和第三NMOS管(Mil)依 次串聯，第一PMOS管(Ml)的柵極和第一NM0S管(M7)的柵極都輸入時鐘信號(CLK)，第二 NM0S管(M5)的柵極接所述第一全差分輸入信號(Vi皿)，第三NMOS管(Mil)的源極接所述 輸出電路的第二輸出端(0ut2)，而柵極接所述與非門開關電路的第一輸出端(G)，
第二PM0S管(M16)、第四NM0S管(M18)依次串接，第二PMOS管(M16)的柵極和所 述第一PM0S管(M1)、第一NM0S管(M7)這兩個M0S管的漏極相連後接第一電容(Cl)，而該 第一電容(CI)的另一端接地，第四NMOS管(M18)的柵極接所述時鐘信號(CLK)的反相信 號(^H)，而源極接地， 第二全差分輸入信號(Vi即)的反饋控制子電路，含有兩個PM0S管第三PM0S管 (M2)和第四PMOS管(M17);四個NMOS管第五NMOS管(M8)第六NMOS管(M6)、第七NMOS 管(M12)和第八NMOS管(M19)還有第二電容(C2)，其中 第三PMOS管(M2)、第五NMOS管(M8)、第六NMOS管(M6)以及第七NMOS管(M12) 依次串接，第三PM0S管(M2)和第五NM0S管(M8)這兩個M0S管的柵極相連後接所述時鐘 信號(CLK)，第六NMOS管(M6)的柵極接第二全差分輸入信號(Vinp)，第七NMOS管(M12) 的漏極接所述輸出電容的第一輸出端(Outl)，而柵極接所述與非門開關電路的第二輸出端 (H)， 第四PMOS管(M17)和第八NM0S管(M19)依次串接，第四PMOS管(M17)的柵極在 與第三PM0S管(M2)、第五NM0S(M8)這兩個M0S管的柵極相連後又與第二電容(C2)連接， 該第二電容(C2)的另一端接地，第八NMOS管(M19)的柵極接的是時鐘信號(CLK)的反相 信號(^H)，而源極接地， 所述第一 PMOS管(Ml)、第二 PMOS管(M16)、第三PMOS管(M2)和第四PMOS管 (M17)這四個PMOS管的源極都與電源電壓(VDD)相連， 第一與非門(XI)第一個輸入端(E)同時與所述第二PMOS管(M16)的漏極、第四 NM0S管(M18)的柵極相連，而第二個輸入端與所述第二與非門(X2)的輸出端(H)相連，該 輸出端(H)構成所述與非開關電路的第二輸出端， 第二個與非門(X2)第一個輸入端同時(F)同時與所述第四PM0S(M17)的漏極、第 八NM0S管(M19)的漏極相連，而第二個輸入端與所述第一與非門(XI)的輸出端(G)相連， 該輸出端(G)構成所述與非門開關電路第一輸出端， 輸出電路，含有兩個PMOS :第五PMOS管(M3)和第六PMOS管(M9)，兩個NMOS管 第九NMOS管(M4)和第十NMOS管(M10)，其中第五PMOS管(M3)與第九NMOS管(M4)串接，該第五PMOS管(M3)的柵極與第九NM0S管(M4)的柵極相連後按所述與非門開關電路第一輸出端(G)，第四PM0S管(M3)的漏 極與第九NMOS管(M4)的漏極相連後構成所述時域比較器的第一輸出端(0utl)，而該第九 NM0S管(M4)的源極接地， 第六PM0S管(M9)與第十NM0S管(M10)串接，該第六PM0S管(M9)的柵極與所述 第十NM0S管(M10)的柵極相連後構成所述時域比較器的第二輸出端(0ut2)，而第十NM0S 管(M10)源端接地， 其中，所述與非門開關電路的第一輸出端(G)與所述第六PMOS管(M9)的源極相
連，所述與非門開關電路的第二輸出端與所述第五PMOS管(M3)的源極相連。 本發明的有益效果是，與傳統用於全差分結構逐次逼近模數轉換器的電壓比較器
相比較，本發明提出的時域比較器功耗更低，結構更為簡單。


圖1是用於全差分逐次逼近模數轉換器的電壓比較器 圖2是普遍採用的前置預放大器的結構。 圖3是Andrea Agnes發明的時域比較器。 圖4是Andrea Agnes發明的時域比較器的輸出波形。 圖5是本發明所述的低功耗反饋控制結構的時域比較器。
具體實施例方式以下結合附圖，詳細說明本發明的內容 圖1是全差分逐次逼近模數轉換器中普遍採用的電壓比較器結構(見文獻[Brian P.Ginsburg，"Energy-Efficient Analog_to_Digital Conversion forUltra-Wideband Radio",MIT PHD thesis,PP. 38， July 2007. ]) ，V^和V工p是比較器輸入電壓，COMP是比較器 輸出電壓，當VIP > VIN， C0MP輸出高電平，當VIP < VIN， C0MP輸出低電平，Cc為失調取消電容。 該電壓比較器由兩級前置預放大器和鎖存器latch(兩個背對背的反相器組成)組成。前 置預放大器用來獲得更高的解析度(即比較器能夠做出正確判斷所需要的輸入信號的最 小值)，並將比較器的輸入信號與來自latch的開關噪聲(通常稱為回程噪聲)隔離開(見 文獻Pedro M. Figueiredo and Joao C. Vital, "Kickback Noise Reduction Techniques forCMOS Latched Comparator", IEEE Transactions on circuits and Systems-II : Express Briefs， vol. 53， no. 7， pp. 541-545， July 2006.)。前置預放大器的輸出雖然大於 比較器的輸入，但仍然遠遠小於驅動數字電路需要的電壓。Latch利用正反饋再一次放大這 個信號。 圖2是文獻[Brian P. Ginsburg and Anantha P. Chandrakasan，"Highly Interleaved5_bit，250_MSample/s，1. 2mW ADC With Redundant Channels in 65_nm CMOS，，， IEEE Journal of Solid-State Circuits, vol. 43， no. 12， pp. 2641_2649， December 2008.]採用的前置預放大器結構。文獻[Eugenio Culurciello and Andreas G. Andreou，"An8_bit 800_uW 1. 23_MS/s，Successive Approximation ADC in SOI CMOS", IEEETransactions on Circuits and Systems-II :Express Briefs, vol. 53， no. 9， 卯.858-861 ，S印tember 2006.]也採取類似的預放大器結構。如圖2所示，VIN和VIP是比較器輸入電壓，V。P和V。N是前置預放大器輸出電壓，VB為偏置電壓，為前置預放大器的尾電流 源提供偏置，EN為使能信號，當EN為高電平時，前置預放大器正常工作，當EN為低電平時， 前置預放大器與尾電流源斷開，前置預放大器不工作。M1，M2為輸入差分對管，M3，M4柵極 接地，作為輸入差分對的負載，M5為使能管，由使能信號EN控制。M6為前置預放大器的尾 電流源。比較器採用前置預放大級的最大缺點就是在模數轉換器正常工作的時候，尾電流 源一直消耗電流，存在很大的靜態功耗。 圖3是Andrea Agnes發明的基於單端逐次逼近模數轉換器的時域比較器(見 文獻Andrea Agnes et al. "A 9. 4-ENOB IV 3. 8uW 100kS/s SAR ADC withTime-Domain Comparator，，， IEEE International Solid-State Circuits Conference, pp. 246_24， February 2008)。 CLK為時鐘信號，Vin為輸入電壓，VB為模數轉換器的基準電壓，Out為比 較器輸出電壓。當CLK為低時，Ml， M2， M9， M10， Mll， M12導通，M5， M7， M6， M8關閉，Cl， C2 被充電至電源電壓Vdd，寄生電容Cp被放電清零。當CLK為高時，M1，M2，M11，M9，M12，M10 關斷，M5，M7，M6，M8導通，電壓Vin，VB被轉換成電流流過RD，電容Cl和C2的電壓Vc和VD開 始下降，Ve為模數轉換器的基準電壓，為一固定值，所以每個周期VD下降的速度都一樣，圖3 最右邊是一個下降沿觸發的邊沿D觸發器，它由0ref的下降沿觸發，每個周期都在同一時 刻被觸發，如果Vin大於VB，則電容Cl的放電電流大於電容C2的放電電流，電壓Ve下降速 度快於電壓V。下降速度，當Vc下降到比Vdd低一個閾值電壓|Vthp|時，M3導通，比較器輸 出端Out輸出低電平。反之，如果Vin小於VB，比較器輸出端Out輸出高電平。
圖4為時域比較器輸出波形。 圖3的時域比較器兩個輸入端，一端接模擬輸入信號Vin，另一端接模數轉換器的 基準電壓Ve，該時域比較器正常工作的前提條件是Ve必須大於M6管的閾值電壓Vth，才能為 後端的邊沿觸發器提供時鐘信號以判斷Vin與VB的關係，因此，它只適用於單端逐次逼近模 數轉換器，本發明在圖3的基礎上做一定的修改，提出一種既適用於單端逐次逼近模數轉 換器也適用於全差分逐次逼近模數轉換器的時域比較器，並且在比較器判斷出結構之後， 利用反饋信號關斷電容的放電迴路，進一步減小比較器的功耗。 圖5是本發明所述的低功耗反饋控制結構的時域比較器。CLK為時鐘信號，V^和 V一為比較器輸入電壓，0utl和0ut2為比較器輸出電壓。當CLK為低時，Ml， M2導通，電 容Cl， C2通過Ml， M2被充電至電源電壓Vdd， M7， M8關斷，使得電容Cl， C2沒有放電迴路。 M18， M19導通，E和F輸出低電平，G和H輸出高電平，0utl和0ut2均輸出低電平。當CLK 為高時，首先考慮Vim和Vinp都大於NM0S管的閾值電壓Vth的情況，即M5， M6導通，Ml， M2， M18，M19關斷，M7，M8導通，Mll禾PM12根據G，H禾P 0utl，0ut2的高低控制電容C1，C2是否 放電當CLK變為高的初始時亥lj， G和H為高電平，0utl和0ut2為低電平，Cl通過M7， M5， Mll， M10放電，C2通過M8， M6， M12， M4放電，電容Cl， C2的電壓Vc和VD開始下降，如果Vim 大於Vinp，則電容Cl的放電電流大於電容C2的放電電流，電壓Ve下降速度快於電壓VD下 降速度，則M16先於M17導通，則E點比F點首先變為高電平。當E變為高電平時，G變為 低電平，而H仍為高電平，這使得0utl變為高電平而0ut2仍為低電平。值得注意的是隨著 G變為低電平，與0ut2相連的反相器中PMOS的電源消失了，這使得0ut2無法變為高電平。 由與非門給反相器供電的這種方式使得Outl和0ut2無法在同一時間變為高電平。(見 文獻[R. Jacob Baker，"CMOS電路設計、布局與仿真(第二版，第一巻)"，2007 :Page (s):347])。因為輸入信號為差分信號，所以V^或者Vinp有可能小於NMOS管的閾值電壓Vth，假 設0《Vim <> Vinp > 0， E點首先變為高電平，F點保持低電平。
綜上所述，當CLK為高時，若V^大於Vinp，0utl輸出高電平，0ut2輸出低電平。反 之，若Vim小於Vinp， Outl輸出低電平，0ut2輸出高電平。 仿真結果表明，在電源電壓為1.8V的情況下，本發明所述的時域比較器功耗為 9uW， Andrea Agnes發明的時域比較器功耗為14. 6uW，而傳統的電壓比較器功耗一般大於 50uW，可見本發明所述的反饋控制結構時域比較器功耗更低，結構更為簡單。
權利要求
低功耗反饋控制結構的時域比較器，其特徵在於，含有輸入電壓的反饋控制電路、與非門開關電路和輸出電路，其中輸入電壓的反饋控制電路，含有第一全差分輸入信號(Vinn)的反饋控制子電路和第二全差分輸入信號(Vinp)的反饋控制子電路，其中第一全差分輸入信號(Vinn)的反饋控制子電路，含有＊兩個PMOS管第一PMOS管(M1)和第二PMOS管(M16)；四個NMOS管第一NMOS管(M7)、第二NMOS管(M5)，第三NMOS管(M11)以及第四NMOS管(M18)還有第一電容(C1)，其中第一PMOS管(M1)、第一NMOS管(M7)、第二NMOS管(M5)和第三NMOS管(M11)依次串接，第一PMOS管(M1)的柵極和第一NMOS管(M7)的柵極都輸入時鐘信號(CLK)，第二NMOS管(M5)的柵極接所述第一全差分輸入信號(Vinn)，第三NMOS管(M11)的源極接所述輸出電路的第二輸出端(Out2)，而柵極接所述與非門開關電路的第一輸出端(G)，第二PMOS管(M16)、第四NMOS管(M18)依次串接，第二PMOS管(M16)的柵極和所述第一PMOS管(M1)、第一NMOS管(M7)這兩個MOS管的漏極相連後接第一電容(C1)，而該第一電容(C1)的另一端接地，第四NMOS管(M18)的柵極接所述時鐘信號(CLK)的反相信號(CLK)，而源極接地，第二全差分輸入信號(Vinp)的反饋控制子電路，含有兩個PMOS管第三PMOS管(M2)和第四PMOS管(M17)；四個NMOS管第五NMOS管(M8)第六NMOS管(M6)、第七NMOS管(M12)和第八NMOS管(M19)還有第二電容(C2)，其中第三PMOS管(M2)、第五NMOS管(M8)、第六NMOS管(M6)以及第七NMOS管(M12)依次串接，第三PMOS管(M2)和第五NMOS管(M8)這兩個MOS管的柵極相連後接所述時鐘信號(CLK)，第六NMOS管(M6)的柵極接第二全差分輸入信號(Vinp)，第七NMOS管(M12)的漏極接所述輸出電路的第一輸出端(Out1)，而柵極接所述與非門開關電路的第二輸出端(H)，第四PMOS管(M17)和第八NMOS管(M19)依次串接，第四PMOS管(M17)的柵極在與第三PMOS管(M2)、第五NMOS(M8)這兩個MOS管的漏極相連後又與第二電容(C2)連接，該第二電容(C2)的另一端接地，第八NMOS管(M19)的柵極接的是時鐘信號(CLK)的反相信號(CLK)，而源極接地，所述第一PMOS管(M1)、第二PMOS管(M16)、第三PMOS管(M2)和第四PMOS管(M17)這四個PMOS管的源極都與電源電壓(VDD)相連，第一個與非門(X1)，第一個輸入端(E)同時與所述第二PMOS管(M16)的漏極、第四NMOS管(M18)的漏極相連，而第二個輸入端與所述第二與非門(X2)的輸出端(H)相連，該輸出端(H)構成所述與非門開關電路的第二輸出端，第二個與非門(X2)，第一個輸入端(F)同時與所述第四PMOS(M17)的漏極、第八NMOS管(M19)的漏極相連，而第二個輸入端與所述第一與非門(X1)的輸出端(G)相連，該輸出端(G)構成所述與非門開關電路第一輸出端，輸出電路，含有兩個PMOS第五PMOS管(M3)和第六PMOS管(M9)，兩個NMOS管第九NMOS管(M4)和第十NMOS管(M10)，其中第五PMOS管(M3)與第九NMOS管(M4)串接，該第五PMOS管(M3)的柵極與第九NMOS管(M4)的柵極相連後接所述與非門開關電路第一輸出端(G)，第四PMOS管(M3)的漏極與第九NMOS管(M4)的漏極相連後構成所述時域比較器的第一輸出端(Out1)，而該第九NMOS管(M4)的源極接地，第六PMOS管(M9)與第十NMOS管(M10)串接，該第六PMOS管(M9)的柵極與所述第十NMOS管(M10)的柵極相連後接所述與非門開關電路的第二輸出端(H)，該第六PMOS管(M9)的漏極與第十NMOS管(M10)的漏極相連後構成所述時域比較器的第二輸出端(Out2)，而第十NMOS管(M 10)源極接地，其中，所述與非門開關電路的第一輸出端(G)與所述第六PMOS管(M9)的源極相連，所述與非門開關電路的第二輸出端(H)與所述第五PMOS管(M3)的源極相連。
全文摘要
低功耗反饋控制結構的時域比較器屬於模數轉換器技術領域，其特徵在於，由輸入電壓的反饋控制電路、與非門開關電路和輸出電路三者依次串接而成，所述反饋控制電路在時鐘信號控制下，根據輸入的兩個全差分輸入信號的相對大小，通過電容充放電的方法，在反饋回來的輸出信號調控下，控制輸出電壓的電平，以達到在模數轉換器正常工作條件下，通過數字控制邏輯來降低靜態功耗的目的。
文檔編號H03M1/38GK101764613SQ20091024258
公開日2010年6月30日 申請日期2009年12月18日 優先權日2009年12月18日
發明者喬飛, 楊華中, 樊華, 魏琦 申請人:清華大學