半導體存儲器結構的製作方法
2023-04-30 23:38:06 1
專利名稱：半導體存儲器結構的製作方法
技術領域：
本發明涉及一種半導體結構，尤其是涉及相變存儲器(PCM) 單元。
背景技術：
由於電子產品的優點，使得半導體技術已廣泛應用在製造存儲 器、中央處理單元(CPUs)、液晶顯示器(LCDs)、發光二極體 (LEDs)、雷射二極體及其它裝置或晶片組。為了達到高集積度及 高速的需求，已減少半導體集成電路的尺寸，且導入各種材料，如 銅及超低介電係數的介電質，並且使用才支術克服與製造此等材料及 需求相關的障礙。一般而言，存儲器包含揮發性存儲器及非揮發性存儲器。提供 揮發性存儲器，如動態隨機存取存儲器(DRAM)以儲存系統的數 據或信息。DRAM單元可包含一電晶體及一 電容器，因其結構簡單， 因此製造DRAM裝置的費用低，且製造DRAM的製程比製造非揮 發性存儲器的製程容易。然而，當施加於DRAM的電壓關閉，儲 存在DRAM的數據就會消失。因為DRAM電容器會漏電，使得 DRAM單元也必須定期更新，以保持悽t據可以儲存在其中。非揮發性存儲器，如快閃記憶體已廣為使用，即使移除快閃記憶體的輸入電 壓，仍能保持lt據。可通過UV光或電4未除，依期待而移除卞者存在 快閃記憶體的數據。然而，快閃記憶體一般包含供儲存數據的多個柵極(閘極)結構，且4交DRAM單元更複雜。再者，因為快閃記憶體的浮動4冊才及的漏 電，使得快閃記憶體的抹除/重寫循環是另一個問題。因此，製造快閃記憶體的制 程比DRAM裝置還要困難，且製造具有更多抹除/重寫次數的高質 量快閃記憶體結構的成本相4交4交高。最近各種非揮發性存儲器，如相變存儲器(phase-change memory, PCM )、磁性隨機存取存儲器(MRAM)或鐵電隨機存取 存儲器(FRAM)裝置已被提出，這些裝置具有相似於DRAM裝置 的單元結構。圖1示出了 PCM單元的概要等效電路圖。參考圖l,PCM單元100包含一電晶體IIO及一相變元件120。 電晶體110的一源極/漏極(汲極)(S/D )接地，且電晶體110的另 一 S/D與相變元件120的一端耦合。電晶體110的柵極與柵極電壓Vc耦合。相變元件120的另一端與位線電壓VBL耦合。要存取相變元件120中儲存的數據時，電壓Vg施加於電晶體 110,且開啟電晶體110，且位線電壓VBL施加於相變元件120，使 得一讀取電流可流經相變元件120及電晶體110。基於輸出電流的 位準，儲存在相變元件120的數據得以被讀取。通過改變相變元件120中的相變材料的相(未示出)，相變元 件120的阻抗可明顯改變。舉例來i兌，相變元件120可具有^f氐電阻， 且流經相變元件120及電晶體110的讀取電流(未示出)可以是高 的。4氐阻抗相變元件120可儲存^t據數值為'T，。然而，若相變元件 120具有高阻抗，且流經相變元件120及電晶體110的讀取電流(未 示出)是低的，則高阻抗相變元件120可儲存數據數值為"0"。由於PCM單元100包含一電晶體110及一相變元件120,PCM 單元IOO相較於快閃記憶體是簡單的。再者，PCM電晶體IOO使用相變材料的相變(未示出)來定義4諸存的數據"0"及"1"。相變元件120 的漏電考慮可實質上降低。基於以上所述，將PCM結構及方法併入半導體裝置中乃是令 人期待的。發明內容根據一些例式實施例， 一種半導體結構，包含一電晶體於一基 材上，電晶體包含一柵極及一接觸區，接觸區與柵極相鄰且在基材 中。 一第一介電層於接觸區上。 一接觸結構於第一介電層中且於接 觸區上。 一第一電極及一第二電極於第一介電層中，其中，第一電 極及第二電極中至少一個在接觸結構上，及第一電極與第二電極側 向分隔。 一相變結構於第一電才及與第二電才及之間，其中相變結構包 含至少一間隙壁於第一介電層中，且一相變材衝牛(PCM)層於間隙 壁上。根據另一例式實施例， 一種半導體結構包含一電晶體於一基材 上，電晶體包含一柵極及一接觸區，接觸區與柵極相鄰且在基材中。 一第一介電層於接觸區上。 一接觸結構於第一介電層中且於接觸區 上。 一第一電極於第一介電層中且一第二介電層於第一電極上。一 相變結構於第二介電層中，相變結構包含至少一導電間隙壁於第二 介電層中，以及一相變材料(PCM)層於間隙壁上。 一第二電極於 相變結構上。根據另 一例式實施例， 一種半導體結構包含一電晶體於 一基材 上。電晶體包含一柵極及一4妾觸區，接觸區與棚4及相鄰且在基材中。 一第 一介電層於接觸區上。 一接觸結構於第 一介電層中且於接觸區 上。 一第一電才及於第一介電層中。 一第二介電層於第一電才及上。一 相變結構於第二介電層中，相變結構包含間隙壁於第二介電層中，一導電層乂人多個間隙壁的第 一 個延伸至多個間隙壁的第二個，以及一相變材料(PCM)層於間隙壁上。 一第二電極於相變結構上。而獲得有較佳的了解，且結合伴隨的示意圖來提供本發明優選實施 例的詳細i兌明。
以下為示範性it明的示意圖，其作為示範性實施例，故不應以 此限制本發明。圖1為一相變存儲器(PCM)單元的一概要等效電路圖。圖2A、 2C、 2E、 2G、 2I及2K為概要三維(3-D)示意圖，而 圖2B、 2D、 2F、 2H、 2J及2L為分別對應各3-D圖的剖面圖。圖 2A-2L—同示出形成一例式的相變存儲器(PCM)單元的一例式方 法的一系列步-驟。圖2M為示出一 PCM單元的一例式相變結構的相剋要剖面圖。圖3 A-3G示出形成一例式PCM單元的另 一例式實施例方法的概要剖面圖。圖3H為示出一 PCM單元的一例式相變結構的相剋要剖面圖。圖3I及3J為沿圖3H—切割線31的相變元^f牛的剖面圖。圖4A-4J為示出在形成一例式PCM單元的一例式方法中一系 列步驟的概要剖面圖。圖4K-4M為示出在形成一 PCM層的一例式方法中 一 系列步驟的鬥既要剖面圖。
具體實施方式
例式實施例的說明意圖與伴隨的示意圖結合解讀，而伴隨的示 意圖為整個i兌明書的一部分。在此說明中，推i侖一些相關詞時，如 "專交4氐"、"專交高"、"7j^平"、"垂直"、"以上"、"以下"、"上"、"下"、 "頂"及"底"，以及它們的書亍生詞(如"水平地"、"向下地"及"向上 地，，)，應以之後i兌明或顯示於圖中的方向作為參考。這些相關詞系 為說明之便而設且無需依特定方向建構或操作的設備/裝置。圖2A、 2C、 2E、 2G、 2I及2K為概要三維(3-D)示意圖，而 圖2B、 2D、 2F、 2H、 2J及2L為分別乂於應各3-D圖的剖面圖。圖 2A-2L—同示出形成一例式的相變存儲器(PCM)單元的一例式方 法的一系列步驟。參考圖2A, —電晶體201形成於一基材200上。至少一介電 層，如介電層220形成於電晶體201上。電晶體201包含柵極203 及介於基材200與門極203之間的柵極介電質204。至少一導電結 構，如接觸栓209且/或導電結構210、 215形成於介電層220中。 接觸栓209可與電晶體201的一接觸區207b電耦合。在一些實施 例中，導電結構210、 215為PCM單元的電極。導電結構210、 215 可形成於同一層。導電結構210、 215可相互側向(laterally )分隔。 在一些實施例中，導電結構210、 215的至少一個在接觸栓209上。 在其它實施例中，導電結構210在4妄觸一全209上而導電結構215在 另一接觸栓上(未示出)。可在導電結構210、 215之間形成一開口 225。參考圖2B，晶 體管201可包含如一柵極203形成於基材200上。間隙壁205形成於柵極203的側壁上。接觸區207a、 207b形成與柵極203或間隙 壁205相鄰且在基材200中。根據各種例式實施例，基材200可以是一矽基材、一III-V化合 物基材、 一矽/鍺(SiGe)基材、 一絕緣層上矽(SOI)基材、 一顯 示器基材，如液晶顯示器(LCD)、電漿顯示器、 一電機發光(EL) 燈顯示器或一發光二極體(LED)基材。在一些實施例中，柵極203可包含一介電層(未示出於圖2B 中，但可見於圖2A中作為柵極介電層204)於其下。介電層(未 示出於圖2B中) 一般可稱為一柵極介電層。介電層(未示出於圖 2B中)可為，如一氧化矽層、 一氮化矽層、 一氮氧化石圭層、包含 如Hf02、 HfSi04、 Zr02、 ZrSi04、 Ta205、 HfSiON或類似的一高介 電常數層、 一多層結構或其各種組合。在一些實施例中，介電層的 形成可由如熱氧化製程、化學氣相沉積(CVD)製程、磊晶製程、 其它適當製程或其各種組合。柵極203形成於基材200上。柵極203可為如一矽層、 一多晶 矽層、 一非晶矽層、一 SiGe層、 一導電材料層、 一金屬層、其它 適當層或其各種組合。在一些實施例中，柵極203於柵極介電層204 上且可通過一 CVD製程形成，然而其它適當形成製程也可〗吏用在 其它例式實施例中。間隙壁205可為至少一介電材衝+,如氧化物、氮化物、氮氧化 物或其它介電材^h或其各種組合。形成間隙壁205的製程可包含如 通過一化學氣相沉積(CVD)製程形成一實質上共形介電層(提供 來形成間隙壁205)於柵極203及基材200上。 一蝕刻製程，如使 用一回蝕製程來移除一部分的介電層(未示出)，由此形成間隙壁 205。在一些實施例中，接觸區207a、 207b —般是指源極/漏極(S/D ) 區。接觸區207a、 207b可通過如一具有至少一硼、磷、砷或其類 似者或其組合的離子植入製程。在一些實施例中，接觸區207a、 207b 可包含至少一輕4參雜(LDD)區(未示出)於間隙壁205下且與4冊 極203相鄰。介電層220可為，如氧化物、氮化物、氮氧化物、低介電常數 材料、超低介電常數介電質或其它介電材料或其組合的一材料。可 以如一電漿加強式CVD (PECVD)製程、 一旋塗式玻璃(SOG) 製程、 一未摻雜矽酸鹽(USG)製程、其它適於形成此一介電層的 製程或其組合來形成介電層220。參考圖2A，接觸才全209可包含鴒(W)、鋁(Al)、銅(Cu)、 或其它導電材料或其各種組合的至少 一材料。接觸栓209可由如一 CVD制禾呈所形成。再次參考圖2A，導電結構210、 215可包含由一金屬材料(鎢 化鈦(TiW )、鴒(W )、柏(Pt )、銥化鉑(Ptlr )、銅(Cu )、鋁(Al )、 鋁銅(AlCu)、鋁石圭銅(AlSiCu)或其它金屬材料)； 一金屬氮化物 (如氮化鈦(TiN)、氮化鉭(TaN)、氮矽化鈦(TiSiN)、氮化鈦鋁 (TiAlN )、氮碳化鈥(TiCN )、氮矽化鉭(TaSiN )、氮化鉭鋁(TaAlN )、 氮化鴒(WN)或其它金屬材料)； 一金屬矽化物(如矽化鈦(TiSix)、 矽化鎳(NiSix)、矽化鈷(CoSix)或其它金屬矽化物)； 一導電氧 化物(如氧化銥(Ir02 )、氧化釕(Ru02 )、氧化銥釕(IrRu03 )、鈮 酸鋰(LiNb03)或其它導電氧化物)或各種複合材衝+層(如Ti/TiN、 Ta/TaN、 TiN/W、 TaN/Ta/Cu或其它複合材^1"層)所形成的一材料。 導電結構210、 215可由如一CVD制禾呈、 一物理氣相沉積(PVD) 製程、 一電鍍製程、 一無電鍍製程或其它適於形成此材料層或其組 合的製程。在一些實施例中， -接觸對全209且/或導電結構210、 215可通過 一介層洞/接觸製程、 一金屬層製程、 一鑲嵌製程、 一雙鑲嵌製程或 其它半導體製造製程所形成。導電結構210為此實施例的導電結構 之一，其說明於圖2A中，直接或間接(如通過一阻障層)接觸接 角蟲才全209。再次參考圖2B，開口 225形成於介電層220中。在一些實施 例中，開口 225可具有一深度，此深度實質等同導電結構210、 215 的厚度。在一些使用90納米技術的實施例，從剖面圖來看，開口 225可具有一寬度"a",約150納米(nm )或更小。在一些實施例 中，開口 225可具有一外觀比值(t/a)介於約1.5至約3.0。可形成 一圖案化光阻層(未示出)的微影製程來形成開口 225，此圖案化 光阻層具有對應開口 225的一開口 (未示出)，通過此圖案化光阻 層以一蝕刻製程移除一部〗分介電層220,以形成開口 225。在蝕刻 製程之後，可通過如一樣i影移除製程來移除圖案化光阻層。參考圖2C及2D, —間隙壁材料層230形成於介電層220上及 開口 225產生的開口 225a中。在一例式實施例中，間隙壁才才並+層 230可實質上共形於包含原始開口 225的介電層220的4侖廓上，如 圖2D所示。在一些實施例中，間隙壁材料層230可由一氧化矽、 一氮化矽、 一氮氧化物、 一碳化矽、 一多晶矽、 一氮氧化鉭(TaON)、 一五氧化二鉭(Ta205 )、 一氧化鋁(A1203 )或其它間隙壁材料或其 其各種組合所形成。在一些實施例中，間隙壁材料層230可以CVD、 原子層沉積(ALD)且/或物理氣相沉積(PVD)所形成。在一些佳_ 用90納米技術的實施例中，間隙壁材料層230可具有一寬度"b", 約100納米(nm)或更小。參考圖2E及2F， 一移除製程232移除一部分的間隙壁材料層 230，產生間隙壁材料層230a形成於開口 225a的側壁上及於介電層220中。移除製程232可包含如一回蝕製程或其它適當製程，可 實質上從介電層220的頂表面(未標示)移除間隙壁材料層230。在一些實施例中， 一蝕刻制禾呈可用於移除可存在開口 225a中 的導電結構210、 215的側壁的間隙壁。在jt匕方法中，可形成一4妄 續的相變材料(PCM)層235,且與導電結構210、 215接觸。此蝕 刻製程(未示出)並不會移除形成於開口 225a的側壁上及介電層 220中的間隙壁230a。參考圖2G及2H, —相變材泮牛(PCM)層235可形成於圖2E 及2F所示無開口 225a的介電層220上及間隙壁230a上，以形成 開口 225b。在一些實施例中，PCM層235可實質上共形於圖2E及2F所示結構的4侖廓上。PCM層235可為包含鍺銻碲(GST)、 GST: N、 GST: O及銦 銀銻碲(InAgSbTe )的至少一個。PCM層235可以如一 CVD製程、 一 PVD製程、一 ALD製程或其它適於形成一 PCM層的製程或其 組合所形成。在一些4吏用90納米才支術的實施例中，PCM層235可 具有約90納米(nm)或更小的厚度。在一些實施例中，PCM層235可在非結晶狀態及結晶狀態具 有不同的阻抗。舉例來i兌， 一非結晶PCM層235的阻抗可為一結 晶PCM層的阻抗的悽t千4咅。參考圖2I及2J， 一第二介電層240可形成於PCM層235上。 第二介電層240可為一氧化矽層、 一氮化矽層、 一氮氧化層、 一碳 化矽層、 一多晶矽層、 一氮氧化鉭(TaON )層、 一五氧化二鉭(Ta2Os) 層、 一氧化鋁(A1203)層、 一低介電常數材料層、 一超低介電常數 材料層、其它介電材料或其組合。可使用一電漿加強式CVD (PECVD )製程、 一旋塗式玻璃(SOG )製程、 一未摻雜矽酸鹽(USG )製程、其它適於形成此一介電層的製程或其組合來形成第二介電層240。參考圖2K及2L, —移除製程242，如化學機械研磨(CMP ) 製程可用於移除一部分第二介電層240及一部分PCM層235，以形 成一第二介電層240a及一 PCM層235a。 PCM層235a覆蓋間隙壁 230a且側向接觸到前述的導電結構210、 215。 PCM層235a可從導 電結構210側向延伸至導電結構215。 PCM層235a的底部區i或可 覆蓋介電層220。在一些實施例中，PCM層235a的頂表面(未標 示)可與第二介電層240a的頂表面(未標示)實質上同一水平。 第二介電層240a的頂表面(未標示)可與介電層220的頂表面(未 標示)實質上同一水平。相較於示出於圖2B中原始開口 225，具 有相同厚度的一PCM層的一剖面區，通過形成間隙壁230a,示出 於圖2L的PCM層235a的剖面區可依期祠:地縮小。正因如此，相 4交於轉變開口 225(示出於圖2B)中無間隙壁230a的整體PCM層 所需的電壓/電力，施加於導電結構210以轉變PCM層235所需的 電壓或電力會降^f氐。因為功率才喿作低，PCM單元的程序化速度可依 期4寺地改善。在一些實施例中，PCM層235b可形成於未#1介電層240a覆 蓋的間隙壁230a上，如圖2M所示。形成於圖2M所示的結構可通 過如形成4交PCM層235厚的PCM層(未示出)，以實質上填滿圖 2F所示的開口 225a。因為未形成介電層240a,移除制禾呈242移除 部份PCM層(未示出)，以形成PCM層235b。 PCM層235b的頂 表面(未標示)可與介電層220的頂表面(未標示)實質上同一水 平。相4交於形成一PCM層來填滿圖2B所示出的原始開口 225,使 用這樣的結構，示出於圖2M中PCM層235b的剖面區可依期待地 縮小。正因如此，相4交於將開口 225 (示出於圖2B)中無間隙壁 230a的整體PCM層轉變所需的電壓/電力，施加於導電結構210以轉變PCM層235b所需的電壓或電力會降低。因為功率操作低，PCM 單元的程序化速度可依期待地改善。在一些實施例中，導電結構210、 215形成同一材並牛層。導電 結構210、 215之一為一第一電極，而導電結構210、 215的另一個 為一第二電極。由於導電結構210、 215可以相同的製程形成，水 平相變元件不需要如同一垂直相變元件須再一製程來形成一頂電 才及。因此，形成一 PCM單元的制考呈依期特^也減少且遮罩層也可依 期祠^也減少。通過形成間隙壁230a於介電層220的側壁上，開口 225a (示 出於圖2F)可於底部區域具有期待的縮小尺度。期待的縮小尺度超 出微影製程的解析限制。舉例來說，當掃描機的解析力為45納米， 期《寺縮小的尺度可以小於45納米，如32納米，其為45納米糹支術 的下一4戈。因此，可以達成開口 225a的期待底部區域，而無須一 孩i影制^呈來定義開口 225a的底部尺寸。參考圖3A-3G，示出形成一例式PCM單元的另一例式實施例 方法的概要剖面圖。參考圖3A，電晶體301形成於一基材300上。至少一介電層， 如介電層320形成於電晶體301上。至少一導電結構，如接觸糹全309 且/或導電結構310形成於介電層320中。接觸栓309可與電晶體 301的一接觸區307b電耦合且導電結構310如所示與接觸一全309 直接接觸，或通過一中間阻障材料(未示出)形成結構。在一些實 施例中，導電結構310為PCM單元的一電極。電晶體301可包含 如一柵才及303形成於基材300上。雖然未示出，電晶體301的一才冊 極介電質可形成於柵極303及基材300之間。間隙壁305形成於柵 極303的側壁上。接觸區307a、 307b形成與柵極303或間隙壁305 相鄰且在基才才300中。形成基才才300、柵4及303、間隙壁305、 4妄觸區307a、 307b、 4妄觸才全309、導電層310及介電層320的材衝+及方 法分別相似於結合圖2A及2B的前述說明的基材200、柵極203、 間隙壁205、接觸區207a、 207b、接觸栓209、導電層210及介電 層220。一介電層325形成於介電層320及導電層310上。介電層325可為一氧化矽層、 一氮化矽層、 一氮氧化層、 一低介電常數材料層、 一超^f氐介電常數材料層、 一層其它介電材料或其組合。可以如一電 漿加強式CVD (PECVD)製程、 一旋塗式玻璃(SOG)製程、一 未摻雜矽酸鹽(USG)製程、其它適於形成此一介電層的製程或其 組合來形成介電層325。一開口 327形成於介電層325中且暴露導電結構310。可通過 一孩i影製程形成具有對應開口 327的一開口 (未示出)的一圖案化 光阻層(未示出)來形成開口 327。 一蝕刻製程使用圖案化光阻層 作為一遮罩且移除一部份介電層325,以形成開口 327於介電層325 中。在蝕刻製程之後，可通過如一微影移除技術移除圖案化光阻層。 在一些實施例中，開口 327的寬度可實質上與導電結構310的寬度 實質上相等。參考圖3B, —導電層330形成於介電層325上及開口 327中， 以產生開口 327a。在一些實施例中，導電層330可實質上共形於介 電層325的輪廓上。導電層330可包含由一金屬材料(鎢化鈥(TiW )、 鴒(W )、賴(Pt )、銥化柏(Ptlr )、銅(Cu )、鋁(Al )、鋁銅(AlCu )、 鋁矽銅(AlSiCu )或其它金屬材料)； 一金屬氮化物(如氮化鈦(TiN )、 氮化鉭(TaN)、氮矽化鈦(TiSiN)、氮化鈥鋁(TiAlN )、氮碳化鈦(TiCN )、氮矽化鉭(TaSiN )、氮化鉭鋁(TaAlN )、氮化鴒(WN ) 或其它金屬材料)； 一金屬矽化物(如矽化鈦(TiSix )、矽化鎳(NiSix )、 矽化鈷(CoSix)或其它金屬矽化物)； 一導電氧化物(如氧化銥(Ir02 )、氧化釕(Ru02 )、氧化銥釕(IrRu03 )、鈮酸鋰(LiNb03)或其它導電氧化物)或各種複合材料層(如Ti/TiN、 Ta/TaN、 TiN/W、 TaN/Ta/Cu或其它複合材料層)所形成的一材料。在一些使用90納 米技術的實施例中，導電層330可具有介於約20納米(nm )及200 納米(nm)的厚度。在一些實施例中，導電層330可具有較導電層 310小的導熱性。參考圖3C， 一移除製程332如回蝕製程或CMP製程可移除一 部分的導電層230，以形成間隙壁330a於介電層325的側壁上。在 一些實施例中，存在一殘留的導電部分330b覆蓋導電層310。在其 它實施例中，導電部分330b可被移除，使得導電層310的頂表面暴露出來。參考圖3D， 一相變材料(PCM)層335可形成於介電層325 及導電間隙壁330a上，以形成開口 327b。在一些實施例中，PCM 層335可實質上共形於介電層325及導電間隙壁330a的輪廓上， 如圖3C所示。形成PCM層335的材料及方法可相似於結合圖2G 及2H的前述i兌明的PCM層235。在一些實施例中，PCM層335 可覆蓋非必要的導電部分330b 。參考圖3E， 一介電層340可形成於PCM層235上。介電層340可為如一氧化層、 一氮化層、 一氮氧化層、 一低介電常數材料層、 一超〗氐介電常悽t材料層、 一層其它介電材料或其組合。可以如一電 漿加強式CVD (PECVD)製程、 一旋塗式玻璃(SOG)製程、一 未摻雜矽酸鹽(USG)製程、其它適於形成介電層的製程或其組合 來形成介電層340。參考圖3F, —移除製程342,如一化學機械研磨(CMP)製程 可用於移除一部分的介電層340及一部分的PCM層335,以形成一 第二介電層340a及一 PCM層335a。 PCM層335a可覆蓋間隙壁 330a及導電部分330b。在一些實施例中，PCM層335a的頂表面(未標示)可與介電層340a的頂表面(未標示)實質上同一水平。 介電層340a的頂表面(未標示)可與介電層335的頂表面(未標 示)實質上同一水平。相較於示出於圖3A中原始開口 327，具有 相同厚度的一PCM層的一剖面區，通過形成間隙壁330a，示出於 圖3F的PCM層335a的剖面區可依期待地縮小。正因如此，相較 於轉變開口 327(示出於圖3A)中無間隙壁330a的整體PCM層所 需的電壓/電力，施加於導電結構310以轉變PCM層335a所需的電 壓或電力會降低。因為功率操作低，PCM單元的程序化速度可依期 待地改善。參考圖3G, —導電結構345可形成於PCM層335a上。在一 些實施例中，導電結構345可為一 PCM單元的一頂電才及。導電結 構345可包含由至少一種金屬材料(如鴒化鈦(TiW)、鴒(W)、 鉑(Pt)、銥化鉑(Ptlr)、銅(Cu)、鋁(Al)、鋁銅(AlCu)、鋁石圭 銅(AlSiCu)或其它金屬材料)； 一金屬氮化物(如氮化鈦(TiN)、 氮化鉭(TaN)、氮矽化鈦(TiSiN)、氮化鈦鋁(TiAlN)、氮碳化鈦(TiCN)、氮矽化鉭(TaSiN)、氮化鉭鋁(TaAlN )、氮化鎢(WN ) 或其它金屬材料)； 一金屬珪化物(如矽化鈥(TiSix )、矽化鎳(NiSix )、 矽化鈷(CoSix)或其它金屬矽化物)； 一導電氧化物(如氧化銥(Ir02)、氧化釕(Ru02)、氧化銥釕(IrRu03)、鈮酸鋰(LiNb〇3) 或其它導電氧4匕物)或各種複合材泮+層(如Ti/TiN、 Ta/TaN、 TiN/W、 TaN/Ta/Cu或其它複合材料層)所形成的一材料。在一些實施例中， 導電結構345可以如一 CVD製程、一PVD製程、一ALD製程、 一電鍍製程、 一無電鍍製程、其它薄膜沉積製程或其各種組合所形 成。在一些實施例中，可形成PCM層335b於間隙壁330a上而無 圖3F所示的介電層340a形成於其上。形成於圖3H所示的結構可 通過如形成比PCM層335厚的一PCM層(未示出)，以實質上》真 滿圖3C所示的開口 327a。因為未形成介電層340a,移除製程342移除一部分的PCM層(未示出)，以形成PCM層335b。 PCM層 335b的頂表面(未標示)可與介電層325的頂表面(未標示)實質 上同一 K平。相專交於形成一PCM層來填滿圖3A所示出的原始開口 327， <吏 用這樣的結構，示出於圖3H中PCM層335b的剖面區可依期4寺地 縮小。正因如此，相較於轉變開口 327 (示出於圖3A)中無間隙壁 330a的整體PCM層所需的電壓/電力，施加於導電結構310以轉變 PCM層335b所需的電壓或電力會降低。因為功率操作低，PCM單 元的程序化速度可依期待地改善。在一些實施例中，間隙壁330a可具有期4寺的導熱性，4。A匕可 避免PCM層335a的熱傳到導電層310，且可依期待地留在PCM層 335a,如此，PCM層335a可依期4寺i也4爭變。圖3I及3J為圖3H沿線31-31、相變元件的頂視圖及剖面圖。 參考圖31，相變元件的一頂視圖示出導電間隙壁330a延伸周圍環 繞PCM層335b。參考圖3J，相變元件的一頂^L圖示出PCM層335b 在導電間隙壁330a之間。PCM層335b可實質上平行導電間隙壁 3303。圖4A-4J為示出形成一例式PCM單元的一例式方法的扭克要剖 面圖。參考圖4A， 一電晶體401形成於一基材400上。至少一介電 層，如介電層420形成於電晶體401上。至少一導電結構，如接觸 才全409且/或導電結構410形成於介電層420中。雖然未示出，晶體 管401的一4冊4及介電質可形成於棚"f及403及基材400之間。在一些 實施例中，至少一阻障層，如阻障層411形成於接觸栓409上，且 在其它實施例中，導電結構410可直4妄4妾觸4妄觸栓409。 4矣觸4全409可與電晶體401的4妄觸區407b電耦合。在一些實施例中，導電結 構410為PCM單元的一底電極。 一蝕刻停止層425形成於導電結 構410上。電晶體401可包含如一柵極403形成於基材400上。間 隙壁405形成於柵-才及403的側壁上。4妾觸區407a、 407b形成與棚-極403和間P承壁405相鄰且在基材400中。形成基材400 、柵極403、 間隙壁405、 ^妄觸區407a、 407b、 4妄觸栓409、導電層410及介電 層420的材一+及方法分別相似於結合圖2A及2B的前述說明的基材 200、柵極203、間隙壁205、接觸區207a、 207b、接觸栓209、導 電層210及介電層220。阻障層411可是一Ta層、TaN層、Ti層、TiN層、其它金屬材 泮牛或其各種組合。在一些實施例中，阻障層411可以一 CVD制禾呈、 一PVD製程、一ALD製程、其它薄膜沉積製程或其各種組合所形成。蝕刻停止層425可包含至少一氧化層、 一氮化層、 一氮氧化層、 一低介電常數材料層、具有移除速率小於介電材料層430 (示出於 圖4B)的一材料層。可以如一 CVD製程形成蝕刻停止層425。參考圖4B, —介電層430形成於蝕刻停止層425上。介電層 430可包含一氧化層、 一氮化層、 一氮氧化層、一^[氐介電常悽t材料 層、 一超低介電常數材料層、其它介電材料層或其組合。可以如一 電漿加強式CVD (PECVD)製程、 一旋塗式玻璃(SOG)製程、 一未摻雜矽酸鹽(USG)製程、其它適於形成介電層的製程或其組 合來形成介電層430。一開口 435形成於介電層430中。可通過一孩i影製程，形成具 有對應開口 435的一開口 (未示出)的一圖案化光阻層(未示出) 來形成開口 435。 一蝕刻製程4吏用圖案化光阻層(未示出)作為一遮罩且移除一部份介電層，以形成開口 435於介電層430中。在蝕 刻製程之後，可通過如一微影移除技術移除圖案化光阻層。
參考圖4C，介電間隙壁440可形成於蝕刻停止層425上及介 電層430側壁上，介電間隙壁440之間一部分的蝕刻停止層425被 移除。因為介電間隙壁440在介電層430側壁上，開口 435a小於 開口 435 (示出於圖4B中)。導電結構410的一部分頂表面(未標 示)被暴露出來作為電連接。在一些實施例中，介電間隙壁440可 包含氧化物、氮氧化物、碳化物、氮化矽、氮化鍺(GeN)、多晶矽 的至少一材料、其它材料或其各種組合。
在一些實施例中，形成介電間隙壁440及蝕刻4亭止層425a的 製程可包含形成一介電材料層(提供來形成介電間隙壁440)實質 上共形於介電層430 (示出於圖4B)的輪廓上。 一移除製程(未示 出)，如一回蝕製程，移除一部分的介電材料層及一部分的蝕刻停 止層425 (示出於圖4B),以形成介電間隙壁440且暴露導電結構 410的頂表面。
參考圖4D， 一導電層443可形成於介電間隙壁440上，且一 犧牲層445可形成於導電層443上。在一些實施例中，導電層443 可實質上共形於間隙壁440及介電層430的4侖廓上。在一些實施例 中，導電層443可包含由至少一種金屬材料(如鎢化鈦(TiW)、鎢
(W)、柏(Pt)、銥化鉑(Ptlr)、銅(Cu)、鋁(Al)、鋁銅(AlCu)、 鋁矽銅(AlSiCu )或其它金屬材料)； 一金屬氮化物(如氮化鈦(TiN )、 氮化鉭(TaN)、氮矽化鈥(TiSiN)、氮化鈦鋁(TiAlN)、氮碳化鈦
(TiCN )、氮矽化鉭(TaSiN )、氮化鉭鋁(TaAlN )、氮化鎢(WN ) 或其它金屬材料)； 一金屬矽化物(如矽化鈦(TiSix )、矽化鎳(NiSix )、 矽化鈷(CoSix)或其它金屬矽化物)； 一導電氧化物(如氧化銥
(Ir02)、氧化釕(Ru02)、氧化銥釕(IrRu03)、鈮酸鋰(LiNb03) 或其它導電氧4匕物)或各種複合材衝+層(如Ti/TiN、 Ta/TaN、 TiN/W、TaN/Ta/Cu或其它複合材衝+層)所形成的一材料。在一些其它實施 例中，導電層443可包含至少一TaN層、一Ta層、一TiN層、一 Ti層、其它金屬材衝+或其各種組合。導電層443可以如一 CVD制 程、一PVD製程、一ALD製程所形成。在一些實施例中，導電層 443可具有較導電結構410小的導熱性。
犧牲層445可包含一氧化矽層、 一氮化矽層、 一氮氧化層、一 低介電常數材料層、 一超低介電常數材料層、其它適當的介電材料 層或其組合。可以如一電漿加強式CVD (PECVD)製程、一S是塗 式玻璃(SOG)製程、 一未摻雜矽酸鹽(USG)製程、其它適於形 成一介電層的制禾呈或其組合來形成犧4生層445。
參考圖4E， 一移除制牙呈447,如一回蝕制禾呈或CMP制禾呈可用 於移除介電層430的頂表面上一部分犧4生層445及一部分導電層 443 ，以形成犧牲層445a及導電層443a 。
參考圖4F，具有一開口 455於其中的一介電層450形成於介電 層430上。犧牲層445a被移除。介電層450可包含至少一氮化矽 層、 一氮氧化層、 一氧化矽、 一碳化層、其它介電材料或其各種組 合。可使用一 CVD製程形成介電層450。在一些4吏用90納米技術 的實施例中，介電層450可具有約10nm至約100nm的厚度。
在一些實施例中，形成介電層450及開口 445的製程可包含形 成一介電材料層(提供來形成介電層450)於圖4E所示的結構上。 具有對應開口 455的一開口的一圖案化光阻層(未示出)形成於介 電層450上。 一蝕刻製程，4吏用此圖案化光阻層作為一遮罩來移除 一部分的介電材料層及犧牲層445a，以形成具有開口 455的介電層 450。在蝕刻製程之後， 一光阻移除製程可移除圖案化光阻層。參考圖4G， 一PCM層460形成於圖4F示出的結構上，包含 在介電層450上。在一些實施例中，PCM層460可實質上填充開口 455 (示出於圖4F中)。形成PCM層460的材料及方法可相似於結 合圖2G及2H的前述說明的一 PCM層235。
參考圖4H， 一移除製程，如一回蝕製程或一CMP製程可從介 電層450的頂表面移除一部分的PCM層460 ，以形成PCM層460a 。 在一些實施例中，PCM層460a的頂表面(未標示)可與介電層450 的頂表面(未標示)實質上同一水平。
參考圖41， 一具有一開口 470於其中的介電層465形成於介電 層450上，暴露出一部分PCM層460a的頂表面。介電層465可包 含至少一氧化矽層、 一氮化矽層、 一氮氧化層、 一低介電常悽t材料 層、 一超4氐介電常lt材料層、或其它介電材料或其組合。可以如一 電漿加強式CVD (PECVD)製程、 一旋塗式玻璃(SOG)製程、 一未摻雜矽酸鹽(USG)製程、其它適於形成一介電層的製程或其 組合來形成介電層465。
參考圖4J， 一阻障層475及一導電層480形成於圖41所示的 開口 470中。阻障層475可實質上共形於開口 470中。阻障層475 可包含至少一TaN層、一Ta層、一TiN層、一Ti層、其它金屬材 料層或其各種組合。阻障層475可如由一 CVD製程、一 PVD製程、 一 ALD制禾呈所形成。
導電層480可包含如由一金屬材料(鵠化鈦(TiW)、鵠(W)、 鉬(Pt )、銥化鉬(Ptlr )、銅(Cu )、鋁(Al )、鋁銅(AlCu )、鋁矽 銅(AlSiCu)或其它金屬材料)； 一金屬氮化物(如氮化鈦(TiN)、 氮化鉭(TaN)、氮矽化鈦(TiSiN)、氮化鈥鋁(TiAlN )、氮碳化鈦 (TiCN)、氮矽化鉭(TaSiN)、氮化鉭鋁(TaAlN )、氮化鎢(WN ) 或其它金屬材料)； 一金屬矽化物(如矽化鈦(TiSix )、矽化鎳(NiSix )、矽化鈷(CoSix)或其它金屬石圭化物)； 一導電氧化物(如氧化銥 (Ir02)、氧化釕(Ru02)、氧化銥釕(IrRu03)、鈮酸鋰(LiNb03) 或其它導電氧化物)或各種複合材料層(如Ti/TiN、 Ta/TaN、 TiN/W、 TaN/Ta/Cu或其它複合材並+層)所形成的一材並+。在一些實施例， 導電層480可由一 CVD製程、一PVD製程、一ALD製程、 一電 化學電鍍製程、 一無電鍍製程或其它薄膜沉積或其各種組合所形 成。
相較於示出於圖4B中原始開口 435，具有相同厚度的一PCM 層的一剖面區，通過形成間隙壁440，示出於圖4J的PCM層460a 的剖面區可依期;f寺i也縮小。正因如此，相專交於專爭變開口 435 (示出 於圖4B)中無間隙壁440的整體PCM層所需的電壓/電力，施加於 導電結構410以轉變PCM層460a所需的電壓或電力會降低。因為 功率操作低，PCM單元的程序化速度可依期待地改善。
圖4K-4M為示出形成一 PCM層的 一例式方法的剖面圖。
參考圖4K,在示出於圖4C的結構形成之後， 一矽層485，如 一結晶矽層、 一多晶矽層或一非晶矽層可形成。在一些例式實施例， 矽層485可實質上共形於間隙壁440及介電層430的輪廓上。
在形成石圭層485之後，形成一具有一開口 492於一介電層490 於矽層485上。開口 492暴露出一部分矽層485。介電層490包含 至少一氮化層、 一氮氧化層、 一氧化層、 一碳化層、其它介電材料 層或其各種組合。可如以一CVD製程來形成介電層490。在一些使 用90nm技術的實施例中，介電層490可具有介於約10nm至約 100nm的厚度。在一些實施例中，形成介電層4卯及開口 492可相 似於結合圖4F的前述說明的介電層450及開口 455。參考圖4L, 一矽鍺(SiGe )形成製程494用於矽層485的暴露 部分，以形成SiGe部分485b。淨皮介電層490覆蓋的石圭層485仍作 為矽部份485a。 SiGe 485b可提供一期待的低導熱性，因此，可避 免PCM層460a (示出於圖4M中)所產生的熱傳到導電結構410, 且可依期待留在PCM層460a(示出於圖4M中)，使得PCM層460a (示出於圖4M中)可依期待轉變。
在形成SiGe部分485b之後，PCM層460a可形成於開口 492 中。形成PCM層460a的製程可相似於結合圖4G及4H的前述說 明。在形成PCM層460a之後，隨後的步驟提供形成阻障層475, 且結合圖41及4J說明的導電層480也可使用，以形成一期待的相 變元件。
在一些實施例中，PCM單元的程序化且/或抹除可如其共同受 讓及共同於審查中的美國專利申請號11/752， 736 (申請於公元2007 年5月，代理人案號2006.1079/1085.00489)，其完整內容在此併入參考。
雖然本發明已就例式實施例加以說明，但非以此為限。更確切 地說，應廣泛地推論所附的權利要求，以包含可由本領域技術人員 在不脫離本發明之均等的領域及範圍下得以實施的本發明實施例 及其它變化。
權利要求
1.一種半導體結構，包含電晶體，位於基材上，所述電晶體包含柵極及接觸區，所述接觸區與所述柵極相鄰且在所述基材中；第一介電層，位於所述接觸區上；接觸結構，位於所述第一介電層中且於所述接觸區上；第一電極及第二電極，位於所述第一介電層中，其中，所述第一電極及所述第二電極中的至少其中之一在所述接觸結構上，及所述第一電極與所述第二電極側向分隔；以及相變結構，位於所述第一電極與所述第二電極之間，其中所述相變結構包含至少一間隙壁，位於所述第一介電層中，以及相變材料(PCM)層，位於所述間隙壁上。
2. 根據權利要求1所述的半導體結構，其中，所述相變材料(PCM)層實質上共形於所述間隙壁上。
3. 根據權利要求2所述的半導體結構，還包含第二介電層，位於 所述相變材料(PCM)層上，其中所述第二介電層的頂表面 與所述第一介電層的頂表面實質上同水平。
4. 根據權利要求1所述的半導體結構，其中，所述相變材料(PCM)層接觸所述第一介電層。
5. 根據權利要求1所述的半導體結構，其中，所述相變材料(PCM)層從所述第一電極側向延伸至所述第二電極。
6. —種半導體結構，包含電晶體，位於基材上，所述電晶體包含柵極及接觸區， 所述接觸區與所述柵極相鄰且在所述基材中；第一介電層，位於所述接觸區上；接觸結構，位於所述第一介電層中且於所述接觸區上；第一電極，位於所述第一介電層中； 第二介電層，位於所述第一電極上；相變結構，位於所述第二介電層中，所述相變結構包含至少一個導電間隙壁，位於所述第二介電層中，以及相變材^F(PCM)層，位於所述間隙壁上；以及 第二電^ l，位於所述相變結構上。
7. 根據權利要求6所述的半導體結構，其中，所述相變材料(PCM)層以所述導電間隙壁與所述第一電才及分隔。
8. 根據權利要求6所述的半導體結構，其中，所述導電間隙壁環 繞所述相變材衝+ (PCM)層。
9. 一種半導體結構，包含電晶體，位於基材上，所述電晶體包含柵極及接觸區， 所述接觸區與所述斥冊才及相鄰且在所述基材中；第一介電層，位於所述接觸區上；接觸結構，位於所述第一介電層中且於所述接觸區上；第一電才及，位於所述第一介電層中；第二介電層，位於所述第一電極上；相變結構，位於所述第二介電層中，所述相變結構包含:一些間隙壁，^立於所述第二介電層中，導電層，乂人所述間隙壁的第 一 個延伸至所述間隙壁的第二個；以及相變材料(PCM)層，位於所述導電層上；以及 第二電糹及，位於所述相變結構上。
10. 根據權利要求9所述的半導體結構，其中，所述相變材料 (PCM)層具有寬於其底部的頂部。
全文摘要
本發明涉及一種半導體結構，包含一電晶體於一基材上，電晶體包含一柵極及一接觸區，接觸區與柵極相鄰且在基材中。一第一介電層於接觸區上。一接觸結構於第一介電層中且於接觸區上。一第一電極及一第二電極於第一介電層中，其中，第一電極及第二電極中的至少一個在接觸結構上，且第一電極與第二電極側向或垂直分隔。一相變結構於第一電極與第二電極之間，其中相變結構包含至少一間隙壁於第一介電層中，且一相變材料(PCM)層於間隙壁上。
文檔編號H01L45/00GK101325212SQ20071018798
公開日2008年12月17日 申請日期2007年11月16日 優先權日2007年6月15日
發明者眭曉林, 鍾朝安 申請人:臺灣積體電路製造股份有限公司