具有改善的載流子遷移率的場效應電晶體器件及製造方法

2023-04-27 01:51:16 1

專利名稱：具有改善的載流子遷移率的場效應電晶體器件及製造方法
技術領域：
本發明涉及通過應變工程來改善場效應電晶體器件的性能，更具體地，本發明涉 及通過弓I起溝道區的應力改變，來提高載流子的遷移率。
背景技術：
隨著半導體技術的發展，具有更高性能和更強功能的集成電路要求更大的元件密 度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小。然而，當集成電路元件的尺寸縮小時，不可避免地損害了電晶體和其他元件運轉 的恆定材料特性和物理效應。因此，已經對電晶體的設計進行了很多新的創新，以便把這些 元件的性能保持到合適的水平。場效應電晶體中保持性能的重要因素是載流子遷移率，在通過非常薄的柵介質來 與溝道隔離的柵極上施加的電壓的情況下，載流子遷移率可以影響摻雜半導體溝道中流動 的電流或電荷量。已經知道，根據載流子的類型和應力方向，FET的溝道區中的機械應力可以顯著 地提高或降低載流子的遷移率。在通常溝道延Iio晶向形成的FET中，源/漏區方向上的 拉應力能夠提高電子遷移率，降低空穴遷移率，可以有利地提高NMOS的性能；而源/漏區 方向上的壓應力可以提高空穴遷移率，降低電子遷移率，可以有利地提高PMOS的性能。現 有技術中已經提出了大量的結構和材料用於在半導體材料中包含拉力或者壓力，例如在 US2006/0160317中，就提出了一種在MOSFET器件上通過沉積應力層，並選擇性地刻蝕全部 或者部分柵極層，來提高溝道中的載流子遷移率的方案。然而，現有技術通常通過應力層或者應力界面來改變載流子的遷移率，這將不利 於器件尺寸的持續縮小，並且導致複雜的製造工藝。而且隨著目前半導體器件尺寸的減小， 相應的溝道區域也隨之減小。因此，當應力材料膨脹時，對於施加在溝道區域兩側的源極和 /或漏極區域應力材料，其相應增加的應力非常有限，從而不能夠很好地改善MOSFET晶體 管(例如開關電流比)，這樣，其對應構成的COMS電路的性能也相應地較差。因此，需要提 供一種新的半導體器件的製造方法，能夠同時提高NMOS和/或PMOS器件的溝道區的載流 子遷移率，和減小器件的尺寸並簡化製造工藝。

發明內容
鑑於上述問題，本發明提供一種具有改善的載流子遷移率的柵替代工藝場效應晶 體管器件，所述器件包括具有NMOS區域和PMOS區域的半導體襯底，其中所述匪OS區域與 所述PMOS區域相互隔離；形成於所述NMOS區域上的第一柵堆疊和形成於所述PMOS區域上 的第二柵堆疊，其中，所述第一柵堆疊包括第一柵介質層；在所述第一柵介質層上的第一 金屬柵極層和具有壓應力性質的第一應力層，所述第一應力層填充所述第一柵堆疊中間的 間隙；所述第二柵堆疊包括第二柵介質層；在所述第二柵介質層上的第二金屬柵極層和 具有拉應力性質的第二應力層，所述第二應力層填充所述第二柵堆疊中間的間隙；在所述第一柵堆疊側壁的具有拉應力性質的第三應力側牆；以及在所述第二柵堆疊的側壁形成的 具有壓應力性質的第四應力側牆。此外，本發明還提供一種具有改善的載流子遷移率的柵替代工藝的N型場效應晶 體管器件，所述器件包括半導體襯底；在所述半導體襯底中形成的源極區和漏極區；在所 述半導體襯底上的層間介質層和在所述層間介質層中形成的開口 ；在所述開口中形成的柵 堆疊，其中，所述柵堆疊包括柵介質層；在所述柵介質層上的金屬柵極層和具有壓應力性 質的應力層，所述應力層填充所述柵堆疊中間的間隙；在所述柵堆疊側壁的具有拉應力性 質的應力側牆。以及一種具有改善的載流子遷移率的柵替代工藝的P型場效應電晶體器 件，所述器件包括半導體襯底；在所述半導體襯底中形成的源極區和漏極區；在所述半導 體襯底上的層間介質層和在所述層間介質層中形成的開口 ；在所述開口中形成的柵堆疊， 其中，所述柵堆疊包括柵介質層；在所述柵介質層上的金屬柵極層和具有拉應力性質的 應力層，所述應力層填充所述柵堆疊中間的間隙；在所述柵堆疊側壁的具有壓應力性質的 應力側牆。根據本發明的另一個方面還提供一種具有改善的載流子遷移率的後柵工藝場效 應電晶體器件的製造方法，包括如下步驟a、提供具有NMOS區域和PMOS區域的半導體襯 底；b、在所述半導體襯底上形成屬於NMOS區域的第一界面層、第一偽柵極層和第一柵堆疊 側牆和屬於PMOS區域的第二界面層、第二偽柵極層和第二柵堆疊側牆，以及在所述半導體 襯底中分別形成屬於NMOS區域和PMOS區域的源極區和漏極區和覆蓋所述器件的層間介質 層；c、移除所述PMOS區域的第二偽柵極層以形成第二開口，在所述第二開口中形成第二柵 堆疊，所述第二柵堆疊包括第二柵介質層、第二金屬柵極層和填充所述第二柵堆疊中間的 間隙的第二應力層，所述第二柵介質層和第二金屬柵極層覆蓋所述第二開口的側壁和所述 第二界面層，所述第二應力層為具有拉應力性質的應力材料；d、移除所述NMOS區域的第一 偽柵極層以形成第一開口，在所述第一開口中形成第一柵堆疊，所述第一柵堆疊包括第一 柵介質層、第一金屬柵極層和填充所述第一柵堆疊中間的間隙的第一應力層，所述第一柵 介質層和第一金屬柵極層覆蓋所述第一開口的側壁和所述第一界面層，所述第一應力層為 具有壓應力性質的應力材料；e、移除所述第一柵堆疊側牆，以提高所述NMOS區域的溝道區 的拉應力，移除所述第二柵堆疊側牆，以提高所述PMOS區域的溝道區的壓應力；f、在所述 NMOS區域的第一柵堆疊側壁形成具有拉應力性質的第三應力側牆；在所述PMOS區域的第 二柵堆疊側壁形成具有壓應力性質的第四應力側牆。此外，本發明還提供一種具有改善的載流子遷移率的後柵工藝N型場效應電晶體 器件的製造方法，包括如下步驟a、提供半導體襯底；b、在所述半導體襯底上形成界面層、 偽柵極層和柵堆疊側牆，以及在所述半導體襯底中形成源極區和漏極區和覆蓋所述器件的 層間介質層；C、移除所述偽柵極層以形成開口，在所述開口中形成柵堆疊，所述柵堆疊包括 柵介質層、金屬柵極層和填充所述柵堆疊中間的間隙的應力層，所述應力層為具有壓應力 性質的應力材料；d、移除所述柵堆疊側牆，以提高所述器件的溝道區的拉應力；e、在所述 柵堆疊側壁形成具有拉應力性質的應力側牆。以及一種具有改善的載流子遷移率的後柵工藝P型場效應電晶體器件的製造方 法，包括如下步驟a、提供半導體襯底；b、在所述半導體襯底上形成界面層、偽柵極層和柵 堆疊側牆，以及在所述半導體襯底中形成源極區和漏極區和覆蓋所述器件的層間介質層；C、移除所述偽柵極層以形成開口，在所述開口中形成柵堆疊，所述柵堆疊包括柵介質層、金 屬柵極層和填充所述柵堆疊中間的間隙的應力層，所述柵介質層和金屬柵極層覆蓋所述開 口的側壁和所述界面層，所述應力層為具有拉應力性質的應力材料；d、移除所述柵堆疊側 牆，以提高所述器件的溝道區的拉應力；e、在所述柵堆疊側壁形成具有壓應力性質的應力 側牆。通過本發明的器件和製造方法，可以在器件尺寸持續縮小的情況下，將應力最大 限度地施加到NMOS器件和/或PMOS器件的溝道中來提高器件性能。


圖1-15示出了根據本發明的實施例的場效應電晶體器件的不同階段的示意性截 面圖；圖16示出了根據本發明的實施例的場效應電晶體的製造方法的流程圖；圖17-M示出了根據本發明的另一實施例的場效應電晶體器件的不同階段的示 意性截面圖；圖25示出了根據本發明的另一實施例的場效應電晶體的製造方法的流程圖。
具體實施例方式下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡 化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，並且 目的不在於限制本發明。此外，本發明可以在不同例子中重複參考數字和/或字母。這種重 復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關係。此 外，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到 其他工藝的可應用於性和/或其他材料的使用。另外，以下描述的第一特徵在第二特徵之 「上」的結構可以包括第一和第二特徵形成為直接接觸的實施例，也可以包括另外的特徵形 成在第一和第二特徵之間的實施例，這樣第一和第二特徵可能不是直接接觸。應當注意，在 附圖中所圖示的部件不一定按比例繪製。本發明省略了對公知組件和處理技術及工藝的描 述以避免不必要地限制本發明。如上所述，溝道區被置於拉應力下時，能夠改進N型場效應電晶體(NMOQ器件的 性能；而溝道區被置於壓應力下時，能夠改進P型場效應電晶體(PM0Q器件的性能。在 本發明的實施例中，利用柵替代工藝通過分別在NMOS的柵堆疊中間的間隙中形成具有壓 應力性質的第一應力層和在PMOS的柵堆疊中間的間隙中形成具有拉應力性質的第二應力 層；並且在形成所述應力層後，移除PMOS和NMOS器件的柵堆疊的側牆以便釋放所述應力到 溝道區，進而提升NMOS器件溝道區的拉應力和PMOS器件溝道區的壓應力。特別地，可以在 NMOS器件和PMOS器件的所述柵堆疊側壁以及部分源極區和漏極區的上方形成具有相反應 力性質的應力層，以便進一步提高NMOS器件的拉應力和PMOS器件的壓應力。S卩，對於NMOS 器件可以沉積具有拉應力性質的第三應力側牆和對於PMOS器件沉積具有壓應力性質的第 四應力側牆。通過本發明的器件和製造方法，可以在器件尺寸持續縮小的情況下，將應力最 大限度地施加到NMOS器件和PMOS器件的溝道中來提高器件性能。參考圖15，圖15示出了根據本發明的實施例的半導體器件的結構圖。所述器件通過柵替代和側牆替代工藝製成。所謂柵替代工藝是指先形成偽柵極，並對所述器件進行 源/漏注入和源/漏退火，以激活源漏摻雜，在形成源極區和漏極區後去除所述偽柵極並形 成新的屬於NMOS區域和PMOS區域的柵堆疊。所謂側牆替代工藝是指，先在所述NMOS區域 和PMOS區域的柵堆疊側壁形成偽側牆，並在適當的時候去除所述偽側牆，根據器件的設計 需要形成新的側牆。下面將詳細描述根據本發明的實施例的半導體器件的結構。所述器件具有包括 NMOS區域202和PMOS區域204的半導體襯底200，其中所述NMOS區域202與所述PMOS區 域204由隔離區206相互隔離。在本實施例中，襯底200包括位於晶體結構中的矽襯底(例如晶片)。根據現有技 術公知的設計要求(例如P型襯底或者η型襯底)，襯底200可以包括各種摻雜配置。其他 例子的襯底200還可以包括其他基本半導體，例如鍺和金剛石。或者，襯底200可以包括化 合物半導體，例如碳化矽、砷化鎵、砷化銦或者磷化銦。此外，襯底200可以可選地包括外延 層，可以被應力改變以增強性能，以及可以包括絕緣體上矽(SOI)結構。在本實施方式中示意性給出一個隔離區206，具有多個隔離區206的器件結構可 以根據本發明提供的結構周期性重複而成。在本實施例中，隔離區206按照本領域內的常 規方法形成，可以是例如利用光刻技術在半導體襯底200的待形成器件的表面上形成掩 膜，通過掩膜的開口刻蝕襯底以形成溝槽，然後利用SiO2介質材料填充該溝槽，如圖1所
7J\ ο所述器件還包括屬於NMOS區域的源/漏極區214和屬於PMOS區域的源/漏極區 217，以及在所述源極區和漏極區中間的溝道區215。所述源/漏極區214、217可以通過根 據期望的電晶體結構，注入η型或ρ型摻雜物或雜質到襯底200中而形成，源/漏極區214 可以是N型摻雜，例如Si:C，其中為0. 2-2%，源/漏極區217可以是P型摻雜，例如 SiGe，其中Ge為20-70%。源/漏極區214、217可以由包括光刻、離子注入、擴散和/或其 他合適工藝的方法形成。由於本發明應用柵替代工藝，因此源極和漏極214、217先於所述 NMOS和PMOS區域的柵堆疊而形成，可以利用通常的半導體加工工藝和步驟，對所述器件進 行熱退火，以激活源極和漏極214、217中的摻雜，熱退火可以採用包括快速熱退火、尖峰退 火等本領域技術人員所知曉的工藝進行。所述器件還包括形成於所述NMOS區域202上的第一柵堆疊和形成於所述PMOS區 域204上的第二柵堆疊，其中，所述第一柵堆疊包括第一柵介質層232 ；在所述第一柵介質 層232上的第一金屬柵極層234和具有壓應力性質的第一應力層236，所述第一應力層236 填充所述第一柵堆疊中間的間隙；所述第二柵堆疊包括第二柵介質層226 ；在所述第二柵 介質層上的第二金屬柵極層2 和具有拉應力性質的第二應力層230，所述第二應力層230 填充所述第二柵堆疊中間的間隙。其中，所述第一柵介質層232可以為熱氧化層，包括氧化矽、氮化矽，例如二氧化 矽，也可為高K介質，例如HfO2, Τ 02, Zr02, La203,厚度優選為大約l_5nm。所述第一金屬 柵極層2；34可以為N型金屬，包括但不限於TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, Nil^。優選地，所述第一金屬柵極層234的功函數接近Si的導帶邊沿，例如 距Si導帶邊的距離小於0. &V，厚度優選為大約l-5nm。所述第一應力層236填充所述第 一柵堆疊中間的間隙，所述第一應力層236包括具有壓應力性質的材料，例如TiAl，可以通
11過濺射TiAl來形成。所述第二柵介質層2 可以為熱氧化層，包括氧化矽、氮化矽，例如二氧化矽，也 可為高K介質，例如HfO2, Τ 02, Zr02, A1203，厚度優選為大約l-5nm。所述第二金屬柵極 層 2 可以為 P 型金屬，包括但不限於 MoNx，TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt，Ru, Ir，Mo, HfRu, RuOx。優選地，所述金屬柵極層228的功函數接近Si的價帶邊沿，例 如距Si價帶邊的距離小於0. 2eV,厚度優選為大約l-5nm。所述第二應力層230填充所述 第二柵堆疊中間的間隙，所述第二應力層230包括具有拉應力性質的材料，例如可以通過 在所述柵堆疊中間的間隙中沉積Ti和Al，並在大約300-500°C下進行大約l-20s秒熱退火 來形成拉應力性質的TiAl。如圖2-4所示，所述第一柵堆疊通過首先在襯底上形成屬於NMOS區域的第一偽柵 極層208，例如多晶矽和第一側牆216，例如氮化物，如氮化矽。而後去除所述偽柵極層208 以形成開口，並在所述開口中形成第一柵介質層232、第一金屬柵極層234和第一應力層 236來形成。相同地，所述第二柵堆疊通過首先在襯底上形成屬於PMOS區域的第二偽柵極 介質層208和第二側牆216，而後去除所述偽柵極層208以形成開口，並在所述開口中形成 第二柵介質層226、第二金屬柵極層2 和第二應力層230來形成，如圖7-8所示。所述第一和第二偽柵極層208和側牆216可以例如首先在NMOS區域202和PMOS 區域204的襯底表面沉積例如l-3nm的界面層212，所述界面層可以是例如氧化物層，如 Si02。之後在所述界面層上沉積偽柵極層208，例如多晶矽，厚度大約為50-120nm，再沉積 刻蝕保護層，進行柵光刻以形成第一偽柵極層和第二偽柵極層208。所述第一側牆和第二側 牆216可以通過在所述界面層212上沉積氮化物層，而後進行反應離子刻蝕來形成。所述 界面層212可以在後續的加工過程同為器件的源漏極及其擴展區提供刻蝕保護。特別地，所述器件還包括在所述襯底上和所述第一柵堆疊和第二柵堆疊之間的層 間介質層，如圖5-6所示。所述層間介質包括氮化物層220，例如10-30nm和氧化物層222， 例如10-30nm。可以通過分別沉積(CVD，PECVD)氮化物層220以及氧化物層222，再進行化 學機械平坦化工序來暴露所述第一偽柵極層和第二偽柵極層的上表面來形成所述層間介 質層。特別地，所述第二柵堆疊可以先於所述第一柵堆疊形成，以避免所述第二應力層 230的熱退火過程致使第一柵堆疊中的材料和層導致劣化。即首先利用刻蝕保護層將NMOS 區域保護起來並暴露PMOS區域，對PMOS區域的偽柵極層208進行刻蝕以形成開口，並在所 述開口中形成第二柵介質層226、金屬柵極層2 和應力層230，進行熱退火以反映形成具 有拉應力性質的TiAl。而後，利用刻蝕保護層將PMOS區域保護起來並暴露NMOS區域，對 NMOS區域的偽柵極層208進行刻蝕以形成開口，並在所述開口中形成第一柵介質層232、金 屬柵極層234和具有壓應力性質的第一應力層236。所述器件還包括在所述第一柵堆疊側壁的具有拉應力性質的第三應力側牆240 ； 以及在所述第二柵堆疊的側壁形成的具有壓應力性質的第四應力側牆對4。所述第三應力 側牆240為與所述第一應力236層具有相反應力性質的材料形成，即具有拉應力性質的材 料，例如拉應力氮化物層，如Si3N4。所述第四應力側牆244為與所述第二應力層230具有 相反應力性質的材料形成，即具有壓應力性質的材料，例如壓應力氮化物層，如Si3N4。所述第三應力側牆240和第四應力側牆244通過去除所述第一側牆216和第二側牆216後在所述第一柵堆疊和第二柵堆疊的側壁分別沉積拉應力性質的材料和壓應力性 質的材料來形成，如圖9-15所示。可以通過例如反應離子刻蝕(RIE)來去除所述第一側牆 和第二側牆216，如圖9所示。特別地，在所述反應離子刻蝕之前可以在第一和第二柵堆疊 的表面沉積刻蝕保護層，例如氧化物層238，以保護所述第一和第二柵堆疊。由於在NMOS區域的第一柵堆疊中包含具有壓應力性質的第一應力層236，例如 TiAl層。因此，當去除NMOS區域的第一側牆216後，側牆216施加的反作用力得以去除，壓 應力性質的TiAl層得以釋放，致使NMOS區域的溝道區215的拉應力將得以提升，從而改善 電子的遷移率，提高器件性能。相同地，當去除PMOS區域的第二側牆216後，側牆216施加 的反作用力得以去除，拉應力性質的TiAl層得以釋放，致使PMOS區域的溝道區215的壓應 力將得以提升，從而改善空穴的遷移率，提高器件性能。在所述第一柵堆疊的側壁形成具有拉應力性質的第三應力側牆M0，例如具有拉 應力性質的氮化物。特別地，所述第三應力側牆還包括位於所述NMOS區域的源極區和漏極 區的上方覆蓋所述層間介質層和所述第一柵堆疊的部分。在所述第二柵堆疊的側壁形成具 有壓應力性質的第四應力側牆M4，例如具有壓應力性質的氮化物。特別地，所述第四應力 側牆244還包括位於所述PMOS區域的源極區和漏極區的上方覆蓋所述層間介質層和所述 第二柵堆疊的部分。例如，可以通過如下方式形成第三和第四應力側牆M0J44。首先如圖10所示，在 NMOS和PMOS區域上沉積具有拉應力性質的第三應力側牆M0，厚度大約為10-30nm，所述 第三應力側牆覆蓋整個器件，即包括在所述NMOS和PMOS區域的源極區和漏極區之上，覆蓋 所述層間介質層和第一、第二柵堆疊的上表面的部分。後在所述第三應力側牆240上沉積 刻蝕保護層M2，例如可以為氧化物層，如氧化矽，厚度大約為5-15nm。而後如圖11所示， 進行光刻以便在NMOS區域上形成光刻保護層。而後進行刻蝕，例如RIE以去除PMOS區域 上的刻蝕保護層M2，保留NMOS區域上的刻蝕保護層M2。之後去除NMOS區域上殘留的光 刻保護層。如圖12所示，進行RIE以選擇性去除未被刻蝕保護層242覆蓋的第三應力側牆 MO，例如拉應力性質的氮化物層。可以採用與上述方法相同的方式來形成第四應力側牆M4。即首先在NMOS和PMOS 區域上沉積具有壓應力性質的第四應力側牆對4，厚度大約為10-30nm，所述第四應力側牆 覆蓋整個器件，即包括在所述NMOS和PMOS區域的源極區和漏極區之上，覆蓋所述層間介質 層和第一、第二柵堆疊的上表面的部分，如圖13所示。後在所述第四應力側牆244上沉積 刻蝕保護層M6，例如可以為氧化物層，如氧化矽，厚度大約為5-15nm。而後進行光刻以便 在PMOS區域上形成光刻保護層。而後進行刻蝕，例如RIE以去除NMOS區域上的刻蝕保護 層對6，保留PMOS區域上的刻蝕保護層M6，如圖14所示。之後去除NMOS區域上殘留的光 刻保護層。進行RIE以選擇性去除未被刻蝕保護層246覆蓋的第四應力側牆M4，例如壓應 力性質的氮化物層。所述第三應力側牆240與通常的拉應力帽作用一樣相同，可以進一步提高所述 NMOS器件溝道區的拉應力，從而改善電子的遷移率，提高器件性能。同理，所述四應力側牆 244與通常的壓應力帽作用相同一樣，可以進一步提高所述PMOS器件溝道區的壓應力，從 而改善空穴的遷移率，提高器件性能。進行化學機械平坦化工藝(CMP)以平坦化所述半導體襯底的表面。
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所述器件還可以包括在所述NMOS區域和PMOS區域的源極區和漏極區上方的層間 介質層中形成的接觸孔對8。可以覆蓋所述器件的上表面、在所述NMOS和PMOS區域的源極 區和漏極區的上方進行光刻，以形成光刻保護層。進行RIE來形成接觸孔M8。所述接觸孔 248可以設置在距離NMOS和PMOS區域的柵堆疊或所述第三/第四側牆大約10-50nm的範 圍內。在所述接觸孔中形成的TiN層和鎢接觸材料。特別地，可以在進行NMOS和PMOS區域的源極區和漏極區的摻雜和退火後，在所述 源極區和漏極區中形成金屬矽化物，例如NiPtSi或者CoSi2。舉例來說可以通過在襯底上 沉積大約3-12nm的NiPt，在大約300-500°C下進行熱退火，並在退火後將未反應的NiPt刻 蝕掉來形成，以便調節隨後形成的接觸孔的接觸電阻。以上已經描述了根據本發明的具有改善的載流子遷移率的柵替代工藝場效應晶 體管器件的結構。下面將根據圖16所示的流程圖描述本發明的場效應電晶體器件的製造方法。在步驟a，提供具有NMOS區域和PMOS區域的半導體襯底。如圖1所示，在半導體襯底200上形成有匪OS區域202和PMOS區域204，其中所 述NMOS區域202與所述PMOS區域204由隔離區206相互隔離。在本實施例中，襯底200包括位於晶體結構中的矽襯底(例如晶片)。根據現有技 術公知的設計要求(例如P型襯底或者η型襯底)，襯底200可以包括各種摻雜配置。其他 例子的襯底200還可以包括其他基本半導體，例如鍺和金剛石。或者，襯底200可以包括化 合物半導體，例如碳化矽、砷化鎵、砷化銦或者磷化銦。此外，襯底200可以可選地包括外延 層，可以被應力改變以增強性能，以及可以包括絕緣體上矽(SOI)結構。在本實施方式中示意性給出一個隔離區206，具有多個隔離區206的器件結構可 以根據本發明提供的結構周期性重複而成。在本實施例中，隔離區206按照本領域內的常 規方法形成，可以是例如利用光刻技術在半導體襯底200的待形成器件的表面上形成掩 膜，通過掩膜的開口刻蝕襯底以形成溝槽，然後利用SiO2介質材料填充該溝槽。而後在步驟b、在所述半導體襯底200上形成屬於NMOS區域202的第一界面層 212、第一偽柵極層208和第一柵堆疊側牆216和屬於PMOS區域的第二界面層212、第二偽 柵極層208和第二柵堆疊側牆216，以及在所述半導體襯底中分別形成屬於NMOS區域的源 極區214和漏極區214以及屬於PMOS區域的源極區217和漏極區217以及在所述源極區 和漏極區中間的溝道區215和覆蓋所述器件的層間介質層。所述第一和第二界面層212、第一和第二偽柵極層208和側牆216可以例如圖2所 示首先在NMOS區域202和PMOS區域204的襯底表面沉積例如l_3nm的界面層212，所述 界面層可以是例如氧化物層，如Si02。所述界面層212可以在後續的加工過程同為器件的 源漏極及其擴展區提供刻蝕保護。之後在所述界面層上沉積偽柵極層208，例如多晶矽，厚 度大約為50-120nm，再沉積刻蝕保護層，進行柵光刻以形成第一偽柵極層和第二偽柵極層 208，如圖3所示。所述第一側牆和第二側牆216可以通過在所述界面層212上沉積氮化物 層，而後進行反應離子刻蝕來形成，如圖4所示。所述源/漏極區214、217可以通過根據期望的電晶體結構，注入ρ型或η型摻 雜物或雜質到襯底200中而形成。源/漏極區214可以是N型摻雜，例如Si :C，其中
為0. 2-2%，源/漏極區217可以是P型摻雜，例如SiGe，其中Ge為20-70%。源/漏極區214、217可以由包括光刻、離子注入、擴散和/或其他合適工藝的方法形成。可以利用通常 的半導體加工工藝和步驟，對所述器件進行熱退火，以激活源極和漏極214、217中的摻雜， 熱退火可以採用包括快速熱退火、尖峰退火等本領域技術人員所知曉的工藝進行，優選地， 可以使用尖峰退火，例如大約1000-1100°C或者雷射退火，來激活源極和漏極214、217中的 摻雜，如圖4所示。特別地，可以在進行NMOS和PMOS區域的源極區和漏極區的摻雜和退火後，在所 述源極區和漏極區中形成金屬矽化物，例如NiPtSi。舉例來說可以通過在襯底上沉積大約 3-12nm的NiPt，在大約300-500°C下進行熱退火，並在退火後將未反應的NiPt刻蝕掉來形 成，以便調節隨後形成的接觸孔的接觸電阻。可以在所述襯底上和所述第一柵堆疊和第二柵堆疊之間的層間介質層，如圖5-6 所示。所述層間介質包括氮化物層220，例如10-30nm和氧化物層222，例如10-30nm。可以 通過分別沉積氮化物層220以及氧化物層222，再進行化學機械平坦化工序來暴露所述第 一偽柵極層和第二偽柵極層的上表面來形成所述層間介質層。而後進入步驟C、移除所述PMOS區域的第二偽柵極層208以形成第二開口，在所述 第二開口中形成第二柵堆疊，所述第二柵堆疊包括第二柵介質層226、第二金屬柵極層2 和填充所述第二柵堆疊中間的間隙的第二應力層230，所述第二柵介質層2 和第二金屬 柵極層2 覆蓋所述第二開口的側壁和所述第二界面層212，所述第二應力層230為具有拉 應力性質的應力材料。如圖7所示，首先在器件上沉積一層刻蝕保護層224，例如氧化物層，如氧化矽，厚 度大約為5-20nm，進行光刻在NMOS區域上形成掩膜保護層(圖中未示出)。而後進行刻蝕 以去除PMOS區域上的刻蝕保護層224，從而暴露PMOS區域，再去除所述NMOS區域上的掩模 保護層。進行例如反應離子刻蝕RIE來去除第二偽柵極層208，以形成開口。在所述開口中 形成第二柵介質層226、金屬柵極層2 和應力層230。所述第二柵介質層2 可以為熱氧化層，包括氧化矽、氮化矽，例如二氧化矽，也 可為高K介質，例如HfO2, Τ 02, Zr02, A1203，厚度優選為大約l-5nm。所述第二金屬柵極 層 2 可以為 P 型金屬，包括但不限於 MoNx，TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt，Ru, Ir，Mo, HfRu, RuOx。優選地，所述金屬柵極層228的功函數接近Si的價帶邊沿，例 如距Si價帶邊的距離小於0. 2eV,厚度優選為大約l-5nm。所述第二應力層230填充所述 第二柵堆疊中間的間隙，所述第二應力層230包括具有拉應力性質的材料，例如可以通過 在所述柵堆疊中間的間隙中沉積Ti和Al，並在大約300-500°C下進行大約1-20秒熱退火 來形成拉應力性質的TiAl。而後在步驟d:移除所述NMOS區域的第一偽柵極層以形成第一開口，在所述第一 開口中形成第一柵堆疊，所述第一柵堆疊包括第一柵介質層、第一金屬柵極層和填充所述 第一柵堆疊中間的間隙的第一應力層，所述第一柵介質層和第一金屬柵極層覆蓋所述第一 開口的側壁和所述第一界面層，所述第一應力層為具有壓應力性質的應力材料。如圖8所示，在器件上沉積一層刻蝕保護層224，例如氧化物層，如氧化矽，厚度大 約為5-20nm，進行光刻在PMOS區域上形成掩膜保護層(圖中未示出)。而後進行刻蝕以去 除NMOS區域上的刻蝕保護層224，從而暴露NMOS區域，再去除所述PMOS區域上的掩模保護 層。進行例如反應離子刻蝕RIE來去除第一偽柵極層208，以形成開口。在所述開口中形成
15第一柵介質層232、金屬柵極層234和應力層236。所述第一柵介質層232可以為熱氧化層，包括氧化矽、氮化矽，例如二氧化矽，也 可為高K介質，例如HfO2, Ti02，&02，La203，厚度優選為大約1_5歷。所述第一金屬柵極層 234 可以為 N 型金屬，包括但不限於 TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, Nil^。優選地，所述第一金屬柵極層234的功函數接近Si的導帶邊沿，例如小於距 Si導帶邊的距離0. 2eV,厚度優選為大約l-5nm。所述第一應力層236填充所述第一柵堆 疊中間的間隙，所述第一應力層236包括具有壓應力性質的材料，例如TiAl，可以通過濺射 TiAl來形成。特別地，所述第二柵堆疊可以先於所述第一柵堆疊形成，以避免所述第二應力層 230的熱退火過程致使第一柵堆疊中的材料和層導致劣化。而後進入步驟e、移除所述第一柵堆疊側牆216，以提高所述NMOS區域的溝道區的 拉應力，移除所述第二柵堆疊側牆216，以提高所述PMOS區域的溝道區的壓應力。可以通過例如反應離子刻蝕(RIE)來可選擇地去除所述第一側牆和第二側牆 216，如圖9所示。特別地，在所述反應離子刻蝕之前可以在第一和第二柵堆疊的表面沉積 刻蝕保護層，例如氧化物層238，以保護所述第一和第二柵堆疊。這樣可以設置反應離子刻 蝕來刻蝕第一側牆和第二側牆的材料，如氮化物層而不會刻蝕堆疊表面的刻蝕保護層，如 氧化物層238。由於在NMOS區域的第一柵堆疊中包含具有壓應力性質的第一應力層236，例如 TiAl層。因此，當去除NMOS區域的第一側牆216後，側牆216施加的反作用力得以去除，壓 應力性質的TiAl層得以釋放，致使NMOS區域的溝道區215的拉應力將得以提升，從而改善 電子的遷移率，提高器件性能。相同地，當去除PMOS區域的第二側牆216後，側牆216施加 的反作用力得以去除，拉應力性質的TiAl層得以釋放，致使PMOS區域的溝道區215的壓應 力將得以提升，從而改善空穴的遷移率，提高器件性能。此後，方法進入步驟f 在所述NMOS區域的第一柵堆疊側壁形成具有拉應力性質 的第三應力側牆；在所述PMOS區域的第二柵堆疊側壁形成具有壓應力性質的第四應力側
掉 丄回ο例如，可以通過如下方式形成第三和第四應力側牆M0J44。首先如圖10所示，在 NMOS和PMOS區域上沉積具有拉應力性質的第三應力側牆M0，厚度大約為10-30nm，所述 第三應力側牆覆蓋整個器件，即包括在所述NMOS和PMOS區域的源極區和漏極區之上，覆蓋 所述層間介質層和第一、第二柵堆疊的上表面的部分。後在所述第三應力側牆240上沉積 刻蝕保護層M2，例如可以為氧化物層，如氧化矽，厚度大約為5-15nm。而後如圖11所示， 進行光刻以便在NMOS區域上形成光刻保護層。而後進行刻蝕，例如RIE以去除PMOS區域 上的刻蝕保護層M2，保留NMOS區域上的刻蝕保護層M2。之後去除NMOS區域上殘留的光 刻保護層。如圖12所示，進行RIE以選擇性去除未被刻蝕保護層242覆蓋的第三應力側牆 M0，例如拉應力性質的氮化物層，而選擇性地不刻蝕柵堆疊上的氧化物層和源極區、漏極 區上方的金屬矽化物。可以採用與上述方法相同的方式來形成第四應力側牆M4。即首先在NMOS和PMOS 區域上沉積具有壓應力性質的第四應力側牆對4，厚度大約為10-30nm，所述第四應力側牆 覆蓋整個器件，即包括在所述NMOS和PMOS區域的源極區和漏極區之上，覆蓋所述層間介質
16層和第一、第二柵堆疊的上表面的部分，如圖13所示。後在所述第四應力側牆244上沉積 刻蝕保護層M6，例如可以為氧化物層，如氧化矽，厚度大約為5-15nm。而後進行光刻以便 在PMOS區域上形成光刻保護層。而後進行刻蝕，例如RIE以去除NMOS區域上的刻蝕保護 層對6，保留PMOS區域上的刻蝕保護層M6，如圖14所示。之後去除NMOS區域上殘留的光 刻保護層。進行RIE以選擇性去除未被刻蝕保護層246覆蓋的第四應力側牆M4，例如壓應 力性質的氮化物層，而選擇性地不刻蝕柵堆疊上的氧化物層和源極區、漏極區上方的金屬 矽化物。可選擇地，可以在沉積第三應力側牆240之前沉積刻蝕停止層，例如厚度大約為 3-5nm的氧化物層(圖中未示出)，以便在刻蝕第三應力側牆時作為刻蝕停止層。可選擇地， 也可以在後續的接觸孔248形成之前進行化學機械平坦化工藝以便將第三應力側牆240和 第四應力側牆M4中相重疊的部分去除，如圖14所示。所述第三應力側牆240與通常的拉應力帽層作用相同，可以進一步提高所述NMOS 器件溝道區的拉應力，從而改善電子的遷移率，提高器件性能。所述四應力側牆244與通常 的壓應力帽層作用相同，可以進一步提高所述PMOS器件溝道區的壓應力，從而改善空穴的 遷移率，提高器件性能。進行化學機械平坦化工藝(CMP)以平坦化所述半導體襯底的表面。而後，可選擇地，所述方法還可以包括在所述NMOS區域和PMOS區域的源極區和 漏極區上方的層間介質層中形成接觸孔248的步驟。可以覆蓋所述器件的上表面、在所述 NMOS和PMOS區域的源極區和漏極區的上方進行光刻，以形成光刻保護層。進行RIE來形成 接觸孔對8。所述接觸孔248可以設置在距離NMOS和PMOS區域的柵堆疊或所述第三/第 四側牆大約10-50nm的範圍內。在所述接觸孔中形成的TiN層和鎢接觸材料。以上已經根據本發明的實施例描述了應用本發明的CMOS器件的結構和形成方 法。然而在一些應用中，需要使用特定類型的MOSFET器件，例如N型場效應電晶體器件或 P型場效應電晶體器件。例如，在NAND柵門電路中會使用到N型場效應電晶體。本發明的實施例也可以提供特定類型的MOSFET及其形成方法，以便在這些特定 應用中提供具有改善的載流子遷移率的MOSFET器件及其形成方法。這些方案本領域的技 術人員可以通過閱讀上面的具體實施方式
的內容而容易地獲得。下面將結合附圖以N型場效應電晶體器件為例詳細介紹其構造其形成方法的說 明。其中相同的附圖標記代表相同或者相似的器件或者步驟。以下的器件及其形成方法的 描述也適用於P型場效應電晶體器件及其形成方法，除非特別聲明。如圖23所示，所述場效應電晶體包括襯底300。在本實施例中，襯底300包括位 於晶體結構中的矽襯底(例如晶片)。根據現有技術公知的設計要求(例如P型襯底或者 η型襯底)，襯底300可以包括各種摻雜配置。其他例子的襯底300還可以包括其他基本半 導體，例如鍺和金剛石。或者，襯底300可以包括化合物半導體，例如碳化矽、砷化鎵、砷化 銦或者磷化銦。此外，襯底300可以可選地包括外延層，可以被應力改變以增強性能，以及 可以包括絕緣體上矽(SOI)結構。所述器件還包括在襯底中的源極區和漏極區314，以及在所述源極區和漏極區中 間的溝道區315。對於NMOS而言，所述源/漏極區314為N型摻雜，例如Si:C，其中為 0. 2-2%。對於PMOS而言，所述源/漏極區314為P型摻雜，例如SiGe，其中Ge為20-70%。源/漏極區314可以由包括光刻、離子注入、擴散和/或其他合適工藝的方法形成。由於本 發明應用柵替代工藝，因此源極和漏極314先於所述柵堆疊而形成，可以利用通常的半導 體加工工藝和步驟，對所述器件進行熱退火，以激活源極和漏極314中的摻雜，熱退火可以 採用包括快速熱退火、尖峰退火等本領域技術人員所知曉的工藝進行。所述器件還包括形成於襯底300上的柵堆疊，其中，所述柵堆疊包括柵介質層 332 ；在所述柵介質層332上的金屬柵極層334和具有應力性質的應力層336，所述應力層 336填充所述柵堆疊中間的間隙。對於NMOS而言，所述柵介質層332可以為熱氧化層，包括氧化矽、氮化矽，例如二 氧化矽，也可為高K介質，例如HfO2, Τ 02, Zr02, La203,厚度優選為大約l_5nm。所述金屬 柵極層3；34可以為N型金屬，包括但不限於TaC, TiN, TaTbN, TaErN，TaYbN, TaSiN, HfSiN, MoSi^RuTi^NilX。優選地，所述金屬柵極層334的功函數接近Si的導帶邊沿，例如距Si 導帶邊的距離小於0. 2eV,厚度優選為大約l-5nm。所述應力層336填充所述柵堆疊中間的 間隙，所述應力層336包括具有壓應力性質的材料，例如TiAl，可以通過濺射TiAl來形成。對於PMOS而言，柵介質層332可以為熱氧化層，包括氧化矽、氮化矽，例如二氧化 矽，也可為高K介質，例如HfO2, Τ 02, Zr02, A1203,厚度優選為大約l-5nm。所述金屬柵極 層 3；34 可以為 P 型金屬，包括但不限於 MoNx，TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt，Ru, Ir，Mo, HfRu, RuOx。優選地，所述金屬柵極層334的功函數接近Si的價帶邊沿，例 如距Si價帶邊的距離小於0. 2eV,厚度優選為大約l-5nm。所述應力層336填充所述柵堆 疊中間的間隙，所述應力層336包括具有拉應力性質的材料，例如可以通過在所述柵堆疊 中間的間隙中沉積Ti和Al，並在大約300-500°C下進行大約l-20s秒熱退火來形成拉應力 性質的TiAl。如圖17所示，所述柵堆疊通過首先在襯底上形成偽柵極層308，例如多晶矽和側 牆316，例如氮化物，如氮化矽。而後去除所述偽柵極層308以形成開口，並在所述開口中形 成柵介質層332、金屬柵極層334和應力層336來形成。所述偽柵極層308和側牆316可以例如首先襯底表面沉積例如l-3nm的界面層 312，所述界面層可以是例如氧化物層，如Si02。之後在所述界面層上沉積偽柵極層308，例 如多晶矽，厚度大約為50-120nm，再沉積刻蝕保護層，進行柵光刻以形成偽柵極層308。所 述側牆316可以通過在所述界面層312上沉積氮化物層，而後進行反應離子刻蝕來形成。所 述界面層312可以在後續的加工過程同為器件的源漏極及其擴展區提供刻蝕保護。特別地，所述器件還包括在所述襯底上的層間介質層，如圖18-19所示。所述層間 介質包括氮化物層320，例如10-30nm和氧化物層322，例如10-30nm。可以通過分別沉積 (CVDjPECVD)氮化物層320以及氧化物層322，再進行化學機械平坦化工序來暴露所述偽柵 極層的上表面來形成所述層間介質層。對於NMOS而言，所述器件還包括在所述柵堆疊側壁的具有拉應力性質的應力側 牆340。所述應力側牆340為與所述應力層336具有相反應力性質的材料形成，即具有拉應 力性質的材料，例如拉應力氮化物層，如Si3N4。對於PMOS而言，所述器件還包括在所述柵堆疊側壁的具有壓應力性質的應力側 牆340。所述應力側牆340為與所述應力層336具有相反應力性質的材料形成，即具有壓應 力性質的材料，例如壓應力氮化物層，如Si 3N4。
所述應力側牆340通過去除所述側牆316後在所述柵堆疊的側壁分別沉積拉應 力性質的材料和壓應力性質的材料來形成，如圖20-22所示。可以通過例如反應離子刻蝕 (RIE)來去除所述側牆316，如圖21所示。特別地，在所述反應離子刻蝕之前可以在柵堆疊 的表面沉積刻蝕保護層，例如氧化物層338，以保護所述柵堆疊。對於NMOS而言，由於柵堆疊中包含具有壓應力性質的應力層336，例如TiAl層。 因此，當去除側牆316後，側牆316施加的反作用力得以去除，壓應力性質的TiAl層得以釋 放，致使NMOS的溝道區315的拉應力將得以提升，從而改善電子的遷移率，提高器件性能。對於PMOS而言，當去除側牆316後，側牆316施加的反作用力得以去除，拉應力性 質的TiAl層得以釋放，致使PMOS的溝道區315的壓應力將得以提升，從而改善空穴的遷移 率，提高器件性能。特別地，所述應力側牆還包括覆蓋所述層間介質層和柵堆疊的部分。對於NMOS而言，所述應力側牆340與通常的拉應力帽作用相同，可以進一步提高 所述NMOS器件溝道區的拉應力，從而改善電子的遷移率，提高器件性能。同理，對於PMOS 而言，所述應力側牆340與通常的壓應力帽作用相同，可以進一步提高所述PMOS器件溝道 區的壓應力，從而改善空穴的遷移率，提高器件性能。進行化學機械平坦化工藝(CMP)以平坦化所述半導體襯底的表面。所述器件還可以包括在源極區和漏極區上方的層間介質層中形成的接觸孔348。 可以覆蓋所述器件的上表面、在所述源極區和漏極區的上方進行光刻，以形成光刻保護 層。進行RIE來形成接觸孔348。所述接觸孔348可以設置在距離柵堆疊或所述側牆大約 10-50nm的範圍內。在所述接觸孔中形成的TiN層和鎢接觸材料。特別地，可以在進行源極區和漏極區的摻雜和退火後，在所述源極區和漏極區中 形成金屬矽化物，例如NiPtSi或者CoSi2。舉例來說可以通過在襯底上沉積大約3-12nm的 NiPt，在大約300-500°C下進行熱退火，並在退火後將未反應的NiPt刻蝕掉來形成，以便調 節隨後形成的接觸孔的接觸電阻。以上已經描述了根據本發明的具有改善的載流子遷移率的柵替代工藝場效應晶 體管器件的結構。下面將根據圖25所示的流程圖描述本發明的場效應電晶體器件的製造方法。在步驟a，提供半導體襯底。如圖17所示，所述場效應電晶體包括襯底300。在本實施例中，襯底300包括位 於晶體結構中的矽襯底(例如晶片)。根據現有技術公知的設計要求(例如P型襯底或者 η型襯底)，襯底300可以包括各種摻雜配置。其他例子的襯底300還可以包括其他基本半 導體，例如鍺和金剛石。或者，襯底300可以包括化合物半導體，例如碳化矽、砷化鎵、砷化 銦或者磷化銦。此外，襯底300可以可選地包括外延層，可以被應力改變以增強性能，以及 可以包括絕緣體上矽(SOI)結構。而後在步驟b、在所述半導體襯底上形成界面層、偽柵極層和柵堆疊側牆，以及在 所述半導體襯底中形成源極區和漏極區和覆蓋所述器件的層間介質層。在所述半導體襯底300上形成界面層312、偽柵極層308、柵堆疊側牆316以及在 所述半導體襯底中300形成源極區和漏極區314、覆蓋所述器件的層間介質層以及在所述 源極區和漏極區中間的溝道區215。
所述界面層312、偽柵極層308和側牆316可以例如圖17所示首先襯底300表面 沉積例如l_3nm的界面層312，所述界面層312可以是例如氧化物層，如Si02。所述界面層 312可以在後續的加工過程同為器件的源漏極及其擴展區提供刻蝕保護。之後在所述界面 層上沉積偽柵極層308，例如多晶矽，厚度大約為50-120nm，再沉積刻蝕保護層，進行柵光 刻以形成偽柵極層308。所述源/漏極區314可以通過根據期望的電晶體結構，注入ρ型或η型摻雜物或 雜質到襯底300中而形成。對於NMOS而言，所述源/漏極區314為N型摻雜，例如Si C，其 中C%為0. 2-2%。對於PMOS而言，所述源/漏極區314為P型摻雜，例如SiGe，其中Ge為 20-70%。源/漏極區314可以由包括光刻、離子注入、擴散和/或其他合適工藝的方法形 成。由於本發明應用柵替代工藝，因此源極和漏極314先於所述柵堆疊而形成，可以利用通 常的半導體加工工藝和步驟，對所述器件進行熱退火，以激活源極和漏極314中的摻雜，熱 退火可以採用包括快速熱退火、尖峰退火等本領域技術人員所知曉的工藝進行。優選地，可 以使用尖峰退火，例如大約1000-1100°C或者雷射退火，來激活源極和漏極314中的摻雜。特別地，可以在源極區和漏極區的摻雜和退火後，在所述源極區和漏極區中形成 金屬矽化物，例如NiPtSi。舉例來說可以通過在襯底上沉積大約3-12nm的NiPt，在大約 300-500°C下進行熱退火，並在退火後將未反應的NiPt刻蝕掉來形成，以便調節隨後形成 的接觸孔的接觸電阻。可以在所述襯底上形成層間介質層，如圖18-19所示。所述層間介質包括氮化物 層320，例如10-30nm和氧化物層322，例如10-30nm。可以通過分別沉積氮化物層320以及 氧化物層322，再進行化學機械平坦化工序來暴露所述偽柵極層的上表面來形成所述層間 介質層。而後進入步驟C、移除所述偽柵極層308以形成開口，在所述開口中形成柵堆疊， 所述柵堆疊包括柵介質層332、金屬柵極層334和填充所述柵堆疊中間的間隙的應力層 336。所述應力層336為具有應力性質的應力材料。其中所述柵介質層332和金屬柵極層334可以覆蓋所述開口的側壁和所述界面層 312。對於NMOS而言，所述柵介質層332可以為熱氧化層，包括氧化矽、氮化矽，例如二氧化 矽，也可為高K介質，例如HfO2, Τ 02, Zr02, La203,厚度優選為大約l_5nm。所述金屬柵極 層 334 可以為 N 型金屬，包括但不限於 iTaC, TiN JaTbN JaErNJaYbN，iTaSi^HfSiNJoSiN, RuTax, Nil^。優選地，所述金屬柵極層334的功函數接近Si的導帶邊沿，例如距Si導帶 邊沿的距離小於0. 2eV,厚度優選為大約l-5nm。所述應力層336填充所述柵堆疊中間的間 隙，所述應力層336包括具有壓應力性質的材料，例如TiAl，可以通過濺射TiAl來形成。對於PMOS而言，柵介質層332可以為熱氧化層，包括氧化矽、氮化矽，例如二氧化 矽，也可為高K介質，例如HfO2, Τ 02, Zr02, A1203,厚度優選為大約l-5nm。所述金屬柵極 層 3；34 可以為 P 型金屬，包括但不限於 MoNx，TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt，Ru, Ir，Mo, HfRu, RuOx。優選地，所述金屬柵極層334的功函數接近Si的價帶邊沿，例 如距Si價帶邊沿的距離小於0. &V，厚度優選為大約l-5nm。所述應力層336填充所述柵 堆疊中間的間隙，所述應力層336包括具有拉應力性質的材料，例如可以通過在所述柵堆 疊中間的間隙中沉積Ti和Al，並在大約300-500°C下進行大約l-20s秒熱退火來形成拉應 力性質的TiAl。
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而後進入步驟d、移除所述柵堆疊側牆316，以提高所述器件溝道區的應力。可以通過例如反應離子刻蝕(RIE)來可選擇地去除側牆316，如圖21所示。特別 地，在所述反應離子刻蝕之前可以在柵堆疊的表面沉積刻蝕保護層，例如氧化物層338，以 保護所述柵堆疊。這樣可以設置反應離子刻蝕來刻蝕側牆的材料，如氮化物層而不會刻蝕 堆疊表面的刻蝕保護層，如氧化物層338。對於NMOS而言，由於柵堆疊中包含具有壓應力性質的應力層336，例如TiAl層。 因此，當去除側牆316後，側牆316施加的反作用力得以去除，壓應力性質的TiAl層得以釋 放，致使NMOS的溝道區315的拉應力將得以提升，從而改善電子的遷移率，提高器件性能， 如圖21所示。對於PMOS而言，當去除側牆316後，側牆316施加的反作用力得以去除，拉應力性 質的TiAl層得以釋放，致使PMOS的溝道區315的壓應力將得以提升，從而改善空穴的遷移 率，提高器件性能，如圖M所示。此後，方法進入步驟e 在所述柵堆疊側壁形成與所述應力層具有相反應力性質 的應力側牆。對於NMOS而言，在所述柵堆疊側壁形成具有拉應力性質的應力側牆340。所述應 力側牆340為與所述應力層336具有相反應力性質的材料形成，即具有拉應力性質的材料， 例如拉應力氮化物層，如Si3N4。對於PMOS而言，在所述柵堆疊側壁形成具有壓應力性質的應力側牆340。所述應 力側牆340為與所述應力層336具有相反應力性質的材料形成，即具有壓應力性質的材料， 例如壓應力氮化物層，如Si3N4。特別地，所述應力側牆還包括覆蓋所述層間介質層和柵堆疊的部分。對於NMOS而言，所述應力側牆340與通常的拉應力帽作用相同，可以進一步提高 所述NMOS器件溝道區的拉應力，從而改善電子的遷移率，提高器件性能。同理，對於PMOS 而言，所述應力側牆340與通常的壓應力帽作用相同，可以進一步提高所述PMOS器件溝道 區的壓應力，從而改善空穴的遷移率，提高器件性能。進行化學機械平坦化工藝(CMP)以平坦化所述半導體襯底的表面。而後，可選擇地，所述方法還可以包括在層間介質層中形成接觸孔348的步驟。可 以覆蓋所述器件的上表面、在所述源極區和漏極區的上方進行光刻，以形成光刻保護層。進 行RIE來形成接觸孔348。所述接觸孔348可以設置在距離柵堆疊或所述側牆大約10-50nm 的範圍內。在所述接觸孔中形成的TiN層和鎢接觸材料。以上已經根據本發明的實施例詳細地描述了本發明的場效應電晶體器件及其制 造方法。本發明利用柵替代工藝通過分別在NMOS的柵堆疊中間的間隙中形成具有壓應力 性質的第一應力層和在PMOS的柵堆疊中間的間隙中形成具有拉應力性質的第二應力層； 並且在形成所述應力層後，通過側牆替代工藝移除PMOS和NMOS器件的柵堆疊的側牆以便 釋放所述應力到溝道區，進而提升NMOS器件溝道區的拉應力和PMOS器件溝道區的壓應力。 特別地，可以在NMOS器件和PMOS器件的所述柵堆疊側壁以及部分源極區和漏極區的上方 形成具有相反應力性質的應力層，以便進一步提高NMOS器件的拉應力和PMOS器件的壓應 力。S卩，對於NMOS器件可以沉積具有拉應力性質的第三應力側牆和對於PMOS器件沉積具 有壓應力性質的第四應力側牆。通過本發明的器件和製造方法，可以在器件尺寸持續縮小的情況下，將應力最大限度地施加到NMOS器件和/或PMOS器件的溝道中來提高器件性能。雖然關於示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和 所附權利要求限定的保護範圍的情況下，可以對這些實施例進行各種變化、替換和修改。對 於其他例子，本領域的普通技術人員應當容易理解在保持本發明保護範圍內的同時，工藝 步驟的次序可以變化。此外，本發明的應用範圍不局限於說明書中描述的特定實施例的工藝、機構、制 造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容 易地理解，對於目前已存在或者以後即將開發出的工藝、機構、製造、物質組成、手段、方法 或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結 果，依照本發明可以對它們進行應用。因此，本發明所附權利要求旨在將這些工藝、機構、制 造、物質組成、手段、方法或步驟包含在其保護範圍內。
權利要求
1.一種具有改善的載流子遷移率的柵替代工藝場效應電晶體器件，所述器件包括 具有NMOS區域和PMOS區域的半導體襯底，其中所述NMOS區域與所述PMOS區域相互隔離；在所述半導體襯底中形成的屬於NMOS區域的源極區和漏極區以及屬於PMOS區域的源 極區和漏極區；在所述半導體襯底上的層間介質層和在所述層間介質層中形成的分別屬於NMOS區域 和PMOS區域的第一開口和第二開口 ；形成於所述第一開口中的第一柵堆疊和形成於所述第二開口中的第二柵堆疊，其中， 所述第一柵堆疊包括第一柵介質層；在所述第一柵介質層上的第一金屬柵極層和具有壓 應力性質的第一應力層，所述第一應力層填充所述第一柵堆疊中間的間隙；所述第二柵堆 疊包括第二柵介質層；在所述第二柵介質層上的第二金屬柵極層和具有拉應力性質的第 二應力層，所述第二應力層填充所述第二柵堆疊中間的間隙；在所述第一柵堆疊側壁的具有拉應力性質的第三應力側牆；以及在所述第二柵堆疊的 側壁形成的具有壓應力性質的第四應力側牆。
2.根據權利要求1所述的場效應電晶體器件，其中所述第三應力側牆後於所述第一柵 堆疊形成，所述第四應力側牆後於所述第二柵堆疊形成。
3.根據權利要求1所述的場效應電晶體器件，其中，所述第一柵堆疊中的第一應力層 包括壓應力性質的TiAl。
4.根據權利要求3所述的場效應電晶體器件，其中所述壓應力性質的TiAl通過濺射 TiAl來形成。
5.根據權利要求1所述的場效應電晶體器件，其中所述第二柵堆疊中的第二應力層包 括拉應力性質的TiAl。
6.根據權利要求5所述的場效應電晶體器件，其中所述拉應力性質的TiAl通過在第二 柵堆疊中間的間隙中沉積Ti和Al，並進行熱退火來形成。
7.根據權利要求6所述的場效應電晶體器件，其中所述熱退火溫度為300-500°C。
8.根據權利要求1所述的場效應電晶體器件，其中所述第三應力側牆包括具有拉應力 性質的氮化物。
9.根據權利要求1所述的場效應電晶體器件，其中所述第四應力側牆包括具有壓應力 性質的氮化物。
10.根據權利要求1所述的場效應電晶體器件，其中所述層間介質層包括氮化物層和氧化物層。
11.根據權利要求1所述的場效應電晶體器件，其中所述第三應力側牆還包括位於所 述NMOS區域的源極區和漏極區的上方覆蓋所述層間介質層和所述第一柵堆疊的部分；所 述第四應力側牆還包括位於所述PMOS區域的源極區和漏極區的上方覆蓋所述層間介質層 和所述第二柵堆疊的部分。
12.根據權利要求1所述的場效應電晶體器件，還包括在所述NMOS區域和PMOS區域的 源極區和漏極區上方的襯底表面形成的金屬矽化物。
13.根據權利要求12所述的場效應電晶體器件，其中所述金屬矽化物包括NiPtSi。
14.根據權利要求13所述的場效應電晶體器件，其中所述金屬矽化物通過在襯底上沉積大約3-12nm的NiPt，在大約300-500°C下進行熱退火，並在退火後將未反應的NiPt刻蝕 掉來形成。
15.根據權利要求14所述的場效應電晶體器件，還包括在所述NMOS區域和PMOS區域 的源極區和漏極區上方的層間介質層中形成的接觸孔。
16.根據權利要求15所述的場效應電晶體器件，還包括在所述接觸孔中形成的TiN層 和鎢接觸材料。
17.一種具有改善的載流子遷移率的柵替代工藝的N型場效應電晶體器件，所述器件 包括半導體襯底；在所述半導體襯底中形成的源極區和漏極區；在所述半導體襯底上的層間介質層和在所述層間介質層中形成的開口；在所述開口中形成的柵堆疊，其中，所述柵堆疊包括柵介質層；在所述柵介質層上的 金屬柵極層和具有壓應力性質的應力層，所述應力層填充所述柵堆疊中間的間隙；在所述柵堆疊側壁的具有拉應力性質的應力側牆。
18.根據權利要求17所述的N型場效應電晶體器件，其中所述應力側牆後於所述柵堆 疊形成。
19.根據權利要求17所述的N型場效應電晶體器件，其中，所述柵堆疊中的應力層包括 壓應力性質的TiAl。
20.根據權利要求19所述的N型場效應電晶體器件，其中所述壓應力性質的TiAl通過 濺射TiAl來形成。
21.根據權利要求17所述的N型場效應電晶體器件，其中所述應力側牆包括具有拉應 力性質的氮化物。
22.根據權利要求17所述的N型場效應電晶體器件，其中所述應力側牆還包括覆蓋所 述層間介質層和所述柵堆疊的部分。
23.根據權利要求17所述的N型場效應電晶體器件，還包括在器件的源極區和漏極區 上方的襯底表面形成的金屬矽化物。
24.根據權利要求23所述的N型場效應電晶體器件，還包括在器件的源極區和漏極區 上方的層間介質層中形成的接觸孔。
25.根據權利要求M所述的N型場效應電晶體器件，還包括在所述接觸孔中形成的 TiN層和鎢接觸材料。
26.一種具有改善的載流子遷移率的柵替代工藝的P型場效應電晶體器件，所述器件 包括半導體襯底；在所述半導體襯底中形成的源極區和漏極區；在所述半導體襯底上的層間介質層和在所述層間介質層中形成的開口；在所述開口中形成的柵堆疊，其中，所述柵堆疊包括柵介質層；在所述柵介質層上的 金屬柵極層和具有拉應力性質的應力層，所述應力層填充所述柵堆疊中間的間隙；在所述柵堆疊側壁的具有壓應力性質的應力側牆。
27.根據權利要求沈所述的P型場效應電晶體器件，其中所述應力側牆後於所述柵堆疊形成。
28.根據權利要求沈所述的P型場效應電晶體器件，其中，所述柵堆疊中的應力層包括 拉應力性質的TiAl。
29.根據權利要求觀所述的P型場效應電晶體器件，其中所述拉應力性質的TiAl通過 在柵堆疊中間的間隙中沉積Ti和Al，並進行熱退火來形成。
30.根據權利要求四所述的P型場效應電晶體器件，其中所述熱退火溫度為 300-500°C。
31.根據權利要求沈所述的P型場效應電晶體器件，其中所述應力側牆包括具有壓應 力性質的氮化物。
32.根據權利要求沈所述的P型場效應電晶體器件，其中所述應力側牆還包括覆蓋所 述層間介質層和所述柵堆疊的部分。
33.根據權利要求沈所述的P型場效應電晶體器件，還包括在器件的源極區和漏極區 上方的襯底表面形成的金屬矽化物。
34.根據權利要求33所述的P型場效應電晶體器件，還包括在器件的源極區和漏極區 上方的層間介質層中形成的接觸孔。
35.根據權利要求34所述的P型場效應電晶體器件，還包括在所述接觸孔中形成的 TiN層和鎢接觸材料。
36.一種具有改善的載流子遷移率的後柵工藝場效應電晶體器件的製造方法，包括如 下步驟a、提供具有NMOS區域和PMOS區域的半導體襯底；b、在所述半導體襯底上形成屬於NMOS區域的第一界面層、第一偽柵極層和第一柵堆 疊側牆和屬於PMOS區域的第二界面層、第二偽柵極層和第二柵堆疊側牆，以及在所述半導 體襯底中分別形成屬於NMOS區域和PMOS區域的源極區和漏極區和覆蓋所述器件的層間介 質層；c、移除所述PMOS區域的第二偽柵極層以形成第二開口，在所述第二開口中形成第二 柵堆疊，所述第二柵堆疊包括第二柵介質層、第二金屬柵極層和填充所述第二柵堆疊中間 的間隙的第二應力層，所述第二應力層為具有拉應力性質的應力材料；d、移除所述NMOS區域的第一偽柵極層以形成第一開口，在所述第一開口中形成第一 柵堆疊，所述第一柵堆疊包括第一柵介質層、第一金屬柵極層和填充所述第一柵堆疊中間 的間隙的第一應力層，所述第一應力層為具有壓應力性質的應力材料；e、移除所述第一柵堆疊側牆，以提高所述NMOS區域的溝道區的拉應力，移除所述第二 柵堆疊側牆，以提高所述PMOS區域的溝道區的壓應力；f、在所述NMOS區域的第一柵堆疊側壁形成具有拉應力性質的第三應力側牆；在所述 PMOS區域的第二柵堆疊側壁形成具有壓應力性質的第四應力側牆。
37.根據權利要求36所述的方法，其中所述第一柵堆疊中的第一應力層包括壓應力性 質的TiAl。
38.根據權利要求37所述的方法，其中所述壓應力性質的TiAl通過濺射TiAl來形成。
39.根據權利要求36所述的方法，其中所述第二柵堆疊中的第二應力層包括拉應力性 質的TiAl。
40.根據權利要求39所述的方法，其中所述拉應力性質的TiAl通過在第二柵堆疊中間 的間隙中沉積Ti和Al，並進行熱退火來形成。
41.根據權利要求40所述的方法，其中所述熱退火溫度為300-500°C。
42.根據權利要求36所述的方法，其中所述第三應力側牆包括具有拉應力性質的氮化物。
43.根據權利要求36所述的方法，其中所述第四應力側牆包括具有壓應力性質的氮化物。
44.根據權利要求36所述的方法，還包括在步驟b和c之間的如下步驟g、對所述層間介質層進行化學機械拋光以暴露所述第一偽柵極層和第二偽柵極層的 上表面。
45.根據權利要求36所述的方法，所述層間介質層包括氮化物層和氧化物層。
46.根據權利要求36所述的方法，其中形成所述第三應力側牆的步驟包括在所述NMOS 區域的第一柵堆疊側壁和所述NMOS區域的源極區和漏極區的上方覆蓋所述層間介質層和 所述第一柵堆疊的上表面沉積所述第三應力側牆，形成所述第四應力側牆的步驟包括在所 述PMOS區域的第二柵堆疊側壁和所述PMOS區域的源極區和漏極區的上方覆蓋所述層間介 質層和所述第二柵堆疊的上表面沉積所述第四應力側牆。
47.根據權利要求36所述的方法，還包括在形成所述NMOS區域和PMOS的源極區和漏 極區後在所述源極區和漏極區的襯底表面形成金屬矽化物的步驟。
48.根據權利要求47所述的方法，其中所述金屬矽化物包括NiPtSi。
49.根據權利要求48所述的方法，其中所述金屬矽化物通過在襯底上沉積大約3-12nm 的NiPt，在大約300-500°C下進行熱退火，並在退火後將未反應的NiPt刻蝕掉來形成。
50.根據權利要求49所述的方法，還包括在所述NMOS區域和PMOS區域的源極區和漏 極區上方的層間介質層和中形成接觸孔的步驟。
51.根據權利要求50所述的方法，還包括在所述接觸孔中形成的TiN層和鎢接觸材料 的步驟。
52.一種具有改善的載流子遷移率的後柵工藝N型場效應電晶體器件的製造方法，包 括如下步驟a、提供半導體襯底；b、在所述半導體襯底上形成界面層、偽柵極層和柵堆疊側牆，以及在所述半導體襯底 中形成源極區和漏極區和覆蓋所述器件的層間介質層；C、移除所述偽柵極層以形成開口，在所述開口中形成柵堆疊，所述柵堆疊包括柵介質 層、金屬柵極層和填充所述柵堆疊中間的間隙的應力層，所述應力層為具有壓應力性質的 應力材料；d、移除所述柵堆疊側牆，以提高所述器件的溝道區的拉應力；e、在所述柵堆疊側壁形成具有拉應力性質的應力側牆。
53.根據權利要求52所述的方法，其中所述柵堆疊中的應力層包括壓應力性質的 TiAl。
54.根據權利要求53所述的方法，其中所述壓應力性質的TiAl通過濺射TiAl來形成。
55.根據權利要求52所述的方法，其中所述應力側牆包括具有拉應力性質的氮化物。
56.根據權利要求52所述的方法，還包括在步驟b和c之間的如下步驟 f、對所述層間介質層進行化學機械拋光以暴露所述偽柵極層的上表面。
57.根據權利要求52所述的方法，所述層間介質層包括氮化物層和氧化物層。
58.根據權利要求52所述的方法，其中形成所述應力側牆的步驟包括在所述柵堆疊側 壁和源極區和漏極區的上方覆蓋所述層間介質層和所述柵堆疊的上表面沉積所述應力側掉 牆。
59.根據權利要求52所述的方法，還包括在形成所述源極區和漏極區後在所述源極區 和漏極區的襯底表面形成金屬矽化物的步驟。
60.根據權利要求59所述的方法，其中所述金屬矽化物包括NiPtSi。
61.根據權利要求60所述的方法，其中所述金屬矽化物通過在襯底上沉積大約3-12nm 的NiPt，在大約300-500°C下進行熱退火，並在退火後將未反應的NiPt刻蝕掉來形成。
62.根據權利要求61所述的方法，還包括在所述器件的源極區和漏極區上方的層間介 質層和中形成接觸孔的步驟。
63.根據權利要求62所述的方法，還包括在所述接觸孔中形成的TiN層和鎢接觸材料 的步驟。
64.一種具有改善的載流子遷移率的後柵工藝P型場效應電晶體器件的製造方法，包 括如下步驟a、提供半導體襯底；b、在所述半導體襯底上形成界面層、偽柵極層和柵堆疊側牆，以及在所述半導體襯底 中形成源極區和漏極區和覆蓋所述器件的層間介質層；c、移除所述偽柵極層以形成開口，在所述開口中形成柵堆疊，所述柵堆疊包括柵介質 層、金屬柵極層和填充所述柵堆疊中間的間隙的應力層，所述柵介質層和金屬柵極層覆蓋 所述開口的側壁和所述界面層，所述應力層為具有拉應力性質的應力材料；d、移除所述柵堆疊側牆，以提高所述器件的溝道區的拉應力；e、在所述柵堆疊側壁形成具有壓應力性質的應力側牆。
65.根據權利要求64所述的方法，其中所述柵堆疊中的應力層包括拉應力性質的 TiAl。
66.根據權利要求65所述的方法，其中所述拉應力性質的TiAl通過在柵堆疊中間的間 隙中沉積Ti和Al，並進行熱退火來形成。
67.根據權利要求64所述的方法，其中所述應力側牆包括具有壓應力性質的氮化物。
68.根據權利要求64所述的方法，還包括在步驟b和c之間的如下步驟f、對所述層間介質層進行化學機械拋光以暴露所述偽柵極層的上表面。
69.根據權利要求64所述的方法，所述層間介質層包括氮化物層和氧化物層。
70.根據權利要求64所述的方法，其中形成所述應力側牆的步驟包括在所述柵堆疊側 壁和源極區和漏極區的上方覆蓋所述層間介質層和所述柵堆疊的上表面沉積所述應力側掉 牆。
71.根據權利要求64所述的方法，還包括在形成所述源極區和漏極區後在所述源極區 和漏極區的襯底表面形成金屬矽化物的步驟。
72.根據權利要求71所述的方法，其中所述金屬矽化物包括NiPtSi。
73.根據權利要求72所述的方法，其中所述金屬矽化物通過在襯底上沉積大約3-12nm 的NiPt，在大約300-500°C下進行熱退火，並在退火後將未反應的NiPt刻蝕掉來形成。
74.根據權利要求73所述的方法，還包括在所述器件的源極區和漏極區上方的層間介 質層和中形成接觸孔的步驟。
75.根據權利要求74所述的方法，還包括在所述接觸孔中形成的TiN層和鎢接觸材料 的步驟。
全文摘要
所述器件通過柵替代和側牆替代工藝製成。通過分別在NMOS的柵堆疊中間的間隙中形成具有壓應力性質的第一應力層和在PMOS的柵堆疊中間的間隙中形成具有拉應力性質的第二應力層；並且在形成所述應力層後，移除PMOS和NMOS器件的柵堆疊的側牆以便釋放所述應力到溝道區，進而提升NMOS器件溝道區的拉應力和PMOS器件溝道區的壓應力。特別地，可以在NMOS器件和PMOS器件的所述柵堆疊側壁以及部分源極區和漏極區的上方形成具有相反應力性質的應力側牆，以便進一步提高NMOS器件的拉應力和PMOS器件的壓應力。
文檔編號H01L27/092GK102117808SQ20091024463
公開日2011年7月6日 申請日期2009年12月31日 優先權日2009年12月31日
發明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所