用於顯示設備的驅動電路及驅動方法

2023-04-26 17:30:16

專利名稱：用於顯示設備的驅動電路及驅動方法
技術領域：
本發明涉及用於顯示設備的驅動電路，更具體地，涉及具有用於顯示設備的顯示存儲器的驅動電路和集成有該驅動電路的半導體裝置。
背景技術：
液晶顯示設備是一種很盛行的顯示設備。這樣的液晶顯示設備由於其低功耗、輕薄的特點而被用於例如行動電話等的各類電子設備。用於液晶顯示設備的驅動系統可以分為簡單的矩陣類型和使用例如用於像素電路的薄膜電晶體(TFT)的有源器件的有源矩陣類型。顯示設備響應從行動電話等的CPU提供的數位訊號而顯示各種視頻圖像。數位訊號包括表示在每個像素中的色彩對比度的k位數字灰階信號和例如命令信號和待用(standby)信號的控制信號。
日本公開專利申請(JP-A-Heisei 7-281634)公開了一種用於驅動顯示設備的驅動電路，其中驅動電路合併有顯示存儲器電路。圖1顯示了在上述傳統實例中所公開的驅動電路，其以傳統的數據線驅動電路81為例。數據線驅動電路81具有邏輯單元88和用來驅動面板3的驅動單元89。在邏輯單元88中，顯示存儲器(RAM)電路83存儲一幀或少於一幀的灰階數據。響應信號處理電路82提供的地址控制信號而從第一地址到最後的第n地址選擇用於一條顯示線的顯示存儲器電路83的地址，接著基於所選擇的n個地址同時從顯示存儲器電路83中讀出用於面板3的一條顯示線的n個灰階數據，並將其輸出到鎖存電路B 16。鎖存電路B 16保持該n個灰階數據，然後響應從信號處理電路82來的作為鎖存時鐘的鎖存信號(即，STB信號)同時將n個灰階數據輸出到數據計算電路84。
數據計算電路84對n個灰階數據中的每個執行預定的邏輯計算處理，接著將作為計算結果的信號通過在驅動單元89中的電平移位電路17提供給D/A轉換電路18。預定的邏輯計算處理為極性反轉處理POL、反轉處理REV、全黑處理DISP0和全白處理DISP1中的至少一個。響應從信號處理電路82發出的邏輯計算處理指令而指定處理。極性反轉處理POL是為了交流驅動(AC-drive)液晶而反轉灰階數據的處理。反轉處理REV是將視頻圖像的顯示色彩反轉為完全顛倒的顏色的處理。全黑或全白處理是無論灰階數據怎樣都將表示黑色或白色的信號轉換為表示白色或黑色的信號，或反之。
在驅動單元89中的D/A轉換電路18基於從數據計算電路84來的每個灰階數據而從灰階電壓產生電路19提供的多個灰階電壓中選擇一個，接著將所選擇的灰階電壓分別通過線Y1到Yn提供給在面板3中的一條顯示線的第一到第n個像素。
但是，在邏輯單元88中，用於面板3的一條顯示線的灰階數據同時從顯示存儲器電路83中讀出，接著提供給鎖存電路B 16。此外，顯示存儲器電路83還提供有(k位×n)的讀出放大器。結果，當對數據計算電路84的每個像素的灰階數據執行邏輯計算處理並且操作(k位×n)讀出放大器時，在邏輯單元88中的電路電流的峰值就會變得很大。而且，噪聲會擴散到從電源電路提供給顯示面板3中的共用電極的Vcom電壓，從而會由於水平條紋或閃動而使圖像質量下降。而且，由於數據計算電路84同時對一條顯示線的灰階數據執行例如極性反轉處理的邏輯計算處理，因此加大了數據計算電路84的電路尺寸。

發明內容
本發明的一個目的是提供一種用於顯示設備的驅動電路，其能降低噪聲並提高圖像質量。
在本發明的一個方面中，驅動電路包括具有數據總線和顯示存儲器電路的邏輯部分，其用來通過數據總線從顯示存儲器電路讀出多個灰階數據並作為顯示像素數據而一起輸出這些灰階數據；驅動部分，其用來基於模擬灰階信號驅動顯示單元，所述模擬灰階信號基於從邏輯部分輸出的顯示像素數據而產生。
這裡，驅動電路還可以包括電源電路，其用來給邏輯部分和驅動部分提供第一和第二電源電壓中的至少一個。邏輯部分、驅動部分和電源電路可以形成在同一個半導體晶片中。
此外，邏輯部分可以包括提供在顯示存儲器電路和數據總線之間的p個讀出放大器(p為自然數)；以及緩衝電路，其用來將從顯示存儲器電路讀出的多個灰階數據以p個像素為單元輸出到數據總線上。
此外，顯示存儲器電路可以包括成矩陣布置的存儲單元；和列解碼器，其用來響應水平時鐘信號而順序地對矩陣的列產生取樣信號。緩衝電路可以包括提供在列和讀出放大器之間的開關部分，其用來響應取樣信號而工作。從顯示存儲器電路讀出的多個灰階數據可以順序地輸出到p個讀出放大器。
此外，邏輯部分可以包括數據計算電路，其用來對多個灰階數據中的每個執行第一計算，基於該第一計算的結果選擇性地產生處理指令，並輸出該第一計算結果和處理指令；和第一保持電路，其用來為顯示單元的一條顯示線保持第一計算結果，並在輸出處理指令時對所保持的第一計算結果執行第二計算，以及將第二計算結果作為顯示像素數據保持並輸出。
在這種情況下，優選地，第一計算為先前灰階數據和當前灰階數據間的擇多運算(majority operation)。
數據總線可包括第一數據總線，在其上從讀出放大器輸出多個灰階數據；和第二數據總線，在其上從數據計算電路輸出第二計算結果和處理指令。
此外，數據計算電路可以包括第二保持電路，其用來保持第二計算結果和處理指令，以輸出到第二數據總線上；擇多運算電路，其用來執行關於在第二計算結果和當前灰階數據間的反轉位是否為多數的擇多運算，並在當反轉位是多數時輸出處理指令到第二保持電路。
這裡，數據計算電路還可以包括邏輯電路，其用來響應模式指令而對第一數據總線上的當前灰階數據執行轉換，以輸出到擇多運算電路。
此外，數據總線可以是單總線。在這種情況下，數據計算電路可以包括用來保持並輸出第一計算結果和處理指令到數據總線上的第二保持電路；擇多運算電路，其用來執行關於對先前灰階數據的第一計算結果和當前灰階數據間的反轉位是否為多數的擇多運算，並在反轉的位是多數時，給第二保持電路產生並輸出處理指令。
在這種情況下，數據計算電路還可以包括邏輯電路，其用來響應模式指示而對數據總線上的當前灰階數據執行轉換處理，以輸出到擇多運算電路。
此外，驅動部分可以包括電平移位電路，其用來對顯示單元的一條顯示線執行顯示像素數據的電平移位；灰階電壓產生電路，其用來產生預定數量的灰階電壓；和為每列所提供的D/A轉換電路，其用來在電平移位後基於顯示像素數據中的每個而從預定數量的灰階電壓中選擇一個，並基於所選擇的灰階電壓驅動顯示單元。
此外，D/A轉換電路可以包括用來對顯示像素數據進行解碼的解碼器電路；用來基於解碼結果而從預定數量的灰階電壓中選擇一個的選擇器；和用來將所選擇的灰階電壓提供給顯示單元的開關部分。
此外，灰階電壓產生電路可以包括至少兩個參考電壓；和用於分割參考電壓差的分壓電阻電路。
此外，數據計算電路還可以包括提供在邏輯電路和擇多運算電路之間的數據區分電路，其用來對多個灰階數據解碼以在從邏輯電路輸出多個灰階數據給擇多運算電路的同時輸出區分信號。灰階電壓產生電路可以包括至少個參考電壓；用於分割參考電壓差的分壓電阻電路；用於放大分壓電阻電路的輸出的緩衝放大器組；和偏置電壓控制電路，其用來基於區分信號激活緩衝放大器組中的一個，以便輸出相應於顯示像素數據的灰階電壓。
此外，D/A轉換電路可以包括用於對顯示像素數據進行解碼的解碼器；和選擇器，用來基於解碼結果而從預定數量的灰階電壓中提供一個給顯示單元。
在本發明的另一個方面中，提供了一種顯示單元的驅動方法，其從顯示存儲器電路中以p個像素為單元(p為自然數)順序讀出多個灰階數據；產生通過對多個灰階數據執行計算處理而得到的顯示像素數據；並響應基於該顯示像素數據而產生的模擬灰階信號而驅動顯示單元。
這裡，所述產生可以以下步驟實現對多個灰階數據中的每個執行第一計算；基於第一計算的結果選擇性地產生處理指令；為顯示單元的一條顯示線保持第一計算結果；響應該處理指令而對第一計算結果執行第二計算；以及產生作為顯示像素數據的第二計算結果。
此外，第一計算可以是先前的灰階數據和當前的灰階數據之間的擇多運算。


圖1是示出用於顯示設備的傳統的驅動電路的構造的框圖；圖2是示出應用本發明的顯示設備的構造的框圖；圖3是示出根據本發明的第一實施例的用於顯示設備的驅動電路的構造的框圖；圖4是示出根據本發明的第一實施例的在用於顯示設備的驅動電路中的顯示存儲器電路和緩衝電路的框圖；圖5是示出根據本發明的第一實施例的在用於顯示設備的驅動電路中的數據計算電路的框圖；圖6是示出根據本發明的第一實施例的在用於顯示設備的驅動電路中的灰階電壓產生電路的框圖；圖7是示出根據本發明的第一實施例的在用於顯示設備的驅動電路中的D/A轉換電路的框圖；圖8A到8H是示出根據本發明的第一實施例的用於顯示設備的驅動電路操作的時序圖；圖9是示出集成了根據本發明的第一實施例的用於顯示設備的驅動電路的電路布置的實例的圖；圖10是示出集成了根據本發明的第一實施例的用於顯示設備的驅動電路的電路布置的另一個實例的圖；圖11是示出根據本發明的第二實施例的用於顯示設備的驅動電路的構造的框圖；圖12A到12G是示出根據本發明的第二實施例的用於顯示設備的驅動電路的操作的時序圖；圖13是示出根據本發明的第三實施例的用於顯示設備的驅動電路的構造的框圖；圖14是示出根據本發明的第三實施例的在用於顯示設備的驅動電路中的數據計算電路的框圖；圖15是示出根據本發明的第三實施例的在用於顯示設備的驅動電路中的灰階電壓產生電路的框圖；圖16是示出根據本發明的第三實施例的在用於顯示設備的驅動電路中的D/A轉換電路的框圖；圖17是示出根據本發明的第四實施例的用於顯示設備的驅動電路的框圖；和圖18是示出根據本發明的第四實施例的在用於顯示設備的驅動電路中的緩衝電路的框圖。
具體實施例方式
以下，將結合附圖通過實施例詳細描述根據本發明的用於顯示設備的驅動電路。但是，本發明並不限於這些實施例。
圖2是示出根據本發明的第一實施例的驅動電路的框圖。參考圖2，根據本發明的第一實施例的驅動電路可以用於行動電話的顯示設備中。該顯示設備提供有數據線驅動電路1、掃描線驅動電路2和顯示面板3。數據線驅動電路1集成有顯示存儲器(RAM)電路13。該顯示設備從行動電話等中的CPU(未示出)接收數位訊號。這樣的數位訊號的例子包括指示每個像素色彩對比度的6位的數字灰階數據信號以及控制信號，諸如為要寫入的灰階數據指定顯示存儲器電路13的區域的地址控制信號，命令信號和待用信號。
顯示存儲器電路13為一幀存儲灰階數據。在行動電話中使用的顯示設備的驅動電路中，顯示存儲器電路13包括在數據線驅動電路1中。當下一幀的顯示與當前幀的顯示無變化時，中斷從CPU提供給顯示設備的下一幀數位訊號，以降低在CPU和顯示設備之間的接口所消耗的功率。否則，只有當下一幀顯示的區域的一部分與當前幀的顯示有變化時，才提供該區域的地址控制信號和對應於該區域的灰階數據。因此，能降低施加CPU上的處理負擔。雖然第一實施例是針對具有一幀存儲容量的顯示存儲器電路13，但存儲容量也可以大於或少於一幀。具有少於一幀的存儲容量的存儲器以僅顯示顯示面板3的一部分的部分存儲器(partial memory)為例子，如所公知的那樣。
顯示面板3包括多個數據線4、多個掃描線5、以矩陣方式排列的像素6以及共用電極線7。像素6排列在多個數據線4和多個數據線5的交叉處。像素6包括顯示電極、與顯示電極相對的共用電極和作為開關裝置的TFT(「薄膜電晶體」)。TFT的漏極連接到顯示電極，其柵極連接到掃描線5，其源極連接到數據線4。液晶層或有機EL層插入在顯示電極和共用電極之間。共用電極線7連接到共用電極。掃描線驅動電路2按序驅動掃描線5。數據線驅動電路1從CPU接收數位訊號，接著將其存儲。此外，當掃描線5中的每個被驅動時，數據線驅動電路1將數位訊號轉換成模擬灰階信號，並且同時通過在顯示面板3中的數據線4將模擬灰階信號提供給像素6。從而，在整個顯示面板3中可以顯示視頻圖像。
圖3是示出數據線驅動電路1的構造的框圖。數據線驅動電路1集成了邏輯單元8、驅動單元9以及電源電路11。電源電路11連接到邏輯單元8和驅動單元9兩者。
電源電路11將不同的電源電壓分別提供給邏輯單元8和驅動單元9。例如，要提供給邏輯單元8和驅動單元9的電源電壓分別為3V或3V以下和3V或3V以上。雖然在集成電路中通常使用3V或更低的電源電壓，但在液晶顯示裝置中的驅動電壓需要3V或3V以上的電源電壓。另一方面，在行動電話中的電源電壓由電池提供，而它所提供的電壓(即，VDC)通常為3V或更低。由於這個原因，需要電源電路來產生提供給驅動單元9的電源電壓。
此外，一種驅動方法是公知的，其中，在液晶顯示設備中要從數據線4提供給像素6的像素電壓的極性在每個預定時間周期中反轉。換句話說，像素6可以用AC方式驅動。這裡，極性表示像素電壓相對於液晶的共用電極電壓(即，Vcom電壓)的正或負。這樣的驅動方法可用於防止液晶材料的任何老化。正如以上描述的AC驅動方法，還公知一種點反轉驅動方法，其中提供給Vcom的電壓是DC電壓，並且要提供給數據線4的模擬灰階信號的極性在每條掃描線或每幀反轉。此外，還公知一種共用電壓反轉驅動方法，其中Vcom電壓在每條掃描線反轉。在這兩種中的任一情況中，電源電路11產生Vcom電壓。
電源電路11包括恆定電壓產生電路(未示出)，和由開關和電容組成的DC/DC轉換電路(未示出)。以上描述的電壓VDC提供給產生恆定電壓的恆定電壓產生電路。基於該電壓，DC/DC轉換電路相對系統接地(縮寫為「SGND」)產生邏輯電壓、驅動電壓和電壓Vcom。系統接地為電源電路11中的共用電源，並提供給電源電路11、邏輯單元8和驅動單元9。邏輯電壓為相對於系統接地的3V或更低的電源電壓，並要提供給邏輯單元8。驅動電壓為相對於系統接地的3V或更高的電源電壓，並要提供給驅動單元9。電壓Vcom表示相對於系統接地的共用電壓，並提供給共用電極線7。
如果噪聲傳到系統接地(即，SGND)或恆定電壓產生電路，則噪聲也傳到Vcom電壓，Vcom電壓從電源電路11提供給顯示面板3中的共用電極。結果，由於閃動或色度亮度幹擾(crosstalk)的原因，圖像的質量會降低。這種噪聲產生在驅動電路的內部，並且噪聲的峰值會根據數位訊號的變化而增大或減小。為了抑制在邏輯單元8和驅動單元9中的噪聲的產生，有效的方式是在信號處理的同時降低峰值電流值。基於這樣的觀點，在邏輯單元8中，在顯示面板3上的一條顯示線的灰階數據並不一次從顯示存儲器電路13讀出，優選的是，在顯示面板3上的一條顯示線的灰階數據以p個像素塊(p為自然數)為單元從顯示存儲器電路13讀出第一塊到第n塊(n為整數)。在以下的描述中，將三個像素R、G和B稱為一塊，即p為3。
接下來，將描述邏輯單元8。邏輯單元8包括信號處理電路12、顯示存儲器電路13、數據計算電路14、鎖存電路A 15、另一個鎖存電路B 16、緩衝電路20以及數據總線21和22。
信號處理電路12連接到安置於邏輯單元8和驅動單元9中的每個電路。信號處理電路12接收從CPU提供的數位訊號。數位訊號包括表示每個像素的灰階的灰階數據信號、命令信號、地址控制信號以及邏輯計算處理命令信號。在第一實施例中，灰階數據對應於一個由18位組成的像素6，即紅、綠和藍色每個6位(64灰階)。命令信號包括對顯示存儲器電路13的寫命令和讀命令。地址控制信號包括對顯示存儲器電路13的寫和讀開始地址。信號處理電路12基於以上描述的信號，以後將要描述的水平及垂直時鐘信號等產生存儲控制信號。灰階數據和存儲控制信號都提供給顯示存儲器電路13。此外，命令信號包括用於設定時鐘頻率的時鐘頻率設定信號。在該情況下，信號處理電路12提供有振蕩器電路(未示出)，其基於時鐘頻率設定信號產生諸如水平時鐘信號(即，HCLK信號)、垂直時鐘信號(即，VCLK信號)、水平開始信號、垂直開始信號以及鎖存信號(即，STB信號)等的時鐘控制信號。信號處理電路12將時鐘控制信號提供給在數據線驅動電路1中的邏輯單元8和驅動單元9內的各電路以及掃描線驅動電路2。而且，命令信號包括用於以二進位模式在顯示面板3上顯示圖像的二進位模式信號，用於在顯示面板3上顯示相同圖像的等待模式信號，和僅僅在顯示面板3的一部分上部分地顯示圖像的部分模式信號。信號處理電路12基於命令信號為設定運行模式而產生模式控制信號。此外，信號處理電路12將模式控制信號提供給在驅動單元9中的D/A轉換電路18和灰階電壓產生電路19。
正如以上的描述，顯示存儲器電路13是用來存儲一幀的灰階數據的電路。圖4是示出顯示存儲器電路13的框圖。如圖4所示，顯示存儲器電路13包括例如SRAM等的RAM(「隨機存取存儲器」)30、Y地址解碼器35和X地址解碼器36。當訪問RAM 30時，通過信號處理電路12分別在地址解碼器35和36中設定初始像素地址。一旦接收到了從信號處理電路12來的存儲控制信號，則X地址解碼器36就基於初始像素地址指定在RAM 30中的一行。相比之下，一旦從信號處理電路12接收到了存儲控制信號，Y地址解碼器35就基於初始像素地址指定在RAM 30中指定行的指定像素地址，一般來說，其為第一像素地址。此後，每當Y地址解碼器35從信號處理電路12接收到了存儲控制信號，則Y地址解碼器35就按序在RAM 30中的指定行上指定像素地址。同時，Y地址解碼器35輸出列地址信號C1至Cn。
當從信號處理電路12來的存儲控制信號包含寫命令時，地址解碼器35和36就響應該存儲控制信號而在RAM 30中選擇地址。之後，將灰階數據寫入到所選定的地址中。以這種方式，RAM 30為顯示面板3的一幀存儲灰階數據。相反，當從信號處理電路12來的存儲控制信號包含給驅動單元9的讀命令時，地址解碼器35和36就響應該存儲控制信號而在RAM 30的行和列中選擇地址。接著從所選擇的地址讀出灰階數據。讀出的灰階數據會提供給緩衝電路20。
緩衝電路20將從顯示存儲器電路13讀出的灰階數據提供給數據總線21或鎖存電路A 15。如圖4所示，緩衝電路20提供有讀出放大器部分31、數據總線32、選擇器部分33以及延遲電路部分34。數據總線32包括用於每個像素的18位的灰階數據的18條信號線。選擇器部分33包括與一條顯示線上的像素數相同數量的選擇器33-1到33-n。選擇器中的每個包括18個開關。在選擇器中的開關響應從顯示存儲器電路13輸出的行地址信號而斷開，並且一個像素的灰階數據會提供給數據總線32。讀出放大器部分31連接到數據總線32，並且包括相應於每個像素的18位灰階數據的讀出放大器P0到P17。如上所述，在根據本發明的驅動電路中為三個像素提供讀出放大器。結果，能顯著地減少讀出放大器的數量，而不像傳統的實例中那樣需要為在顯示存儲器電路13中的每一位提供讀出放大器。這樣，能縮小驅動電路的尺寸。讀出放大器P0到P17中的每個放大在數據總線32上的18位灰階數據，接著將其提供到另一條數據線21上。延遲電路部分34按照水平時鐘周期延遲從顯示存儲器電路13輸出的地址信號Cj(1≤j≤n)，並將延遲後的地址信號Ej提供給鎖存電路A 15。換句話說，延遲電路部分34保持從顯示存儲器電路13輸出的地址信號Cj，並且，隨後響應HCLK信號而將地址信號Cj作為取樣信號Ej提供給鎖存電路A 15。
如圖4所示，數據總線21包括用於放大後的18位灰階數據RAM D(0:17)的18條信號線。此外，數據總線22包括19條信號線，即，相應於18位顯示像素數據D(0:17)的18條信號線和相應於一位擇多信號(即，MAJ信號)的一條信號線。18位顯示像素數據D(0:17)和MAJ信號作為「顯示像素數據MAJ信號」而從數據計算電路14輸出。
圖5是示出數據計算電路14的詳細結構的框圖。如圖5所示，數據計算電路14提供有邏輯電路37、擇多邏輯電路38和鎖存電路39。邏輯電路37和擇多邏輯電路38可由例如OR電路、AND電路或EXOR電路等邏輯電路實現。邏輯電路37對從緩衝電路20輸出的灰階數據RAM D(0:17)執行預定的邏輯計算處理，並將它提供給擇多邏輯電路38。預定的邏輯計算處理是極性反轉處理POL、反轉處理REV、全黑處理DISP0和全白處理DISP1中的至少一個，並響應從信號處理電路12發出的邏輯計算處理命令而指定。在極性反轉處理處理POL中，對用於AC驅動液晶的灰階數據執行位反轉處理。在反轉處理REV中，將視頻圖像的顏色轉換為完全相反的顏色，即反轉灰階數據的各位。在全黑或全白處理中，無論灰階數據是什麼都輸出表示黑色或白色的信號。擇多邏輯電路38對從邏輯電路37輸出的顯示像素數據D(0:17)執行以下將要描述的擇多計算處理MAJ，並將以下將要描述的顯示像素數據D(0:17)和以下將要描述的MAJ信號提供給鎖存電路39。鎖存電路39按照水平時鐘周期延遲從擇多邏輯電路38輸出的顯示像素數據D(D:17)和MAJ信號，隨後將它們提供給鎖存電路A 15。換句話說，鎖存電路39保持從擇多邏輯電路38輸出的顯示像素數據D(0:17)和MAJ信號，並接著響應HCLK信號而通過數據總線22將它們提供給鎖存電路A 15。在數據計算電路14中邏輯電路的處理順序是按照例如從反轉處理REV、全黑處理DISP0、全白DISP1、極性反轉處理POL和擇多計算處理MAJ的順序。以這種方式，只要在這種順序中最後兩個處理為極性反轉處理POL和擇多計算處理MAJ，那麼就可以添加其他的邏輯電路。這裡，「灰階數據」是存儲在顯示存儲器電路13中的數位訊號數據，並且因此，將其與通過數據計算電路14或鎖存電路A 15輸出的信號的灰階數據區分開，後者在這裡稱為「顯示像素數據」。
當顯示像素數據和MAJ信號從數據計算電路14提供到數據總線22上時，鎖存電路A 15計算在MAJ信號和顯示像素數據D(0:17)的每一位間的EXOR。也就是說，由於根據由MAJ信號所表示的非反轉命令「0」鎖存電路A 15沒有反轉顯示像素數據D(0:17)，因此它保持了顯示像素數據D(0:17)。相反，當MAJ信號為「1」時，鎖存電路A 15根據由MAJ信號所表示的反轉命令「1」而按位反轉並保持要進行擇多計算處理MAJ的顯示像素數據D(0:17)。同時，取樣信號En從在緩衝電路20中的延遲電路部分34提供給鎖存電路A 15。鎖存電路A 15響應取樣信號En將所保持的顯示像素數據提供給另一個鎖存電路B 16。
接下來，將在以下描述擇多計算處理MAJ。擇多邏輯電路38分別從數據總線22接收先前顯示像素數據D(0:17)，從邏輯電路37接收當前顯示像素數據D(0:17)。接著，擇多邏輯電路38對先前的18位顯示像素數據D(0:17)和當前的18位顯示像素數據D(0:17)執行擇多計算處理。隨後，擇多邏輯電路38將先前顯示像素數據D(0:17)的每一位與當前顯示像素數據D(0:17)中對應的一位進行比較，並確定當前顯示像素數據D(0:17)的反轉位的數量是比半數大還是小。如果反轉位數比半數要大，則擇多邏輯電路38就將相應於非反轉位的先前顯示像素數據D(0:17)的位反轉。此外，擇多邏輯電路38產生表示反轉命令「1」的MAJ信號，並在擇多計算處理MAJ之後將顯示像素數據D(0:17)和MAJ信號「1」提供給鎖存電路39。反之，如果反轉位數比半數要小，則擇多邏輯電路38產生表示不反轉命令「0」的MAJ信號，並將當前顯示像素數據D(0:17)和MAJ信號「0」提供給鎖存電路39。鎖存電路39保持顯示像素數據D(0:17)和MAJ信號「0」，並與水平時鐘信號HCLK同步將它們輸出到數據總線22上。
在以下將要描述的實例中，顯示像素數據具有4位，並將一個信號(4位的顯示像素數據和1位的MAJ信號)提供給數據總線22。假定先前的顯示像素數據為a(0000)而當前顯示像素數據為b(1101)。在這種情況下，顯示像素數據b(1101)的三位相比於顯示像素數據a(0000)由0變為了1。如上所述，當在擇多計算處理中確定比半數要大的顯示像素數據的位數改變了時，擇多邏輯電路38反轉對應於顯示像素數據b(1101)各位中的非反轉位的數據a(0000)的各位，以產生顯示像素數據b』(0010)。同時，MAJ信號設定為「1」。顯示像素數據b』(0010)和MAJ信號「1」作為顯示像素數據MAJ信號(0010；1)通過鎖存電路39輸出到數據總線22。一旦接收到了提供給數據總線22的像素數據MAJ信號(0010；1)，則鎖存電路A 15根據MAJ信號「1」反轉顯示像素數據b』(0010)並保持顯示像素數據b(1101)。結果，除非執行擇多計算處理MAJ，否則反轉三位。但是，如果執行擇多計算處理MAJ，則包括MAJ信號共反轉兩位。這樣，就能降低在數據總線22上由於充電/放電所消耗的功率。
當顯示像素數據包括偶數位時，要變化的位數在一些情況下可能相等。此時，這樣執行該處理以便MAJ信號不會改變。例如，當要從顯示存儲器電路13提供給數據總線21的灰階數據按照a(0000)，b(1100)，c(0011)和d(1010)的順序變化時，擇多邏輯電路38將顯示像素數據MAJ信號a』(0000；0)，b』(1100；0)，c』(1100；1)和d』(0101；1)通過鎖存電路39提供給數據總線22。雖然在從a到b的處理中灰階數據位中的兩位改變了，但由於a』的MAJ信號為「0」，因此即使在b』處灰階數據也不會被MAJ信號「0」反轉。而且，雖然在從c到d的處理中也有兩位變化了，但由於c』的MAJ信號為「1」，因此灰階數據被MAJ信號「1」反轉。
在鎖存電路A 15中，相比於取樣信號產生在移位寄存器電路中而灰階數據按序鎖存的串行傳輸系統，在地址控制系統中需要解碼器。例如，為了驅動256×3(即，R、G和B顏色)的數據線4，需要8位的解碼器。這種8位的解碼器的電路尺寸要比移位寄存器電路的尺寸大。但是，根據本發明，將顯示存儲器電路13中的地址解碼器35和36用作8位的解碼器，從而避免了電路尺寸的增加。地址控制系統還可以應用到掃描線驅動電路2。在部分顯示中的未顯示區域可以跳過掃描，並可同時激活多個掃描線5。
鎖存電路B 16保持來自鎖存電路A 15的顯示像素數據，並響應從信號處理電路12來的鎖存信號(即，STB信號)同時將所保持的顯示像素數據提供給驅動單元9。
接下來，將描述驅動單元9。驅動單元9包括電平移位電路17、D/A轉換電路18和灰階電壓產生電路19。電平移位電路17連接到鎖存電路B 16、D/A轉換電路18和灰階電壓產生電路19。電平移位電路17將從鎖存電路B 16來的顯示像素數據的邏輯電壓電平轉換到驅動電壓電平。
如圖6所示，灰階電壓產生電路19提供有開關41、電阻分壓電路42、用來提供第一參考電壓V0的第一緩衝放大器和用來提供第二參考電壓V63的第二緩衝放大器。電阻分壓電路42包括彼此互相串聯的63個電阻r0到r62。開關41的一端連接第一參考電壓V0；而開關41的另一端連接到電阻r0的一端。電阻r62的一端連接到第二參考電壓V63。在正常的驅動模式中，其中沒有提供模式控制信號(包括用於指定第一參考電壓V0或第二參考電壓V63的二進位模式信號或待用信號)，開關41接通。在這種情況下，電阻分壓電路42以匹配γ特性的方式通過63個電阻r0到r62分割兩個參考電壓V0和V63，從而產生64個彼此不同的灰階電壓。這裡，雖然參考電壓簡化為兩個參考電壓V0和V63，但除參考電壓V0和V63外，還可以將多個參考電壓提供給電阻分壓電路42。當提供了以上所述的模式控制信號時，也就是說，在低功率驅動模式中，開關41斷開，以便切斷在電阻分壓電路42中的電流，從而降低消耗的功率。
如上所述，邏輯單元8工作在從電源電路11提供的邏輯電壓中，而驅動單元9工作在從電源電路11提供的驅動電壓中。即，在邏輯單元8和驅動單元9中的電壓電平彼此不同。因此，電平移位電路17將從鎖存電路B 16來的顯示像素數據的邏輯電壓電平轉換到驅動電壓電平。
D/A轉換電路18將顯示像素數據轉換成模擬灰階信號。D/A轉換電路18包括用於一條顯示線的3×n個D/A轉換器。如圖7所示，3×n個D/A轉換器中的每個都提供有選擇器43、緩衝放大器44、解碼器45和開關46、48和49。解碼器45連接到電平移位電路17。選擇器43連接到灰階電壓產生電路19和解碼器45。緩衝放大器44的輸入端連接到選擇器43而輸出端連接到開關46的一端。開關46的另一端連接到作為數據線4的數據線Yj(1≤j≤3n)。而且，D/A轉換電路18可以由n個D/A轉換器構成，以在3個時間分割中驅動數據線Yj(1≤j≤3n)。在這樣情況下，在D/A轉換電路18和數據線4之間插入時間分割開關(未示出)，以從顯示存儲器電路13為每個像素傳送灰階數據。
在以上描述的不提供模式控制信號的正常驅動模式中，開關46接通而其他的開關48和49斷開。在這樣情況下，解碼器45對通過電平移位電路17從鎖存電路B 16提供的顯示像素數據進行解碼，並將解碼的結果輸出到選擇器43。選擇器43根據從解碼器45來的顯示像素數據從灰階電壓產生電路19提供的64個灰階電壓中選擇預定的一個。緩衝放大器44將選定的灰階電壓通過數據線Yj提供給在顯示面板3上的相應像素6。
另一方面，在提供了包括二進位模式信號的模式控制信號的低功率驅動模式中，斷開開關46以便切斷在緩衝放大器44中的偏置電流，而接通其他的開關48或49來通過數據線Yj為顯示面板3上的給定像素6提供參考電壓(V0或V63)。
應當注意的是，當通過將在D/A轉換電路18中的緩衝放大器的增益(即，輸出信號與輸入信號之間的比率)設定為大於1的值而放大選定的灰階電壓時，可以省略電平移位電路17。另外，雖然在數據線驅動電路1中，D/A轉換電路18將顯示像素數據轉換成了模擬灰階電壓信號，但是，基於顯示像素數據而產生模擬灰階電流信號的電路可以用來替代以上描述的D/A轉換電路18。
圖8A到8H是示出了根據本發明的第一實施例的顯示設備的操作的時序圖。參考圖8A到8H，假定顯示面板3的一幀的灰階數據存儲在顯示存儲器電路13中的RAM 30中。信號處理電路12將STB信號輸出到鎖存電路B 16，並將包括有讀命令的存儲控制信號提供給顯示存儲器電路13。此時，在顯示存儲器電路13中的地址解碼器35和36選擇n個指示在RAM 30中的一行的第一到第n個地址的地址C1到Cn，並以這樣的順序響應信號處理電路12提供的存儲控制信號。接著，地址解碼器35和36以這樣的順序將地址信號C1到Cn輸出到緩衝電路20。RAM 30按這個順序將相應於顯示面板3的一條顯示線的第一到第n個像素6的n個灰階數據a，b，c…輸出到緩衝電路20。緩衝電路20按這個順序依次將第一到第n個灰階數據a，b，c…提供給數據總線21。而且，緩衝電路20以這個順序保持n個地址信號C1到Cn，並按照預設的時鐘(即，HCLK信號)對其延遲，接著按序將n個取樣信號E1到En輸出到鎖存電路A 15。數據計算電路14以這個順序對n個灰階數據a，b，c…執行邏輯計算處理和擇多計算處理MAJ，並按照預定時鐘(即，HCLK信號)對其延遲，接著按這個順序將n個顯示像素數據a』，b』，c』…提供給數據總線22。這裡，當對相應於第j個顯示像素數據的位反轉，並且與第(j-1)個顯示像素數據的每位相比反轉位數比半數要大時，數據計算電路14對相應於第j個顯示像素數據的未反轉位的第(j-1)個顯示像素數據執行反轉位的擇多計算處理MAJ，接著將作為第j個顯示像素數據的反轉的第(j-1)個顯示像素數據和表示給鎖存電路A 15的反轉命令「1」的MAJ信號提供給數據總線22。鎖存電路A 15以此順序保持提供給數據總線的顯示像素數據a』，b』，c』…，並按照預定的時鐘(即，n個取樣信號E1到En)對其延遲，接著按這個順序將n個顯示像素數據a』，b』，c』…輸出到鎖存電路B 16。這裡，鎖存電路A 15根據MAJ信號「1」反轉並保持提供給擇多計算處理MAJ的第j個顯示像素數據，並按照預定的時鐘(即，取樣信號Ej)對其延遲，接著將其輸出給鎖存電路B 16。鎖存電路B 16以這個順序保持從鎖存電路A 15提供的n個顯示像素數據a』，b』，c』…，並且響應信號處理電路12所提供的STB信號同時將n個顯示像素數據a』，b』，c』…輸出給驅動單元9。相應於由鎖存電路B 16所提供的n個顯示像素數據a』，b』，c』…中的每個，在驅動單元9中的D/A轉換電路18從灰階電壓產生電路19提供的64個灰階電壓中選擇預設的一個，並通過數據線Y1到Y3n將它們提供給顯示面板3的一條顯示線的第一到第3n像素6。
以上描述的驅動電路可以集成在同一個基板或晶片中。在圖9和10顯示的實例中，數據線驅動電路1集成在矽半導體基板上。在圖9中所示的集成電路60中，數據計算電路14、電源電路11、信號處理電路12和灰階電壓產生電路19都布置在集成電路60中的同一部分中。這裡，顯示存儲器電路13分成四塊，即，顯示存儲器電路13a、13b、13c和13d，這些塊分散地布置在集成電路60上。雖然未示出，但緩衝電路20、鎖存電路A 15、鎖存電路B 16、電平移位電路17和D/A轉換電路18也以與顯示存儲器電路13a、13b、13c和13d相同的方式分別分成四塊。這樣，上述電路都布置在集成電路60中。此外，數據總線21和22也以與顯示存儲器電路13a、13b、13c和13d相同的方式分別分成四塊，並布置在集成電路60上。這樣，這些電路都連接到數據計算電路14。由於顯示存儲器電路13分成了四塊，因此一條顯示線時間分割成四部分的灰階數據由數據計算電路14同時處理。
在圖10所示的集成電路61中，數據計算電路14安置在集成電路61的兩部分上，而不同於以上描述的集成電路60。具體地，假定數據計算電路14由數據計算電路14x和14y所替代。在這種情況下，數據計算電路14x連接到相應於顯示存儲器電路13a和13b的數據總線21和22的四塊中的兩塊。另一方面，另一個數據計算電路14y連接到相應於顯示存儲器電路13c和13d的數據總線21和22的四塊中的剩餘兩塊。因此，通過縮短數據總線21和22每個的布線降低了布線電容。這樣，數據總線21和22的充電/放電功率就降低了。以這種方式，這種集成能降低元件部分的數量，從而提高了顯示設備的可靠性。
如上所述，根據本發明，顯示面板3的一條顯示線的灰階數據被分成第一到第n灰階數據，並按序從顯示存儲器電路13讀出，接著通過在邏輯單元8中的緩衝電路20、數據總線21和22、數據計算電路14和鎖存電路A 15輸出到鎖存電路B 16，而不是同時從顯示存儲器電路13讀出顯示面板3的一條顯示線的灰階數據並輸出到邏輯單元8中的鎖存電路B 16。因此，由於讀出放大器的數量能減少到1/n，操作電流也能降低到1/n。與緩衝電路20、數據計算電路14和鎖存電路A 15同時對一條顯示線的灰階數據執行信號處理不同，由於信號處理不是同時進行的，因此，就可以降低瞬變電流，減少噪聲產生量，從電源電路11向顯示面板3的共用電極提供穩定的Vcom電壓，並且提高了圖像質量。在這種情況下，數據計算電路14不需要同時對一條顯示線的灰階數據執行邏輯計算處理，而是按序對一條顯示線的第一到第n個灰階數據執行信號處理(例如，邏輯計算處理和擇多計算處理)。這樣，數據計算電路14的電路大小就能比傳統的數據計算電路84減少更多。
而且，根據本發明，數據計算電路14在邏輯單元8中執行擇多計算處理。這樣，減少了對數據總線22的充電/放電。
接下來將描述根據本發明的第二實施例的驅動電路。以下將省略與第一實施例中相同組件的描述，而僅描述不同點。
圖11是示出了在第二實施例中的用於顯示設備的驅動電路的構造的框圖。儘管在第一實施例中提供了兩組數據總線21和22，但在第二實施例中僅提供並共享了一組數據總線23。換句話說，灰階數據通過緩衝電路20和數據總線23從顯示存儲器電路13提供到數據計算電路14，並且在數據計算電路14中已經進行了預定信號處理的顯示像素數據也通過數據總線23提供給數據鎖存電路A 15。緩衝電路20和數據計算電路14交替地使用數據總線23來防止它們的輸出彼此幹擾。在讀出放大器部分31和數據總線23之間，以及在數據計算電路14的輸出和數據總線23之間，分別提供有開關(未示出)。響應從信號處理電路12輸出的HCLK信號，開關可交替地設定為第一連接模式和第二連接模式，在第一連接模式中讀出放大器部分31和數據總線23連接在一起，在第二連接模式中數據計算電路14的輸出與數據總線23連接在一起。雖然與第一實施例相比數據傳輸率只有其一半，但減少了數據總線的數量。
圖12A到12G是示出了共享的數據總線的時序圖。響應地址信號C1而選擇從顯示存儲器電路13來的灰階數據。所選擇的灰階數據在第一連接模式中通過讀出放大器部分31和數據總線23提供給數據計算電路14。已經在數據計算電路14中進行了預定信號處理的顯示像素數據a』，在第二連接模式中響應具有1個時鐘周期延遲的取樣信號E1而通過數據總線23提供給數據鎖存電路A 15。
接下來，將詳細描述根據本發明的第三實施例的驅動電路。以下將省略與第一實施例中相同組件的描述，而僅描述不同點。圖13是示出了在第三實施例中的用於顯示裝置的驅動電路的構造的框圖。與第一實施例的不同之處在於，邏輯單元8包括替換數據計算電路14的數據計算電路24，此外還包括確定信號總線25。而且，驅動單元9包括替換灰階電壓產生電路19的灰階電壓產生電路26和替換D/A轉換電路18的D/A轉換電路28。
如圖14所示，這樣構造數據計算電路24，以便在以上描述的數據計算電路14所具有的構造之外還在邏輯電路37和擇多邏輯電路38之間插入數據確定電路50。數據確定電路50用來確定顯示像素數據的每一位，並通過確定信號總線25輸出表示確定結果的確定信號。在顯示像素數據為6位的情況下，確定信號總線25具有64個信號，並且64個信號中的每個都基於顯示像素數據而激活或失活。
如圖15所示，灰階電壓產生電路26在以上所描述的灰階電壓產生電路19所具有的構造之外還提供有偏置電壓控制電路52和緩衝放大器部分51。緩衝放大器51包括相應於多個灰階電壓而非參考電壓V0和V63的多個緩衝放大器。偏置電壓控制電路52響應從數據確定電路50輸出的64個信號而控制在緩衝放大器部分51中的多個緩衝放大器中的每個的偏置電流。換句話說，62個緩衝放大器在激活時分別輸出由電阻分壓電路42產生的62個灰階電壓V1到V62。
如圖16所示，D/A轉換電路28與D/A轉換電路18不同，其省略了緩衝放大器44和開關46、48和49。
數據確定電路50確定從邏輯電路37輸出的顯示像素數據，並將確定信號輸出到確定信號總線25。例如，當確定信號指示在任一水平周期所有數據線都全黑顯示時，偏置電壓控制電路52響應於確定信號只激活在緩衝放大器部分51中的多個緩衝放大器中的相應於0灰階電壓的緩衝放大器，而讓相應於其他灰階電壓(即，從1灰階電壓到63灰階電壓)的緩衝放大器失活。否則，偏置電壓控制電路52隻在中間灰階電壓V31的顯示時間僅激活相應於灰階電壓V0、V63和V31的緩衝放大器而讓相應於其他灰階電壓(即，V1到V30和V32到V62)的緩衝放大器失活。由於除了灰階電壓V0和V63外的灰階電壓都是參照灰階電壓V0和V63而產生的，因此相應於灰階電壓V0和V63的緩衝放大器除了在全黑顯示和全白顯示外都要激活。因此，相應於無需顯示的灰階電壓的緩衝放大器的偏置電流可以切斷，從而降低電功率消耗。
接下來，將描述根據本發明的第四實施例的驅動電路。以下將省略與第一實施例中相同組件的描述，而僅描述不同點。圖17是示出了在第四實施例中的用於顯示設備的驅動電路的構造的框圖。與第一實施例的不同之處在於，邏輯單元8包括替換緩衝電路20的緩衝電路27，此外還包括插入在緩衝電路27和顯示存儲器電路13之間的移位寄存器電路29。
如圖18所示，與以上描述的緩衝電路20不同的是，緩衝電路27省略了延遲電路部分34，反而在邏輯單元8中安置了移位寄存器電路29。
信號處理電路12將以上描述的HCLK信號和開始信號提供給移位寄存器電路29。在這種情況下，移位寄存器電路29響應HCLK信號和開始信號鎖存從Y地址解碼器35來的的輸出作為取樣信號Fj，並將其按序輸出到鎖存電路A 15和顯示存儲器電路13的選擇器組中的選擇器部分33-j。在第四實施例中，給數據鎖存電路A 15的顯示像素數據的輸入取樣信號從來自顯示存儲器電路13的灰階數據的讀取樣信號延遲一個時鐘周期。取樣信號F1，F2，…Fn的每個指定從顯示存儲器電路13來的灰階數據的讀取樣信號，而信號F2，F3，…F(n+1)的每個指定給數據鎖存電路A 15的顯示像素數據的取樣信號。要延遲的時鐘數根據由數據計算電路14執行的計算處理來確定。
雖然以上描述了本發明，但上述的實施例可以無衝突地任意組合。包括根據本發明的驅動電路的集成電路除可集成在由矽所構成的半導體基板上外，還可以集成於玻璃、塑膠等構成的基板上。而且，雖然在以上描述的實施例中顯示像素數據具有6位(即，64灰階等級)，但顯示像素數據也可以具有5位或更少或者7位或更多的位數。此外，雖然主要描述的是液晶顯示裝置，但本發明也可以應用到例如有機EL顯示設備等的其他顯示設備中。
此外，根據本發明，可以降低由驅動電路內部所產生的瞬變電流而引起的噪聲並提高顯示設備的圖像質量。
此外，根據本發明，用於顯示設備的一條顯示線的灰階數據分成第一到第n個數據，並按序從邏輯單元8的存儲器13中讀出，隨後這些數據通過緩衝電路20、數據總線21、22和23、數據計算電路14和24以及鎖存電路A 15輸出到鎖存電路B 16。以這種方式，讀出放大器的數量降低到1/n，同時工作電流也降低到1/n。相比於緩衝電路20、數據計算電路14和24以及鎖存電路A 15同時對一條顯示線的灰階數據執行信號處理的情形，由於信號處理不是同時執行的，因此通過降低瞬變電流的峰值可以減少噪聲產生量。因此，在顯示設備中能從電源電路11給共用電極7提供穩定的Vcom電壓，從而提高圖像質量。
在這種情況下，數據計算電路14和24不需要同時對一條顯示線的灰階數據執行邏輯計算，而是按序對一條顯示線的第一到第n個灰階數據執行信號處理。這樣，數據計算電路14和24在尺寸上要比傳統的數據計算電路84小的多。
此外，根據本發明，在邏輯單元8中，數據計算電路14執行擇多計算處理，以便降低數據總線22和23中的充電/放電功率。
此外，根據本發明，數據計算電路24區分顯示像素數據，以便在邏輯單元8中控制相應於不需要的灰階的緩衝放大器51的偏置電流的提供，從而降低消耗的功率。
權利要求
1.一種驅動電路，其包括邏輯部分，包括數據總線和顯示存儲器電路，用來通過所述數據總線從所述顯示存儲器電路讀取多個灰階數據，並一起將所述多個灰階數據作為顯示像素數據輸出；和驅動部分，其用來基於模擬灰階信號驅動顯示單元，其中所述模擬灰階信號基於從所述邏輯部分輸出的所述顯示像素數據產生。
2.根據權利要求1的驅動電路，進一步包括電源電路，其用來給所述邏輯部分和所述驅動部分提供第一和第二電源電壓中的至少一個，其中，所述邏輯部分、所述驅動部分和所述電源電路形成在同一半導體晶片上。
3.根據權利要求1的驅動電路，其中所述邏輯部分包括提供在所述顯示存儲器電路和所述數據總線之間的p個讀出放大器(p是自然數)；和緩衝電路，其用來將從所述顯示存儲器電路讀取的所述多個灰階數據以p個像素為單元輸出到所述數據總線上。
4.根據權利要求3的驅動電路，其中所述顯示存儲器電路包括以矩陣排列的存儲單元；和列解碼器，其用來響應水平時鐘信號順序地對矩陣的列產生取樣信號，所述緩衝電路包括提供在所述列和所述讀出放大器之間的開關部分，其用來響應所述取樣信號而工作，和將從所述顯示存儲器電路讀出的所述多個灰階數據順序地輸出到所述p個讀出放大器。
5.根據權利要求1到4中任何一項的驅動電路，其中所述邏輯部分包括數據計算電路，其用來對所述多個灰階數據中的每個執行第一計算，基於所述第一計算的結果選擇性地產生處理指令，並輸出所述第一計算結果和所述處理指令；和第一保持電路，其用來為所述顯示單元的一條顯示線保持所述第一計算結果，當輸出所述處理指令時對所述保持的第一計算結果執行第二計算，以及保持並輸出作為所述顯示像素數據的第二計算結果。
6.根據權利要求5的驅動電路，其中第一計算為先前灰階數據和當前灰階數據之間的擇多運算。
7.根據權利要求6的驅動電路，其中所述數據總線包括第一數據總線，在其上從所述讀出放大器輸出所述多個灰階數據；和第二數據總線，在其上從所述數據計算電路輸出所述第二計算結果和所述處理指令。
8.根據權利要求7的驅動電路，其中所述數據計算電路包括第二保持電路，其用來保持所述第二計算結果和所述處理指令以將其輸出到所述第二數據總線上；和擇多運算電路，其用來執行關於在所述第二計算結果和所述當前灰階數據間的反轉位是否為多數的所述擇多運算，並在當反轉位為多數時，將所述處理指令輸出到所述第二保持電路。
9.根據權利要求8的驅動電路，其中所述數據計算電路進一步包括邏輯電路，其用來響應模式指令而對所述第一數據總線上的所述當前灰階數據執行轉換，以輸出到所述擇多運算電路。
10.根據權利要求6的驅動電路，其中所述數據總線為單總線，並且所述數據計算電路包括第二保持電路，其用來將所述第一計算結果和所述處理指令保持並輸出到所述數據總線上；和擇多運算電路，其用來執行關於在所述第二計算結果和所述先前灰階數據間的反轉位是否為多數的擇多運算，並在當反轉位為多數時，產生並輸出所述處理指令到所述第二保持電路。
11.根據權利要求10的驅動電路，其中所述數據計算電路還包括邏輯電路，其用來響應模式指令而對所述數據總線上的所述當前灰階數據執行轉換處理，以輸出到所述擇多運算電路。
12.根據權利要求5的驅動電路，其中所述驅動部分包括電平移位電路，其用來對所述顯示單元的一條顯示線執行所述顯示像素數據的電平移位；灰階電壓產生電路，其用來產生預定數量的灰階電壓；和為所述列中的每個提供的D/A轉換電路，其用來在電平移位後基於所述顯示像素數據的每個從所述預定數量的灰階電壓中選擇一個，並基於所選擇的灰階電壓而驅動所述顯示單元。
13.根據權利要求12的驅動電路，其中所述D/A轉換電路包括解碼器電路，其用來對所述顯示像素數據解碼；選擇器，其用來基於解碼的結果從所述預定數量的灰階電壓中選擇一個；和開關部分，其用來將所選擇的灰階電壓提供給所述顯示單元。
14.根據權利要求13的驅動電路，其中所述灰階電壓產生電路包括至少兩個參考電壓；和分壓電阻電路，其用來分割參考電壓差。
15.根據權利要求9的驅動電路，其中所述數據計算電路還包括提供在所述邏輯電路和所述擇多運算電路間的數據區分電路，其用來對所述多個灰階數據解碼以在從所述邏輯電路將所述多個灰階數據輸出到所述擇多運算電路的同時輸出區分信號，所述灰階電壓產生電路包括至少兩個參考電壓；分壓電阻電路，其用來分割參考電壓差；緩衝放大器組，其用來放大所述分壓電阻電路的輸出；和偏置電壓控制電路，其用來基於所述區分信號激活所述組的緩衝放大器中的一個，以便輸出相應於所述顯示像素數據的所述灰階電壓。
16.根據權利要求15的驅動電路，其中所述D/A轉換電路包括解碼器，其用來對所述顯示像素數據解碼；和選擇器，其用來基於解碼的結果從所述預定數量的灰階電壓中選擇一個。
17.一種顯示單元的驅動方法，其包括順序地從顯示存儲器電路以p個像素(p為自然數)為單元讀出多個灰階數據；產生通過對所述多個灰階數據執行計算處理而得到的顯示像素數據；和響應基於所述顯示像素數據產生的模擬灰階信號而驅動所述顯示單元。
18.根據權利要求17的驅動方法，其中所述產生包括對所述多個灰階數據中的每個執行第一計算；基於所述第一計算的結果而選擇性地產生處理指令；為所述顯示單元的一條顯示線保持所述第一計算結果；響應所述處理指令而對所述第一計算結果執行第二計算；和產生作為所述顯示像素數據的第二計算結果。
19.根據權利要求18的驅動方法，其中所述第一計算為先前灰階數據和當前灰階數據之間的擇多運算。
全文摘要
本發明涉及一種驅動電路，包括邏輯部分，其具有數據總線和顯示存儲器電路，用來通過數據總線從顯示存儲器電路讀取多個灰階數據，並一起將所述多個灰階數據作為顯示像素數據輸出；和驅動部分，其用來基於模擬灰階信號驅動顯示單元，其中所述模擬灰階信號基於從邏輯部分輸出的顯示像素數據而產生。該驅動電路進一步包括電源電路，其用來給邏輯部分和驅動部分提供第一和第二電源電壓中的至少一個。邏輯部分、驅動部分和電源電路可以形成在同一半導體晶片上。
文檔編號G09G3/20GK1870119SQ20061008486
公開日2006年11月29日 申請日期2006年5月23日 優先權日2005年5月23日
發明者橋本義春, 田畑貴史, 久米田誠之, 山上裕, 加藤久直 申請人:恩益禧電子股份有限公司