具有高耦合比的自對準溝槽填充的製作方法
2023-04-26 07:55:16
專利名稱：具有高耦合比的自對準溝槽填充的製作方法
技術領域：
本發明的實施例針對於例如非易失性存儲器的高密度半導體裝置，以及用於隔離高密度半導體裝置中的活性區和組件的系統和方法。
背景技術：
通過電連接共享共同襯底的多個隔離裝置來建構集成電路。當在共同襯底上或在共同襯底中形成多個裝置時，必須使用隔離技術來隔離個別裝置。隨著集成電路的密度持續增加，可用於隔離裝置的空間趨於減小。隨著裝置尺寸的減小，裝置間的寄生電流和電荷可能更成為問題，從而使隔離技術成為集成電路製造的關鍵部分。
舉例來說，在例如快閃記憶體的非易失性半導體存儲器裝置中，由共同襯底建構許多個別的存儲元件以形成存儲器陣列。必須使用隔離技術使這些個別的存儲元件彼此隔離。在快閃記憶體系統的一個實例中，使用NAND結構。NAND結構包含串聯排列的、夾在兩個選擇柵極之間的多個電晶體，所述串聯的電晶體和所述選擇柵極被稱作NAND串。通常在裝置製造過程期間使用隔離技術來提供共享共同襯底的相鄰NAND串之間的電隔離。
存在許多技術用於隔離NAND快閃記憶體中的裝置和其它類型的半導體裝置。在矽的局部氧化(LOCOS)技術中，在襯底的表面上生長或沉積氧化物，隨後在所述氧化物層上沉積氮化物層。在對這些層進行圖案化以暴露所需的隔離區域並覆蓋所需的活性區域之後，在這些層和襯底的一部分中蝕刻出溝槽。接著在所暴露的區上生長氧化物。所生長的氧化物通常在所沉積的氮化物下方生長，從而使氧化物侵入活性區中(常被稱作鳥嘴)。這種侵入可能引起應力，並最終引起矽中的缺陷。此外，所述侵入減小了可用於建構裝置的活性區域，這限制了可在集成電路中達成的密度。另外，因為在形成例如用於製造裝置的浮動柵極的導電層的層之前形成溝槽，所以LOCOS技術可引起對準問題。舉例來說，隨後形成的浮動柵極材料在兩個預先界定的溝槽之間可能不會適當對準。
已通過使用例如側壁遮蔽隔離(SWAMI)的技術來對這些工藝進行改進，以減少對活性區域的侵入。在SWAMI中，在形成氧化物之前在溝槽壁上形成氮化物以減少氧化物的侵入和鳥嘴的形成。雖然這種工藝提供對常規LOCOS的改進，但溝槽中的氮化物在氧化期間上升，從而導致對活性區域的侵入。由於氧化物在那個區的生長受到約束，所以這種技術還在溝槽的隅角處產生過多的應力。另外，在裝置製造之前形成溝槽導致上述對準問題。
因此，需要一種隔離技術，其可有效地隔離高密度半導體集成電路中的裝置，同時解決上文指出的現有技術的缺點。
發明內容
本發明提供隔離高密度集成電路中的活性區的自對準溝槽填充。在活性區之間的襯底中蝕刻出深且窄的溝槽。所述深且窄的溝槽可在活性區之間形成有效的隔離區，而不佔據例如淺溝槽隔離的其它技術所需的那樣多的側部襯底區域。通過生長例如二氧化矽的合適電介質來填充所述溝槽。電介質從所述襯底生長以填充所述溝槽，並進入所述襯底中以提供寬度和深度比所述溝槽大的電介質。例如，可通過在蝕刻形成NAND串活性區域之後或作為其一部分，蝕刻所述襯底以形成所述溝槽，來製造NAND型快閃記憶體系統的存儲元件。與在例如NAND串活性區域的裝置活性區域之前形成溝槽的現有技術(例如，LOCOS)相比，這種技術比較有效。這可確保隔離溝槽之間的NAND串活性區域的對準。因為電介質生長過程是自行限制的，所以可在所述堆疊之間維持由所述蝕刻過程產生的開放區域。隨後形成的柵極間介電層和控制柵極層可填充所述開放區域，以在控制柵極與浮動柵極之間提供側壁耦合。在使用沉積來填充溝槽的現有技術中，用為溝槽沉積的電介質來填充NAND串活性區域之間的區域，使得控制柵極僅在垂直方向上位於浮動柵極上方。在這種現有技術配置中可不存在側壁耦合。
在一個實施例中，提供一種製造非易失性存儲器裝置的方法，其包含在襯底上形成第一介電層，和在所述第一介電層上形成第一導電層。在形成這些層之後，所述方法繼續蝕刻穿過所述第一導電層、所述第一介電層和所述襯底的至少一部分，以在所述第一導電層的第一部分與所述導電層的第二部分之間的襯底中界定溝槽。通過生長介電材料來填充所述溝槽。所述方法接著繼續在所述第一導電層上形成第二介電層，並在所述第二介電層上形成第二導電層。
在另一實施例中，提供一種非易失性存儲器裝置，所述非易失性存儲器裝置包含襯底；第一介電層，其形成在所述襯底上；第一導電層，其具有第一部分，所述第一部分經再分以形成集成電路的第一組存儲元件的浮動柵極，且具有第二部分，所述第二部分經再分以形成集成電路的第二組存儲元件的浮動柵極；和溝槽，其在所述第一導電層的第一部分與第二部分之間的襯底中被蝕刻出。用生長的電介質填充所述溝槽。所述電路進一步包含形成在所述第一導電層的第一部分和第二部分上的第二介電層，以及形成在所述第二介電層上的第二導電層。所述第二導電層形成所述第一組存儲元件和所述第二組存儲元件的控制柵極。所述第二層經再分以形成集成電路的字線。
在另一實施例中，提供一種製造非易失性存儲器的方法，其包含在第一NAND串活性區域與第二NAND串活性區域之間的襯底中形成隔離溝槽。所述第一NAND串活性區域和第二NAND串活性區域各包含第一介電部分和第一導電部分。在形成隔離溝槽之前形成所述第一NAND串活性區域和所述第二NAND串活性區域的第一介電部分和第一導電部分。所述方法進一步包含用生長的介電材料來填充所述溝槽，以將所述第一NAND串活性區域與所述第二NAND串活性區域隔離。
通過閱讀說明書、附圖和權利要求書可獲得本發明的其它特徵、方面和目的。
圖1是NAND串的俯視2是圖1中所描繪的NAND串的等效電路圖。
圖3是描繪三個NAND串的電路圖。
圖4是可根據一個實施例製造的快閃記憶體單元的一個實施例的二維方框圖。
圖5是可根據一個實施例製造的兩個NAND串的一對四個字線長部分的三維圖式。
圖6A-6H描繪在根據一個實施例的製造過程的各個階段中根據一個實施例的NAND串堆疊。
圖7是根據一個實施例製造快閃記憶體單元的方法的流程圖。
圖8是可用於實施本發明的存儲器系統的一個實例的方框圖。
圖9是說明存儲器陣列的組織的實例。
圖10是描述用於編程非易失性存儲器裝置的過程的一個實施例的流程圖。
圖11是描述用於讀取非易失性存儲器裝置的過程的一個實施例的流程圖。
具體實施例方式
圖1是展示一個NAND串的俯視圖。圖2是其等效電路。出於闡釋目的，針對非易失性快閃記憶體和NAND型存儲器來呈現根據實施例的溝槽隔離技術。然而，所屬領域的技術人員將了解，所陳述的技術並不限於此，且可用於許多製造過程中來製造各種類型的集成電路。
圖1和2中描繪的NAND串包含串聯並夾在第一選擇柵極120與第二選擇柵極122之間的四個電晶體100、102、104和106。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連接到源極線128。電晶體100、102、104和106中的每一者包含控制柵極和浮動柵極。舉例來說，電晶體100具有控制柵極100CG和浮動柵極100FG。電晶體102包含控制柵極102CG和浮動柵極102FG。電晶體104包含控制柵極104CG和浮動柵極104FG。電晶體106包含控制柵極106CG和浮動柵極106FG。控制柵極100CG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1，且控制柵極106CG連接到字線WL0。
應注意，儘管圖1和2展示NAND串中的四個存儲器單元，但使用四個電晶體僅用作實例。NAND串可具有少於四個存儲器單元或四個以上存儲器單元。舉例來說，某些NAND串將包含八個存儲器單元、16個存儲器單元、32個存儲器單元等。
使用NAND結構的快閃記憶體系統的典型架構將包含若干NAND串。舉例來說，圖3展示具有更多NAND串的存儲器陣列的三個NAND串202、204和206。圖3的NAND串中的每一者包含兩個選擇電晶體和四個存儲器單元。每一串通過其選擇電晶體(例如，選擇電晶體230和選擇電晶體250)連接到源極線。選擇線SGS用於控制源極側選擇柵極。各個NAND串通過選擇電晶體220、240等連接到各自的位線，所述選擇電晶體由選擇線SGD控制。每一字線(WL3、WL2、WL1和WL0)連接到形成一行單元的每一NAND串上的一個存儲器單元的控制柵極。舉例來說，字線WL2連接到存儲器單元224、244和252的控制柵極。如可看到，每一位線和各自的NAND串包括存儲器單元陣列的列。在NAND結構中，必須使用隔離技術使個別的NAND串以及相關聯的存儲元件彼此隔離。
圖4是可根據實施例製造的例如圖1-3中所描繪的那些快閃記憶體單元的快閃記憶體單元的一個實施例的二維方框圖。圖4的存儲器單元包含包括P襯底、N阱和P阱的三阱。為了簡化圖式，圖4中未描繪P襯底和N阱。在P阱320內的是N+摻雜區324，其用作存儲器單元的源極/漏極區。將N+摻雜區324標記為源極區還是漏極區在一定程度上是任意的。因此，可認為N+摻雜的源極/漏極區324是源極區、漏極區或兩者。
在N+摻雜區324之間的是溝道322。溝道322上方是第一介電區域或層330。介電層330上方是導電區域或層332，其形成存儲器單元的浮動柵極。通過第一介電層330使在與讀取或分路操作相關聯的低電壓操作條件下的浮動柵極與溝道322電絕緣/隔離。浮動柵極332上方是第二介電區域或層334。介電層334上方是第二導電層336，其形成存儲器單元的控制柵極。在其它實施例中，各層可散布在所說明的層中或添加到所說明的層。舉例來說，可將例如硬遮罩的額外層放置在控制柵極336上方。電介質330、浮動柵極332、電介質332和控制柵極336一起包括堆疊。存儲器單元陣列將具有許多這種堆疊。
當編程基於穿隧的電可擦除可編程只讀存儲器(EEPROM)或快閃記憶體裝置時，通常將編程電壓施加到控制柵極，且將位線接地。將來自溝道的電子注射到浮動柵極中作為越過電介質330的電子隧道。電介質330常被稱作隧道電介質或隧道氧化物。當電子在浮動柵極332中積聚時，浮動柵極變為帶負電，且將存儲器單元的閾值電壓升高到經預先界定以表示一個或一個以上數據位的存儲的閾值電壓分布中的一者。通常，將施加到控制柵極的編程電壓施加為一系列脈衝。脈衝的量值隨著每一連續脈衝而增加預定的步長。
如先前所述，當建構基於半導體的集成電路時，必須在個別裝置之間提供隔離。在快閃記憶體的實例中，必須使選擇存儲器單元(例如，圖4中所描繪的選擇存儲器單元)與存儲陣列的其它存儲器單元電隔離。圖5是可被製造成較大快閃記憶體陣列的一部分的兩個典型NAND串302和304的三維方框圖。圖5描繪串302和304上的四個存儲器單元。然而，可使用四個以上或少於四個存儲器單元。NAND串的存儲器單元中的每一者具有上文參看圖4所描述的堆疊。圖5進一步描繪P阱320下方的N阱326、沿著NAND串的位線方向以及垂直於NAND串的字線方向。圖5中未展示N阱336下方的P型襯底。在一個實施例中，控制柵極形成字線。形成連續層的導電層336，其在字線上是一致的，以便為所述字線上的每一裝置提供共同字線或控制柵極。
當製造基於NAND的非易失性存儲器系統(包含圖5中描繪的NAND串)時，必須在相鄰的串之間提供電隔離。舉例來說，必須使NAND串302與NAND串304電隔離，以便提供具有獨立電特徵的離散裝置。通常通過在串之間提供電障壁來實現NAND串302上的存儲器單元與NAND串304上的存儲器單元的隔離，以便抑制或防止相鄰存儲器單元之間的寄生電流和電荷。
在圖5中所描繪的實施例中，通過開放區域或空隙306使NAND串302與NAND串304分離。在典型的NAND配置中，在相鄰的NAND串之間形成介電材料，且所述介電材料將存在於開放區域306的位置處。如先前所述，許多現有技術包含(例如)在為每一存儲器單元形成堆疊之前使用LOCOS工藝形成電介質隔離區。
常根據場閾值來測量提供電隔離的能力。場閾值表示特定的隔離技術可承受的電荷或電流量。舉例來說，隔離區可提供10伏場閾值，使得其可承受置於其上的10伏電荷。在許多現代非易失性存儲器裝置中，電路內的電荷電平持續增加。隨著裝置尺寸的減小，浮動柵極對溝道區的影響可能減小。為了適當地編程具有所述較小尺寸的非易失性快閃記憶體裝置，將高編程電壓施加到控制柵極。舉例來說，在許多非易失性快閃記憶體裝置中，可施加20伏或更高的編程電壓。因此，必須在NAND串之間提供等於或大於裝置中出現的最大預期電壓電平的場閾值電平。除了裝置內較高的電荷電平之外，裝置尺寸的減小還使其更加難以提供裝置之間的電隔離，因為更少量的區域用於隔離裝置。參看圖5，隨著將NAND串302和304逐步製造得越來越靠近在一起，更加難以在其間提供有效的隔離。
圖6A至6H描繪根據一個實施例用於在集成電路的活性區域之間形成隔離區的循序過程。圖7是描繪用於在製造例如圖6A-6H中所描繪的非易失性存儲器裝置的非易失性存儲器裝置期間形成隔離區的過程的流程圖。圖6A-6H和圖7描繪相對於NAND快閃記憶體裝置的特定實例。然而，所屬領域的技術人員將了解，本文所描述的技術可易於延伸到許多類型的半導體裝置，且可與許多類型的製造工藝合併。在圖6A-6H中，位線方向相對於頁面來說是進入頁面並離開頁面，而字線方向相對於頁面來說是從左到右。
圖6A描繪襯底300，在所述襯底300上和所述襯底300中將製造多個非易失性NAND型快閃記憶體裝置。襯底300一般用於表示襯底，但視各種實施方案的情況而定也可包含形成在其中的P阱和/或N阱。舉例來說，可在圖4和圖5中所描繪的襯底300中形成P阱和N阱。
在圖7的步驟402中，執行包含襯底300的三阱的植入和相關聯的退火。在對三阱進行植入和退火之後，在步驟404處在襯底300上方形成介電層330。介電層300可形成存儲元件的隧道氧化物。在各種實施例中，介電層330可包含氧化物或其它合適的介電材料。可使用已知的化學氣相沉積(CVD)工藝、金屬有機CVD工藝、物理氣相沉積(PVD)工藝、原子層沉積(ALD)工藝來沉積介電層330，使用熱氧化工藝生長介電層330，或使用另一合適的工藝來形成介電層330。在一個實施例中，電介質330厚度為約70-100埃。然而，可根據各種實施例使用較厚或較薄的層。另外(且視情況)，可在電介質上方沉積其它材料，在電介質下方沉積其它材料，或將其它材料併入電介質內以形成介電層330。
在步驟406處，在隧道氧化物層上沉積第一導電層332(例如，多晶矽)。第一導電層332將包括所製造的串的存儲器裝置的浮動柵極。在一個實施例中，導電層332是使用上述已知工藝沉積的多晶矽。在其它實施例中，可使用其它導電材料。在一個實施例中，導電層332厚度為約500埃。然而，可根據實施例使用厚於或薄於500埃的導電層。
在沉積浮動柵極層之後，在步驟408處沉積氮化物層340，且在步驟410處沉積氧化物層342。這些氧化物和氮化物層用作犧牲層以用於稍後執行的各個步驟。氧化物層和氮化物層兩者均可使用已知的工藝形成，且每一層的厚度可為約400埃。然而，根據各種實施例，這些層中的每一者的厚度可大於400埃或小於400埃。層330、332、340和342是用於形成多個裝置的預備的NAND串活性區域層。將把這些層用作起始層來建構多個NAND串。
在已形成層330、332、340和342之後，可在氧化物層342上沉積硬遮罩(步驟412)以開始界定裝置的個別NAND串的過程。在將硬遮罩沉積在氧化物層上之後，可使用光刻法在所述區域上形成光阻帶，以成為NAND串。在形成光阻帶之後，可使用例如各向異性等離子蝕刻來蝕刻暴露的遮罩層。
在步驟414處，使用光阻和遮罩來蝕刻氧化物層、氮化物層和浮動柵極層，以形成個別的NAND串活性區域380、382和384。在圖6B中描繪這個過程的結果。圖6B描繪在蝕刻形成將成為存儲器裝置的個別NAND串的三個截然不同的預備的NAND串活性區域之後的浮動柵極層332、氮化物層340和氧化物層342。三個NAND串活性區域在字線方向上彼此鄰近。
在界定NAND串活性區域之後，在暴露的表面上沉積氧化物層(步驟416)，以開始形成每一界定的串的側壁間隔物。在沉積氧化物之後，從襯底300返回進行蝕刻以形成每一NAND串的第一側壁間隔物層344。電介質330還經蝕刻以暴露襯底300的那些處於間隔物外部和在預備的活性區域之間的區域。圖6C描繪在已進行沉積和蝕刻之後的氧化物間隔物層344。
在沉積並蝕刻氧化物間隔物層344之後，類似地沉積並蝕刻氮化物層(步驟418)，以形成第二側壁間隔物層346。圖6C進一步說明在沉積和蝕刻形成氮化物間隔物層346之後的堆疊。層344和346一起在每一NAND串堆疊的每一側壁上形成側壁間隔物。所述側壁間隔物用作遮罩以用於隨後的溝槽蝕刻步驟，以便使將形成於存儲器裝置中的相鄰NAND串之間的溝槽的寬度變窄。舉例來說，NAND串活性區域380上的側壁間隔物和NAND串活性區域382上的相鄰側壁間隔物將用於在活性區域380與382之間界定溝槽。
在形成側壁間隔物之後，在襯底300中蝕刻出窄且深的溝槽(步驟420)，以開始在相鄰NAND串之間形成隔離區。圖6D描繪在蝕刻形成溝槽350之後的襯底。在相鄰的NAND串活性區域之間蝕刻出溝槽350。所述溝槽具有朝溝槽的底部變得越來越窄的傾斜壁。因為在蝕刻之前形成側壁間隔物(層344和346)，所以與使用現有技術形成的溝槽相比，所述溝槽的寬度可能較窄。在一個實施例中，溝槽230的深度為約2,000埃，且頂部寬度為約300埃。然而，所屬領域的技術人員將了解，也可根據各種實施例建構其它尺寸的裝置。如圖6D中所說明，氧化物層342充當蝕刻過程的犧牲層。氧化物層342的厚度在蝕刻過程期間減小。
形成窄溝槽可通過促成NAND串的較緊密的間隔而使整個裝置尺寸能夠減小。因為使用非常深的溝槽，所以可獲得較高的場閾值，同時仍維持較窄的溝槽寬度。通過使用如圖6A至6H中所描繪的溝槽的隔離區而實現的場閾值量取決於由溝槽的寬度/高度比界定的縱橫比。根據各實施例，使用深且窄的溝槽以便減小裝置尺寸，同時還維持合適的縱橫比。因此，可在減小裝置大小的同時維持較高的場閾值。使用側壁間隔物(層344和346)使得能夠形成較窄的溝槽，所述側壁間隔物同時還用作遮罩，如先前所述。氧化物和氮化物層將用於將蝕刻限制在相鄰的氮化物間隔物層之間。溝槽的頂部將比相鄰的NAND串之間的空間窄一定的量，所述量等於每一氧化物間隔物層和每一氮化物間隔物層的寬度的兩倍。
應注意，在蝕刻溝槽350之前形成浮動柵極層332避免了未對準問題，所述問題可能存在於在形成浮動柵極層之前形成隔離區的現有技術中。因為首先形成浮動柵極層，且所述浮動柵極層與襯底一起被蝕刻以形成溝槽，所以所述溝槽將在相鄰NAND串上的存儲器單元的浮動柵極之間適當對準。在首先形成溝槽的現有技術中，必須小心地在預先界定的隔離區之間適當形成浮動柵極層。生長和沉積過程的不精確可能使浮動柵極在隔離區之間不適當地定位。根據本文的實施例情況並非如此，因為由於在形成浮動柵極之後進行蝕刻的緣故，浮動柵極精確地定位在溝槽之間。
在形成溝槽350之後，通過從溝槽的底部和側部熱生長(和/或沉積)氧化物或其它合適的介電材料(例如，氮化物)以用所生長的氧化物大體上填充所述溝槽來填充溝槽(步驟422)。可使用用於從矽襯底生長氧化物的熱生長技術來填充所述溝槽。舉例來說，將矽襯底暴露於含氧混合物將導致矽的氧化，以及溝槽內二氧化矽的形成。二氧化矽將從溝槽的底部和溝槽的側壁中的每一者開始生長。此生長過程是自行限制的。由於溝槽在底部部分寬度較窄的緣故，所以將從底部初始地填充溝槽，且隨著氧化物的生長，從底部和側部逐漸進行填充。這允許所述過程自行限制。因為從底部和側部填充溝槽，所以隨後的生長將在未填充的暴露區域處集中且達到最快。因此，可預期實現溝槽填充氧化物的均勻生長。在一個實施例中，步驟422可包含化學氣相沉積與氧化物生長的組合。舉例來說，可沿著溝槽的側壁和底部沉積較小的薄氧化物層，以便在矽襯底與隨後生長的氧化物之間形成襯墊。在沿著溝槽的壁和底部形成此薄層之後，可如先前所述生長氧化物以完全填充所述溝槽。
由於溝槽的形狀和自行限制的生長過程的使用，所以在溝槽底部附近將不會存在當使用沉積工藝填充溝槽時常會出現的鎖眼空隙(keyhole void)(氧化物中的孔)。因為氧化物將首先從底部生長並填充溝槽，所以將不會如現有技術工藝中由於溝槽頂部處的不成比例的氧化物沉積而產生空隙。
圖6E說明在溝槽350中熱生長氧化物352的結果。氧化物352已填充溝槽350中的每一者，且延伸超出溝槽的頂部，達到大致為第一導電層330的底部的水平。應注意，二氧化矽的最終寬度和深度比初始蝕刻的溝槽350寬且比其深。最終的寬度和深度歸因於二氧化矽不僅從溝槽的側壁和底部生長進入溝槽中，而且二氧化矽從溝槽的側壁和底部生長進入襯底300本身中。如所說明，這導致比襯底中蝕刻出的初始溝槽寬且深的氧化物。舉例來說，每一溝槽頂部處的氧化物的寬度延伸而包含相鄰NAND串活性區域之間的大體上全部空間。在蝕刻300埃寬度以界定圖6D中所描繪的溝槽的頂部的一個實施例中，在生長氧化物之後位於溝槽頂部處的有效氧化物寬度可達到約600埃。另外，通過氧化物生長，溝槽的2000埃的深度可延伸到約2200埃。
在形成隔離溝槽350並用生長的氧化物填充隔離溝槽350之後，使用溼式蝕刻工藝(步驟424)來移除氮化物層340，氧化物層342的任何剩餘部分，以及由氧化物層344和氮化物層346形成的側壁間隔物。步驟424暴露每一NAND串活性區域的浮動柵極層的頂部和側部，如圖6F中所描繪。
在暴露浮動柵極層332之後，在步驟426處，在浮動柵極層332的被蝕刻部分上方和之間形成第二介電層。第二介電層形成每一串的個別存儲裝置的柵極間電介質。根據一個實施例，所述第二介電層由多個個別的介電材料層形成。例如，如圖6G中所描繪，介電層可由第一氧化物層362、第二氮化物層360以及第三氧化物層364形成(氧化物層364被描繪在氮化物層360外部，但沒有在圖中所示出任何實質厚度)。包含氧化物/氮化物/氧化物層的電介質常被稱作ONO電介質。第二介電層的總深度可為約290埃。舉例來說，氧化物層362可為約120埃，氮化物層360為約120埃，且第二氧化物層364為約50埃。在其它實施例中，第二介電層可大於或小於290埃，且個別的層可大於或小於指定的大小，且由替代材料形成。在一個實施例中，通過使用例如化學氣相沉積的工藝沉積氧化物層和氮化物層中的每一者而形成介電層。可使用已知的增密技術使介電層增密。120埃氧化物層、120埃氮化物層和50埃氧化物層的組合具有約140埃的有效ONO厚度。
在形成第二介電層之後，在步驟428處，在結構的暴露區上沉積第二導電層370。在一個實施例中，導電層370是多晶矽，且形成多個非易失性存儲器單元的控制柵極。在一個實施例中，從第二介電層的頂部將多晶矽層370沉積達到約2000埃的深度。如圖6H中所說明，不僅在介電層370上方沉積多晶矽層370，而且在相鄰的NAND串活性區域之間沉積多晶矽層370，以填充每一NAND串的浮動柵極之間的區域366。舉例來說，多晶矽層370將填充NAND串活性區域380與NAND串活性區域382之間的區域。控制柵極層將在三側(浮動柵極的頂部和兩個側壁)包圍浮動柵極層(且通過第二介電層與控制柵極層分離)。從控制柵極到浮動柵極的最終耦合力將包含三個耦合分量。第一耦合分量由控制柵極層的底部與浮動柵極層的頂部之間的耦合產生。第二和第三分量由控制柵極層的側壁部分與堆疊的浮動柵極的兩個側壁之間的耦合產生。
因為在形成溝槽之前沉積第一浮動柵極層，所以如先前所述，浮動柵極將在兩個溝槽之間對準。因此，第二介電層在每一浮動柵極上自行對準，且因此在每一形成的單元處提供一致的耦合。因為蝕刻穿過浮動柵極層並進入襯底中以形成溝槽，所以實現浮動柵極的一致的間隔和對準。因此，將在每一浮動柵極周圍一致地形成控制柵極層，這導致每一裝置的一致的耦合特徵。在現有技術中，浮動柵極層未對準的情況下，可能不會在每一浮動柵極周圍一致地形成隨後形成的控制柵極層。這可能導致單元之間的不同的耦合特徵。
在這一點上，注意通過使用根據實施例的溝槽隔離技術而實現的若干額外的特徵是有益的。如圖6G中所說明，在形成第二介電層之後，在NAND串活性區域的每一者之間存在間隙366。在使用化學氣相沉積來填充溝槽的現有技術工藝中，氧化物將不僅沉積到溝槽中，而且還將沉積在任何其它暴露的層上。舉例來說，如果在用進入溝槽中的經化學沉積的氧化物填充溝槽之前沉積浮動柵極層332，那麼氧化物將不僅填充圖6E和6F中所描繪的溝槽，而且還將在溝槽的頂部上方以及浮動柵極層332中的每一者上延伸。氧化物將填充例如圖6G中所描繪的區域366的間隙區域。這些過程使用化學機械研磨(CMP)工藝來使經沉積的氧化物平坦化，並將其(以及其它任何材料)蝕刻回達到至少浮動柵極層332的高度。化學機械研磨工藝不能在堆疊之間選擇性地進行蝕刻。因此，氧化物的頂部將與浮動柵極層332的頂部相稱並齊平。因此，在NAND串之間不能產生間隙，如圖6G中所描繪。隨後的第二介電層(例如，層360、362和364)的沉積將僅在浮動柵極層的上方沉積所述介電層。因此，隨後沉積的控制柵極層將僅在浮動柵極上方延伸，而不會在浮動柵極之間延伸，如圖6H所描繪。因為控制柵極對各個浮動柵極的影響由所述層的每一者的相對的表面區域控制，所以這限制了可達成的耦合比。從控制柵極到浮動柵極的耦合力將僅在一個方向上延伸——從控制柵極層的底部向浮動柵極層的頂部。因此，這種情況中的耦合比僅與控制柵極的底部表面面積和浮動柵極的頂部表面面積成比例。所述耦合比將不受浮動柵極層的厚度(相對於紙張，頂部到底部)的影響，或受益於浮動柵極層的厚度。
然而，在圖6H中所描繪的實施例中，多晶矽層沉積在浮動柵極層上方以及沉積在浮動柵極層的相鄰部分之間。因此，控制柵極對浮動柵極的控制由歸因於頂部到底部耦合的浮動柵極的頂部的頂部表面面積，以及歸因於側壁耦合的多晶矽層370的厚度控制。
舉例來說，如果蝕刻之後浮動柵極層332的每一部分具有寬度λ和厚度T，那麼在控制柵極僅在垂直方向上位於浮動柵極上的現有技術中達成的耦合等於某一常數乘以λ。然而，如果使用根據實施例的技術，使得控制柵極層不僅形成於浮動柵極層上方，而且形成於圖6H中所描繪的個別NAND串活性區域之間，那麼通過側壁耦合來增強耦合。側壁耦合也等於同一常數乘以厚度T。因為將存在來自兩個側部的耦合，所以總的側壁耦合等於所述常數乘以2T。因為總的耦合等於側壁和頂部耦合值，所以總的耦合比等於所述常數乘以λ+2T，而不是如現有技術中僅乘以λ。
在沉積控制柵極層370之後，可將活性區域再分以形成彼此隔離的字線。在步驟430處，遮罩層可沉積在控制柵極層370上，且使用光刻法形成垂直於NAND串的光阻帶(形成於字線方向上)。在步驟432處，可使用等離子蝕刻、離子銑削、作為純物理蝕刻的離子蝕刻，或其它合適的工藝來蝕刻遮罩的暴露部分和下伏層，以蝕刻各層並通過對控制柵極層、柵極間介電層以及浮動柵極層進行再分而形成個別的字線。控制柵極層的經蝕刻部分形成個別的字線。在一個實施例中，執行蝕刻，直到到達隧道介電層為止。在另一實施例中，蝕刻繼續穿過隧道電介質，直到到達襯底為止。
圖8是可用於實施本發明的快閃記憶體系統的一個實施例的方框圖。由列控制電路504、行控制電路506、c源極控制電路510和P阱控制電路508來控制存儲器單元陣列502。陣列502可包含根據圖6和7中所陳述的實施例而製造的一個或一個以上存儲器單元。列控制電路504連接到存儲器單元陣列502的位線以用於讀取存儲在存儲器單元中的數據，用於在編程操作期間確定存儲器單元的狀態，且用於控制位線的電位電平以促進或抑制編程和擦除。行控制電路506連接到字線以選擇所述字線中的一者，施加讀取電壓，施加與由列控制電路504控制的位線電位電平組合的編程電壓，且施加擦除電壓。C源極控制電路510控制連接到存儲器單元的共同源極線(在圖6中被標記為「C源極」)。P阱控制電路508控制p阱電壓。
通過列控制電路504讀出存儲在存儲器單元中的數據，且經由數據輸入/輸出緩衝器512將所述數據輸出到外部I/O線。經由外部I/O線將待存儲在存儲器單元中的編程數據輸入到數據輸入/輸出緩衝器512，且傳遞到列控制電路504。外部I/O線連接到控制器518。
用於控制快閃記憶體裝置的命令數據被輸入到控制器518。命令數據通知快閃記憶體請求進行什麼操作。輸入的命令被傳遞到控制列控制電路504、行控制電路506、c源極控制510、p阱控制電路508和數據輸入/輸出緩衝器512的狀態機516。狀態機516也可輸出快閃記憶體的例如準備就緒/佔用(READY/BUSY)或通過/失敗(PASS/FAIL)的狀態數據。
控制器518連接到主機系統或可與主機系統連接，所述主機系統例如個人計算機、數位相機或個人數字助理等。控制器518與起始例如將數據存儲到存儲器陣列502或從存儲器陣列502讀取數據的命令的主機通信，且提供或接收所述數據。控制器518將所述命令轉換為可由命令電路514解譯並執行的命令信號，所述命令電路514與狀態機516通信。控制器518通常含有用於將用戶數據寫入到存儲器陣列或從存儲器陣列讀取用戶數據的緩衝存儲器。
一個示範性存儲器系統包括一個集成電路，所述集成電路包含控制器518；以及一個或一個以上集成電路晶片，所述集成電路晶片各自含有存儲器陣列和相關聯的控制、輸入/輸出以及狀態機電路。存在將系統的存儲器陣列和控制器電路一起集成在一個或一個以上集成電路晶片上的趨勢。所述存儲器系統可被嵌入作為主機系統的一部分，或可包含在可移除地插入主機系統中的存儲器卡(或其它封裝)中。所述卡可包含整個存儲器系統(例如，包含控制器)或僅包含具有相關聯的外圍電路的存儲器陣列(而控制器或控制功能被嵌入主機中)。因此，控制器可嵌在主機中或包含在可移除的存儲器系統內。
參看圖9，描述存儲器單元陣列502的示範性結構。作為一個實例，描述NAND快閃EEPROM，其被分割成1,024個塊。可同時擦除存儲在每一塊中的數據。在一個實施例中，所述塊是被同時擦除的單元的最小單位。在此實例中，在每一個塊中，存在被劃分為偶數列和奇數列的8,512列。位線也被劃分為偶數位線(BLe)和奇數位線(BLo)。圖9展示串聯連接以形成NAND串的四個存儲器單元。儘管展示四個單元包含在每一NAND串中，但可使用四個以上或少於四個單元(例如，16、32或另一數目)。NAND串的一個端子經由第一選擇電晶體(也稱作選擇柵極)SGD而連接到相應的位線，且另一端子經由第二選擇電晶體SGS而連接到c源極。
在一個實施例的讀取和編程操作期間，同時選擇4,256個存儲器單元。所選擇的存儲器單元具有相同的字線(例如，WL2-i)，和相同種類的位線(例如，偶數位線)。因此，可同時讀取或編程532位元組的數據。被同時讀取或編程的這些532位元組的數據形成邏輯頁。因此，在此實例中，一個塊可存儲至少八個頁。當每一存儲器單元存儲兩個數據位(例如，多電平單元)時，一個塊存儲16個頁。
在讀取和檢驗操作中，選定塊的選擇柵極(SGD和SGS)被升高到一個或一個以上選擇電壓，且選定塊的未選定字線(例如，WL0、WL1和WL3)被升高到讀取通過電壓(例如，4.5伏)，以使電晶體作為通過柵極而操作。選定塊的選定字線(例如，WL2)連接到參考電壓，所述參考電壓的電平對於每一讀取和檢驗操作來說是指定的，以便確定所關注的存儲器單元的閾值電壓是高於還是低於所述電平。舉例來說，在一位存儲器單元的讀取操作中，將選定的字線WL2接地，使得檢測出閾值電壓是否高於0V。在一位存儲器單元的檢驗操作中，選定字線WL2連接到(例如)2.4V，使得隨著編程的進行，檢驗出閾值電壓是否已達到2.4V。源極和p阱在讀取和檢驗期間處於零伏。選定位線(BLe)被預充電達到(例如)0.7V的電平。如果閾值電壓高於讀取或檢驗電平，那麼所關注的位線(BLe)的電位電平因為相關聯的非導電存儲器單元的緣故而維持高電平。另一方面，如果閾值電壓低於讀取或檢驗電平，那麼所關注的位線(BLe)的電位電平因為導電存儲器單元的緣故而減小到(例如)小於0.5V的低電平。由連接到位線並感測最終的位線電壓的讀出放大器檢測存儲器單元的狀態。是編程還是擦除存儲器單元的差異取決於淨負電荷是否存儲在浮動柵極中。舉例來說，如果負電荷存儲在浮動柵極中，那麼閾值電壓變得較高，且電晶體可能處於增強操作模式中。
當在一個實例中編程存儲器單元時，漏極和p阱接收0伏，而控制柵極接收量值不斷增加的一系列編程脈衝。在一個實施例中，所述系列中的脈衝的量值範圍為7伏到20伏。在其它實施例中，所述系列中的脈衝的範圍可以不同，例如具有高於7伏的起始電平。在存儲器單元的編程期間，在編程脈衝之間的周期中實行檢驗操作。也就是說，在每一編程脈衝之間讀取被並行編程的一組單元中的每一單元的編程電平，以確定其是否已達到或超過其被編程要達到的檢驗電平。檢驗編程的一種方法是在特定比較點處測試導通。通過針對所有隨後的編程脈衝將位線電壓從0升高到Vdd(例如，2.5伏)以結束對那些單元的編程過程，將被檢驗為經充分編程的單元鎖定在外部(例如，在NAND單元中)。在一些情況下，脈衝的數目將受到限制(例如，20個脈衝)，且如果最後的脈衝未充分編程給定的存儲器單元，那麼出現錯誤。在一些實施方案中，在編程之前(以塊或其它單位的形式)擦除存儲器單元。
圖10是描述用於編程非易失性存儲器系統的方法的流程圖。所屬領域的技術人員將了解，可依據特定應用或實施方案而修改、添加或移除各種步驟，同時仍維持在本揭示案的範疇和精神內。在各種實施方案中，在編程之前(以塊或其它單位的形式)擦除存儲器單元。在圖10的步驟650處(且參看圖8)，控制器518發出數據加載命令，且將所述數據加載命令輸入到命令電路514，從而允許數據被輸入到數據輸入/輸出緩衝器512。輸入的數據被識別為命令，且經由輸入到命令電路514的命令鎖存信號(未圖示)由狀態機516進行鎖存。在步驟652中，將表示頁地址的地址數據輸入到來自控制器518的行控制器506。輸入數據被識別為頁地址，且在輸入到命令電路514的地址鎖存信號的作用下，經由狀態機516進行鎖存。在步驟654處，532位元組的編程數據被輸入到數據輸入/輸出緩衝器512。應注意，532位元組的編程數據特定針對所描述的特定實施方案，且其它實施方案將需要或利用各種其它大小的編程數據。所述數據可被鎖存在選定位線的寄存器中。在一些實施例中，數據還被鎖存在選定位線的第二寄存器中以用於檢驗操作。在步驟656處，控制器318發出編程命令，且將所述編程命令輸入到數據輸入/輸出緩衝器512。由狀態機316經由輸入到命令電路514的命令鎖存信號來鎖存所述命令。
在步驟658處，施加到選定字線的編程脈衝電壓電平Vpgm被初始化為起始脈衝(例如，12伏)，且由狀態機516維持的編程計數器PC被初始化為0。在步驟660處，將編程電壓(Vpgm)脈衝施加到選定字線。包含待編程的存儲器單元的位線接地以啟用編程，而其它位線連接到Vdd以在施加編程脈衝期間抑制編程。
在步驟662處，檢驗選定存儲器單元的狀態。如果檢測到選定單元的目標閾值電壓已達到適當電平(例如，邏輯0的編程電平或多狀態單元的特定狀態)，那麼將所述選定單元檢驗為編程到其目標狀態。如果檢測到閾值電壓尚未達到適當電平，那麼不將所述選定單元檢驗為編程到其目標狀態。在步驟662處被檢驗為編程到其目標狀態的那些單元將不再進一步編程。在步驟664處，例如通過檢查經設計以檢測並用信號通知所述狀態的適當數據存儲寄存器，來確定待編程的所有單元是否已經檢驗為已被編程到其相應狀態。如果是，那麼編程過程完成且是成功的，因為所有選定的存儲器單元都被編程並檢驗達到其目標狀態。在步驟666中報告通過狀態。如果在步驟664處，確定並非所有的存儲器單元都已經過如此檢驗，那麼編程過程繼續。在步驟668處，相對於編程極限值檢查編程計數器PC。編程極限值的一個實例是20。如果編程計數器PC不小於20，那麼編程過程被標誌為失敗，且在步驟670處報告失敗狀態。如果編程計數器PC小於20，那麼在步驟672處Vpgm電平增加步長，且遞增編程計數器PC。在步驟672之後，過程循環回到步驟660以施加下一Vpgm編程脈衝。在成功的編程過程結束時，存儲器單元的閾值電壓應處於經編程的存儲器單元的閾值電壓的一個或一個以上分布內，或處於經擦除的存儲器單元的閾值電壓的分布內。
圖10的流程圖描繪可應用於二元存儲的單遍編程(single-pass programming)方法。在可應用於多電平存儲的兩遍編程方法中，例如，多個編程或檢驗步驟可用於流程圖的單一重複中。可針對每一遍編程操作執行步驟660-672。在第一遍過程中，可施加一個或一個以上編程脈衝，且檢驗其結果以確定單元是否處於適當的中間狀態。在第二遍過程中，可施加一個或一個以上編程脈衝，且檢驗其結果以確定所述單元是否處於適當的最終狀態。
圖11是描述用於讀取陣列502中的存儲器單元的過程的一個實施例的流程圖。在步驟702中，從主機接收讀取命令，且將所述讀取命令存儲在狀態機中。在步驟704中，接收並存儲地址。圖11的過程假設四狀態存儲器單元，其具有一經擦除狀態和三個經編程狀態。因此，在一個實施例中，執行三個讀取操作以便讀取存儲器單元中存儲的數據。如果存儲器具有八個狀態，那麼執行七個讀取操作；如果存儲器具有十六個狀態，那麼執行十五個讀取操作，等等。在步驟706中，執行第一讀取操作。將等效於狀態0與狀態1之間的閾值電壓的第一讀取比較點施加到選定字線，且每一位線上的讀出放大器作出關於選定字線與相應位線的交叉點處的單元是開啟還是關閉的二元決策。如果檢測到所述單元開啟，那麼將其讀取為處於狀態0，否則單元處於狀態1、2或3。換句話說，如果存儲器單元的閾值電壓大於第一讀取比較點，那麼認為所述存儲器單元處於經擦除狀態0。
在步驟708中，執行第二讀取操作。將等效於狀態2與狀態1之間的閾值電壓的第二讀取比較點施加到選定字線，且每一位線上的讀出放大器作出關於選定字線與相應位線的交叉點處的單元是開啟還是關閉的二元決策。「關閉」位線指示相應的存儲器單元處於狀態0或處於狀態1。「開啟」位線指示相應的存儲器單元處於狀態2或狀態3。
在步驟710中，執行第三讀取操作。將等效於狀態3與狀態2之間的閾值電壓的第三讀取比較點施加到選定字線，且每一位線上的讀出放大器作出關於選定字線與相應位線的交叉點處的單元是開啟還是關閉的二元決策。「關閉」位線將指示相應的單元處於狀態0、處於狀態1或處於狀態2。「開啟」位線將指示相應的存儲器單元處於狀態3。將在上文闡釋的三個循序步驟期間獲得的信息存儲在鎖存器中。使用解碼器組合所述三個讀取操作的結果，以便查出每一單元的狀態。舉例來說，狀態1將為以下三個讀取結果中的一結果步驟706中開啟，步驟708中關閉和步驟710中關閉。以上讀取操作的序列可對應於圖5中所描繪的檢驗波形序列而顛倒。應注意，其它讀取過程也可與本發明一起使用。
已出於說明和描述的目的呈現了對本發明的以上詳細描述。並不期望這是詳盡的或將本發明限於所揭示的精確形式。根據上文教示，可能作出許多修改和變化。選擇所描述的實施例是為了最佳地闡釋本發明的原理及其實踐應用，進而使所屬領域的其他技術人員能在各種實施例中最佳地利用本發明，且作出適合所預期的特定用途的各種修改。期望本發明的範疇由附於此的權利要求書界定。
權利要求
1.一種製造非易失性存儲器裝置的方法，其包括在襯底上方形成第一介電層；在所述第一介電層上方形成第一導電層；蝕刻穿過所述第一導電層、所述第一介電層和所述襯底的至少一部分，以在所述第一導電層的第一部分與所述導電層的第二部分之間的所述襯底中界定溝槽，所述蝕刻步驟是在所述形成第一導電層的步驟之後執行的；生長介電材料以填充所述溝槽；在所述第一導電層上方形成第二介電層；和在所述第二介電層上方形成第二導電層。
2.根據權利要求1所述的方法，其中所述第一導電層的所述第一部分包含頂部和兩個側壁；所述第一導電層的所述第二部分包含頂部和兩個側壁；且所述方法進一步包括沿著所述第一導電層的所述第一部分的側壁形成第一側壁間隔物，和沿著所述第一導電層的所述第二部分的側壁形成第二側壁間隔物，所述第一導電層的所述第一部分的所述側壁鄰近所述第一導電層的所述第二部分的所述側壁；其中在蝕刻所述第一導電層之後且在蝕刻所述襯底的所述至少一部分之前執行所述形成第一側壁間隔物和形成第二側壁間隔物的步驟。
3.根據權利要求2所述的方法，其中所述蝕刻步驟包括在所述第一側壁間隔物與第二側壁間隔物之間的位置蝕刻所述襯底。
4.根據權利要求2所述的方法，其中所述形成所述第一和第二側壁間隔物的步驟包含為所述第一側壁間隔物和所述第二側壁間隔物形成氧化物層；蝕刻所述氧化物層；為所述第一側壁間隔物和所述第二側壁間隔物形成氮化物層；和蝕刻所述氮化物層。
5.根據權利要求4所述的方法，其中所述蝕刻所述氧化物層的步驟包含蝕刻所述第一介電層。
6.根據權利要求2所述的方法，其進一步包括在所述第一導電層上方形成所述第二介電層之前移除所述第一側壁間隔物和所述第二側壁間隔物；和沿著所述第一導電層的所述第一部分和所述第一導電層的所述第二部分的所述側壁形成所述第二介電層，以界定所述第二介電層的大體垂直部分。
7.根據權利要求6所述的方法，其進一步包括沿著所述第二介電層的所述大體垂直部分形成所述第二導電層，以界定所述第二導電層的大體垂直部分。
8.根據權利要求7所述的方法，其中在不蝕刻所述經生長以填充所述溝槽的介電材料的情況下形成所述第二導電層的所述大體垂直部分。
9.根據權利要求1所述的方法，其中所述生長所述介電材料的步驟包括通過熱氧化生長氧化物。
10.根據權利要求1所述的方法，其中所述生長所述介電材料的步驟包括沉積氧化物層以部分填充所述溝槽；和熱生長氧化物以完成所述溝槽的填充。
11.根據權利要求1所述的方法，其中所述生長所述介電材料以填充所述溝槽的步驟包含從所述襯底中生長氧化物以填充所述溝槽；和使氧化物生長進入所述襯底中，其中所述生長的氧化物的最終寬度和深度大於所述蝕刻的溝槽的寬度和深度。
12.根據權利要求1所述的方法，其中再分所述第一導電層的所述第一部分以形成所述集成電路的非易失性存儲元件的浮動柵極，所述浮動柵極是第一串非易失性存儲元件的一部分；再分所述第一導電層的所述第二部分以形成所述集成電路的非易失性存儲元件的浮動柵極，所述浮動柵極是第二串非易失性存儲元件的一部分；且所述第二導電層的至少一部分形成所述第一串的第一非易失性存儲元件和所述第二串的第二非易失性存儲元件的控制柵極。
13.根據權利要求12所述的方法，其中所述第一導電層的所述第一部分和所述第一導電層的所述第二部分通過蝕刻穿過所述第一導電層而形成；且所述蝕刻步驟包含蝕刻所述第一介電層以形成所述第一介電層的第一部分和所述第一介電層的第二部分。
14.根據權利要求1所述的方法，其中作為製造非易失性NAND型快閃記憶體裝置的陣列的一部分來執行所述方法。
15.根據權利要求14所述的方法，其中所述陣列與主機系統通信；且可從所述主機系統移除所述陣列。
16.根據權利要求14所述的方法，其中所述陣列嵌在主機系統中。
17.一種非易失性存儲器裝置，其包括襯底；第一介電層，其形成在所述襯底上方；第一導電層，其具有經再分以形成所述集成電路的第一組存儲元件的浮動柵極的第一部分，以及經再分以形成所述集成電路的第二組存儲元件的浮動柵極的第二部分；溝槽，其被蝕刻在所述第一導電層的所述第一部分與所述第二部分之間的所述襯底中，所述溝槽中填充有生長的電介質；第二介電層，其形成在所述第一導電層的所述第一部分和所述第二部分上方；和第二導電層，其形成在所述第二介電層上方，所述第二導電層形成所述第一組存儲元件和所述第二組存儲元件的控制柵極，所述第二層經再分以形成所述集成電路的字線。
18.根據權利要求17所述的非易失性存儲器裝置，其中所述第一導電層的所述第一部分包含頂部和至少一個側壁；所述第一導電層的所述第二部分包含頂部和至少一個側壁，所述第一部分的所述至少一個側壁鄰近所述第二部分的所述至少一個側壁；所述第二介電層包含形成在所述第一導電層的所述第一部分的所述頂部上方和所述第一導電層的所述第二部分的所述頂部上方的第一部分；所述第二介電層包含沿著所述第一導電層的所述第一部分的所述至少一個側壁並沿著所述第一導電層的所述第二部分的所述至少一個側壁形成的第二部分；且所述第二導電層進一步形成在所述第二介電層的所述第二部分之間的區域中。
19.根據權利要求17所述的非易失性存儲器裝置，其中所述生長的電介質從所述蝕刻的溝槽延伸進入所述襯底中，使得所述生長的電介質的寬度和深度寬於並深於所述溝槽的寬度和深度。
20.根據權利要求17所述的非易失性存儲器裝置，其中所述第一組存儲元件是非易失性存儲元件的第一NAND串；且所述第二組存儲元件是非易失性存儲元件的第二NAND串。
21.根據權利要求17所述的非易失性存儲器裝置，其中所述第一和第二組存儲元件是非易失性存儲元件的陣列的一部分；所述陣列與主機系統通信；所述陣列可從所述主機系統移除。
22.根據權利要求17所述的非易失性存儲器裝置，其中所述襯底包含P阱和N阱中的至少一者。
23.一種製造NAND型非易失性存儲器的方法，其包括在第一NAND串活性區域與第二NAND串活性區域之間的襯底中形成隔離溝槽，所述第一NAND串活性區域和所述第二NAND串活性區域各包含第一介電部分和第一導電部分，所述第一NAND串活性區域和所述第二NAND串活性區域的所述第一介電部分和所述第一導電部分是在所述隔離溝槽之前形成的；和用生長的介電材料填充所述溝槽，以將所述第一NAND串活性區域與所述第二NAND串活性區域隔離。
24.根據權利要求23所述的方法，其進一步包括通過以下步驟形成所述第一NAND串活性區域和所述第二NAND串活性區域在所述襯底上方形成第一介電層，在所述第一介電層上方形成第一導電層，蝕刻所述第一介電層以產生所述第一NAND串活性區域的所述第一介電部分和所述第二NAND串活性區域的所述第一介電部分，和蝕刻所述第一導電層以產生所述第一NAND串活性區域的所述第一導電部分和所述第二NAND串活性區域的所述第一導電部分。
25.根據權利要求24所述的方法，其進一步包括在所述第一NAND串活性區域的第一側壁上形成第一側壁間隔物；在所述第二NAND串活性區域的第一側壁上形成第二側壁間隔物，所述第一NAND串活性區域的所述第一側壁鄰近所述第二NAND串活性區域的所述第一側壁。
26.根據權利要求25所述的方法，其中形成所述隔離溝槽包含在所述第一側壁間隔物與第二側壁間隔物之間的位置蝕刻所述襯底。
27.根據權利要求25所述的方法，其中所述形成所述第一NAND串活性區域和所述第二NAND串活性區域的步驟包含在所述第一NAND串活性區域的所述第一側壁與所述第二NAND串活性區域的所述第一側壁之間產生開放區域。
28.根據權利要求27所述的方法，其進一步包括在所述第一NAND串活性區域的頂部和所述第一側壁上形成第二介電層；在所述第二NAND串活性區域的頂部和所述第一側壁上形成所述第二介電層，其中所述形成所述第二介電層的步驟包含部分填充所述開放區域；和在所述第二介電層上形成第二導電層，所述形成所述第二導電層的步驟包含填充所述開放區域的剩餘部分。
29.根據權利要求28所述的方法，其進一步包括蝕刻所述第二導電層以界定所述NAND型非易失性存儲器的多個字線。
30.根據權利要求23所述的方法，其進一步包括使所述介電材料生長進入所述襯底的圍繞所述隔離溝槽的一部分，其中所述介電材料的最終寬度和深度寬於並深於所述隔離溝槽。
31.根據權利要求23所述的方法，其中所述NAND型存儲器包含非易失性存儲元件陣列；所述陣列與主機系統通信；且可從所述主機系統移除所述陣列。
全文摘要
本發明提供隔離高密度集成電路中的活性區的自對準溝槽填充。在活性區之間的襯底中蝕刻出深且窄的溝槽。通過生長例如二氧化矽的合適電介質來填充所述溝槽。氧化物從所述襯底中生長以填充所述溝槽並進入所述襯底中以提供寬度和深度比所述溝槽大的氧化物。例如，可通過在蝕刻形成NAND串活性區域之後或作為其一部分蝕刻所述襯底以形成所述溝槽，來製造NAND型快閃記憶體系統的存儲元件。這可確保隔離溝槽之間的所述NAND串活性區域的對準。因為所述電介質生長過程是自行限制的，所以可在所述活性區域之間維持由所述蝕刻過程產生的開放區域。隨後形成的柵極間介電層和控制柵極層可填充所述開放區域，以在控制柵極與浮動柵極之間提供側壁耦合。
文檔編號H01L21/8247GK101095234SQ200580039771
公開日2007年12月26日 申請日期2005年11月3日 優先權日2004年11月23日
發明者傑克·H·元 申請人:桑迪士克股份有限公司