微控制器及其控制方法
2023-04-26 12:05:11
專利名稱：微控制器及其控制方法
技術領域：
本發明涉及微控制器及其控制方法，特別涉及具備非易失性存儲器的微控制器。
技術背景
現有的單晶片微控制器，採用將以存儲有用於對其自身進行動作控制的程序的 EEPROM (電可擦可編程只讀存儲器Electrically Erasable Programmable ROM)為代表的非易失性存儲器作為程序存儲器使用的形式。將這種非易失性存儲器用作程序存儲器使用的優點在於，容易通過電的操作實現EEPROM中存儲的程序的變更。即，由用戶自身僅對需要變更的存儲區域的程序進行重寫，不必特意變更掩模。由此，能夠不依賴IC製造業者而抑制成本，迅速開發程序不同的單晶片微控制器。
但是，在將EEPROM用作非易失性存儲器的情況下，具有上述優點的反面是存在當從EEPROM讀出程序代碼而使單晶片微控制器動作時EEPROM的耗電量較大的問題。
作為用於解決這種問題的現有技術，公知有專利文獻I記載的技術。專利文獻I記載的技術，使用與非易失性存儲器相比小容量的RAM。並且，該技術在執行用於特定動作時的小容量的程序的情況下，將動作所需的程序存儲於低耗電的RAM，並且使耗電大的非易失性存儲器為禁止狀態。並且，專利文獻I記載的技術，在小容量的RAM上執行程序。由此， 專利文獻I記載的技術，能夠減少耗電。
現有技術文獻
專利文獻
專利文獻I :日本特開2000 - 105701號公報發明概要
發明要解決的課題
但是，在專利文獻I記載的技術中，在RAM上執行程序的情況下，首先需要將在RAM 上執行的程序向RAM傳送過去。因此需要另設用於傳送程序的硬體或者軟體。並且，由於 RAM預先確定地配置於地址，因此在RAM上執行程序的情況下，需要執行分支命令等，使微控制器的執行PC向RAM的配置地址轉變。其結果導致程序開發複雜化。因此，顯著影響通過在RAM上執行程序而降低功率的優點
發明內容
因此，本發明目的在於提供能夠減少耗電並且降低程序開發複雜化的微控制器。
解決課題的手段
為了實現上述目的，本發明一方式的微控制器，具備非易失性存儲器，存儲有用於控制上述微控制器的動作的程序；RAM ；CPU,指定上述非易失性存儲器的地址，並且執行上述非易失性存儲器中存儲的、該地址的程序；區域保持部，保持表示上述非易失性存儲器的存儲器區域中的一部分即指定區域的信息；有效信息保持部，保持表示上述RAM中存儲的程序為有效的有效狀態、以及為無效的無效狀態中的一方的有效比特；以及RAM控制部，當通過上述CPU指定的上述地址處於上述指定區域的範圍內時，進行RAM訪問動作，當通過上述CPU指定的上述地址處於上述指定區域的範圍外時，進行從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序、並將讀出的程序向上述CPU輸出的非易失性存儲器訪問動作，在上述有效比特表示無效狀態的情況下，作為上述RAM訪問動作,上述RAM控制部從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序，將讀出的程序存儲在上述RAM中，並且將上述有效比特變更為有效狀態，在上述有效比特表示有效狀態的情況下，作為上述RAM訪問動作，上述RAM控制部將上述RAM中存儲的上述程序向上述CPU輸出。
根據該構成，本發明一方式的微控制器，當存在來自CPU的對非易失性存儲器中存儲的程序的讀出請求時，將該程序在RAM中存儲。並且，本發明一方式的微控制器，在以後從CPU讀出該程序時，將RAM中存儲的該程序向CPU輸出。由此，本發明一方式的微控制器，能夠降低對非易失性存儲器的讀出動作的發生頻度因而能減少耗電。進而，本發明一方式的微控制器，能夠根據來自CPU的讀出請求，自動地將非易失性存儲器中存儲的程序向 RAM傳送。由此，CPU能夠無需意識到RAM的存在而進行處理。因此，本發明一方式的微控制器，能夠降低程序開發的複雜化。
並且，也可以是，上述微控制器還具備模式保持部，保持表示上述微控制器的動作模式的信息，在上述模式保持部保持表示預先確定的第I動作模式的信息、並且通過上述CPU指定的上述地址處於上述指定區域的範圍內的情況下，上述RAM控制部進行上述RAM 訪問動作，在上述模式保持部保持表示與上述第I動作模式不同的第2動作模式的信息的情況下，上述RAM控制部進行上述非易失性存儲器訪問動作。
根據該構成，本發明一方式的微控制器，能夠減少特定的第I動作模式時的耗電。 並且，本發明一方式的微控制器，通過在第2動作模式時不使用RAM，能夠簡化第2動作模式時的控制。由此，本發明一方式的微控制器，能夠加速第2動作模式時的動作。
並且，也可以是，上述第I動作模式是與上述第2動作模式相比以低速的時鐘進行動作的低速模式。
根據該構成，本發明一方式的微控制器，在以低速時鐘動作的、要求低耗電的動作模式下，還能夠進一步減少耗電。
並且，也可以是，上述非易失性存儲器，作為上述程序，存儲上述第I動作模式時使用的第I程序、和上述第2動作模式時使用的第2程序，上述RAM的容量比上述第I程序的容量大，上述指定區域是存儲有上述第I程序的區域。
根據該構成,在本發明一方式的微控制器中，不會發生在一旦向RAM傳送第I程序之後，RAM中存儲的程序的再度重寫。由此，本發明一方式的微控制器，能夠進一步降低對非易失性存儲器的讀出動作的發生頻度，因此能夠進一步減少耗電。
並且，也可以是，上述模式保持部，作為表示上述微控制器的動作模式的信息，保持能夠從上述CPU訪問的標誌。
根據該構成，本發明一方式的微控制器，能夠簡化模式保持部的構成。
並且，也可以是，上述區域保持部，作為表示上述指定區域的信息，保持表示上述指定區域的起始地址的信息，上述RAM控制部，根據上述起始地址將與上述RAM的容量相應的區域判定為上述指定區域。
根據該構成，本發明一方式的微控制器，能夠減小區域保持部的容量(寄存器數)，從而降低該微控制器的成本。
並且，也可以是，上述RAM控制部具備模式切換部，在進行上述RAM訪問動作的情況下，使上述非易失性存儲器處於停止狀態。
根據該構成，本發明一方式的微控制器，能夠減小非易失性存儲器的待機功率，因此能夠進一步減少耗電。
並且，本發明不僅能夠作為這種微控制器實現，而且也能夠作為以微控制器包含的特徵性手段作為步驟的微控制器的控制方法實現，或者作為使這種特徵性步驟在計算機中執行的程序實現。並且，這種程序當然也可以經由CD - ROM等記錄介質以及網際網路等傳輸介質流通。
另外，本發明可以作為實現這種微控制器的功能的一部分或全部的半導體集成電路(LSI)實現。
發明效果
根據以上，本發明可以提供能夠減少耗電並且降低程序開發的複雜化的微控制器。
圖I為本發明實施方式I的微控制器的框圖。
圖2A為表示本發明實施方式I的快閃EEPROM中存儲的數據例圖。
圖2B為表示本發明實施方式I的快閃EEPROM中存儲的數據例圖。
圖3為表示本發明實施方式I的RAM的構成例圖。
圖4為表不本發明實施方式I的有效信息的一例圖。
圖5為本發明實施方式I的微控制器的處理流程圖。
圖6為本發明實施方式I的微控制器的動作的一例圖。
圖7為本發明實施方式2的微控制器的框圖。
圖8為表示本發明實施方式2的指定區域的一例圖。
圖9為本發明實施方式2的微控制器的處理流程圖。
圖10為本發明實施方式3的微控制器的框圖。
圖11為本發明實施方式3的微控制器的處理流程圖。
具體實施方式
以下，對於實施本發明的方式，參照附圖進行說明。並且，在實施方式中附加相同符號的構成要素進行同樣的動作，因此有時省略再次說明。
(實施方式I)
本發明實施方式I的微控制器100，當存在從CPU103對快閃(f lash) EEPR0M101中存儲的程序的讀出請求時，將該程序在RAM102中存儲。並且，微控制器100在以後從CPU103 讀出該程序時，將RAM102中存儲的該程序向CPU103輸出。由此，微控制器100能夠降低快 Reepromioi的讀出動作的發生頻度而減少耗電。並且，微控制器ioo能夠根據來自cpuio3 的讀出請求，自動地將快閃EEPR0M101中存儲的程序向RAM102傳送。由此，CPU103能夠在不意識到RAM102的存在的情況下進行處理。因此，本發明一方式的微控制器100能夠降低程序開發的複雜化。
首先，對本發明實施方式I的微控制器100的構成進行說明。
圖I為本發明實施方式I的微控制器100的框圖。
圖I所示的微控制器100，具備作為非易失性存儲器的快閃EEPR0M101 ；RAM102 ； CPU103 ;模式保持部104 ;區域保持部105 ;有效信息保持部106 ;RAM控制部107 ;數據選擇部 108。
在快閃EEPR0M101中存儲有用於控制微控制器100的動作的程序。
RAM102用於將快閃EEPR0M101中存儲的程序臨時存儲。
CPU103指定快閃EEPR0M101的地址，執行快閃EEPR0M101中存儲的、該地址的程序。該CPU103具有以高速時鐘動作的通常模式、以比該高速時鐘低速的低速時鐘動作的低速模式(低耗電模式)。並且，CPU103在讀出快閃EEPR0M101中存儲的程序時，輸出指定快閃EEPR0M101的地址的地址信號125、請求該地址的數據的讀出的訪問請求信號124。
模式保持部104保持表示CPU103的動作模式(通常模式或低速模式)的動作模式信息144。並且，模式保持部104是保持作為動作模式信息144的、例如能夠從CPU103訪問的標誌的寄存器。由此，能夠簡化模式保持部104的構成。
區域保持部105，保持表示快閃EEPR0M101的存儲器區域中的一部分即指定區域 155的指定區域信息145。例如，區域保持部105由能夠從CPU103訪問的I比特以上的寄存器構成。並且，指定區域信息145例如是指定指定區域155的起始地址和最終地址的信肩、O
圖2A以及圖2B為表示快閃EEPR0M101中存儲的程序以及指定區域155的一例圖。
如圖2A以及圖2B所示，在快閃EEPR0M101中可以存儲低速模式時執行的低速模式程序160、通常模式時執行的通常模式程序161。並且，在快閃EEPR0M101中也可以存儲其它程序、或者程序以外的數據。
並且，指定區域155僅包含存儲有低速模式程序160的地址區域。例如圖2A所示， 指定區域155包含存儲有低速模式程序160的地址區域的全部。並且如圖2B所示，指定區域155可以僅包含存儲有低速模式程序160的地址區域的一部分。
有效信息保持部106，保持表示RAM102中存儲的程序為有效的有效狀態、以及為無效的無效狀態中的一方的有效比特信息146。例如，有效信息保持部106由能夠從CPU103 訪問的I比特以上的寄存器構成。
圖3為RAM102的構成例圖。例如，RAM102的容量為IK字節。並且，RAM102包含分別為32位元組的32個的行(line) 165。
圖4為表不有效比特信息146的一例圖。
有效比特信息146包含多個行地址170、與各行地址170建立了對應的有效 (valid)比特171。例如，有效比特信息146包含32個行地址170以及有效比特171。
並且，各行地址170與RAM102包含的行165的某一個對應。並且，各行地址170 與指定區域155包含的快閃EEPR0M101的32位元組單位的地址對應。並且，有效比特171表示與該有效比特171對應的行地址170的行165中存儲的數據為有效「I」還是無效「O」。
並且，雖然在這裡有效信息保持部106保持多個有效比特171，但是有效信息保持部106隻要保持至少I個以上的有效比特171即可。
RAM控制部107，按照模式保持部104中保持的動作模式信息144、有效信息保持部 106中保持的有效比特信息146、區域保持部105中保持的指定區域信息145、通過CPU103 生成的訪問請求信號124，控制對RAM102的訪問。並且，RAM控制部107，生成用於控制數據選擇部108的選擇控制信號126、用於控制RAM102的訪問控制信號127、向快閃EEPR0M101 請求讀出的訪問請求信號128。
數據選擇部108，根據來自RAM控制部107的選擇控制信號126，選擇從快閃 EEPR0M101向數據總線121輸出的數據、和從RAM102向數據總線122輸出的數據中的某一方。並且，數據選擇部108將選擇的數據經由數據總線123向CPU103輸出。
並且，RAM控制部107在按照動作模式信息144指定低速模式、並且通過地址信號 125指定的地址即請求地址166處於指定區域155的範圍內的情況下，進行RAM訪問動作。
並且，所謂RAM訪問動作是(I)在有效比特171表示無效狀態時，從快閃 EEPR0M101讀出請求地址166中存儲的程序，將讀出的程序在RAM102中存儲，並且將有效比特171變更為有效狀態(2)在有效比特171表示有效狀態的情況下，將RAM102中存儲的程序向CPU103輸出的動作。
並且，RAM控制部107，在按照動作模式信息144指定了通常模式的情況下，以及按照動作模式信息144指定低速模式、並且請求地址166處於指定區域155的範圍外的情況下，進行非易失性存儲器訪問動作。
並且，所謂非易失性存儲器訪問動作，是從快閃EEPR0M101讀出請求地址166中存儲的程序、將讀出的程序向CPU103輸出的動作。
這裡，請求地址166是否處於指定區域155的範圍內的判定處理耗費時間。因此， 通過在通常模式下不使用RAM102，能夠簡化通常模式的控制。由此，能夠加速通常模式的動作。
以下，對這種構成的微控制器100的動作，參照圖5所示流程圖進行說明。
首先，CPU103將指定區域155設定於區域保持部105 (SlOl)0
並且，CPU103將動作模式設定於模式保持部104 (S102)。
接著，RAM控制部107確認從CPU103輸出的訪問請求信號124 (S103)。
訪問請求信號124被輸出時(S103中「是」)，RAM控制部107確認動作模式信息144 表示的動作模式(S104 )。
在動作模式信息144表示低速模式的情況下(S104中「是」)，接著，RAM控制部107 判定從CPU103輸出的地址信號125表示的請求地址166，是否處於指定區域信息145表示的指定區域155的範圍內(S105)。
在請求地址166處於指定區域155的範圍內時(S105中「是」)，接著，RAM控制部 107，在有效比特信息146包含的多個有效比特171中，確認與請求地址166對應的行地址 170的有效比特171。由此，RAM控制部107，判定快閃EEPR0M101的請求地址166中存儲的數據即請求數據是否在RAM102中存儲(S106)。
並且，有效比特171在初始狀態設定無效狀態「0」，RAM102的數據成為無效狀態。
在與請求地址166對應的有效比特171為無效狀態「O」的情況下(S106中「否」)， RAM控制部107將請求數據從快閃EEPR0M101讀出，將讀出的請求數據向劃分為32行的 RAM102的相應的行165寫入(S107)。
圖6為表示該步驟S107的動作的具體例圖。例如，圖6所示的請求地址166通過地址信號125進行指定。
此時，RAM控制部107，將指定包含請求地址166的傳送地址範圍167的訪問請求信號128向快閃EEPR0M101發送。這裡，所謂傳送地址範圍167，是與一個行地址170以及有效比特171對應的、能夠存儲例如32位元組的數據的地址範圍。具體而言，使請求地址166 為32 n + x(n為O 31的任一。x為O 31的任一)，則傳送地址範圍167是32 η + O 32 η + 31的地址範圍。
由此，快閃EEPR0M101，將傳送地址範圍167中存儲的32位元組的數據即傳送數據向數據總線121輸出。
這裡，一個傳送地址範圍167，與有效比特信息146包含的行地址170的任一對應。 並且，行地址170與一個有效比特171、以及RAM102包含的一個行165對應。即，相對於請求地址166，分別對應一個行地址170、有效比特171、行165以及RAM102的地址。
接著，RAM控制部107，將指示在RAM102包含的多個行165中、向與請求地址166 對應的行165Α上寫入傳送數據的訪問控制信號127向RAM102發送。由此，RAM102將數據總線121的32位元組的傳送數據向行165Α存儲。
並且，RAM控制部107，按照32位元組的傳送數據包含的每I字節的數據，可以進行從快閃EEPR0M101的讀出以及向RAM102的寫入，在將32位元組的傳送數據從快閃EEPR0M101 讀出之後，可以將該32位元組的傳送數據向RAM102寫入。
並且，例如預先確定是否將快閃EEPR0M101的各傳送地址範圍167的數據在 RAM102等的行165中存儲。換言之，預先確定是否將快閃EEPR0M101的指定區域155中包含的各地址的數據在RAM102等的地址中存儲。因此，RAM控制部107，相對於指定的傳送地址範圍167 (請求地址166)，能夠自動地決定數據寫入目的地的地址(行165)。
具體而言，例如在指定區域155的起始地址為y時，快閃EEPR0M101的地址y + 32m + O y + 32m + 31 (m為O 31的任一)的地址範圍的數據，可以寫入RAM102的地址32m + O 32m + 31的地址範圍。例如m為=O的情況下，快閃EEPR0M101的地址y + O y + 31的地址範圍的數據，可以寫入RAM102的地址O 31的地址範圍。
接著，RAM控制部107，對請求地址166所對應的有效比特171設定有效狀態「I」 (S108)。
其間，CPU103成為存儲器訪問等待狀態。並且，RAM控制部107在有效比特171更新後，再度通過步驟S106確認有效比特171。此時，與請求地址166對應的有效比特171是有效狀態「1」(S106中「是」)，因此接著RAM控制部107從RAM102讀出請求數據，將讀出的請求數據向CPU103輸出(S109)。具體而言，RAM控制部107，將指示與請求地址166對應的地址的數據的讀出的訪問控制信號127向RAM102發送。由此，RAM102將與請求地址166 對應的地址的請求數據向數據總線122輸出。並且，RAM控制部107，將指示選擇數據總線 122的選擇控制信號126向數據選擇部108發送。由此，數據選擇部108將數據總線122的請求數據經由數據總線123向CPU103輸出。
另一方面，在動作模式信息144表示低速模式以外的情況下(S104中「否」)、或者請求地址166處於指定區域155的範圍外的情況下(S105中「否」)，RAM控制部107直接從快閃EEPR0M101讀出請求數據，將讀出的請求數據向CPU103輸出(S110)。具體而言，RAM控制部107向快閃EEPR0M101發送訪問請求信號128。由此，快閃EEPR0M101將請求地址166 中存儲的請求數據向數據總線121輸出。並且，RAM控制部107將指示選擇數據總線121的選擇控制信號126向數據選擇部108發送。由此，數據選擇部108，將從快閃EEPR0M101輸出的、數據總線121的請求數據，經由數據總線123向CPU103輸出。
並且，在步驟S109或步驟SllO之後，程序沒有結束的情況下(S111中「否」)、可以再度進行步驟S103以後的處理。並且，步驟S103 步驟SllO的處理，在程序結束(S111中 「是」)之前重複進行。
通過以上動作，在低速模式下、並且CPU103執行的程序在RAM102中存儲的情況下，能夠從RAM102讀出程序。由此，微控制器100，能夠減少快閃EEPR0M101的讀出動作的次數，因此能抑制快閃EEPR0M101的讀出動作所消耗的功率。因此，能夠作為微控制器100 全體實現低耗電化。
並且，從軟體(程序)側不必意識到RAM102的存在。因此，微控制器100能夠使用與不使用RAM102時相同的軟體，所以能夠抑制軟體開發的複雜化。
這樣，本發明實施方式I的微控制器100，能夠減少耗電並且減小程序開發的複雜化。
並且，在上述說明中，有效比特171是「O」的情況下(S106中「否」)，實施步驟S107 以及S108，再度向步驟S106遷移，但也可以在步驟S107中將從快閃EEPR0M101讀出的請求數據向CPU103輸出，然後向步驟Slll遷移。
並且，圖4所示的處理步驟為一例，在能夠獲得同樣結果的範圍內，可以改換各步驟的順次，也可以同時進行一部分。例如，步驟S104、S105以及S106的順序，可以是圖4所示的順序以外，也可以同時進行一部分。
並且，雖然在上述說明中RAM102的容量為IK字節，但是RAM102的容量不限於此。 並且，RAM102的容量優選比快閃EEPR0M101中存儲的低速模式程序160的容量大。由此， 不會發生在一旦低速模式程序160向RAM102傳送之後，RAM102中存儲的程序的再度重寫。 由此，微控制器100能夠進一步降低快閃EEPR0M101的讀出動作的發生頻度因而進一步減少耗電。
並且，雖然在上述說明中示出了使用快閃EEPROM的例子，但是只要是FeRAM等可重寫的非易失性存儲器則可以使用其它的非易失性存儲器。
並且，雖然在上述說明中，在低速模式時使用了 RAM102，但是在其它特定的動作模式時，也可以使用RAM102。例如，可以在通常模式時使用RAM102。此時，能夠實現同樣的效果。但是，在上述這種低速模式時，通過使用RAM102，能夠進一步改善該低速模式請求的低耗電而優選。
並且，雖然在上述說明中，區域保持部105由寄存器構成，但是也可以保持表示預先確定的固定的指定區域155的指定區域信息145。由此,能夠削減寄存器,從而削減微控制器100的成本。
並且，區域保持部105可以保持表示多個指定區域155的指定區域信息145。
(實施方式2)
在本發明實施方式2中，對上述實施方式I的微控制器100的變形例進行說明。
圖7為本發明實施方式2的微控制器200的框圖。並且，對與圖I同樣的要素附加同一符號。並且以下主要說明不同點，省略重複的說明。
圖7所示的微控制器200，相對於圖I所示的微控制器100的構成，區域保持部205 的構成與區域保持部105不同。
這裡，快閃EEPR0M101從存儲器空間的0x40000000地址向0x400FFFFF地址分配。 並且，CPU103通過32比特的地址信號125指定快閃EEPR0M101的地址。
區域保持部205，保持表示快閃EEPR0M101的基本地址255的基本地址信息245。 該基本地址255如圖8所示為指定區域155的起始地址。並且，該基本地址255是在快閃 EEPR0M101的32比特的地址中指定高位22比特的地址。例如，區域保持部205由能夠從 CPU103訪問的寄存器構成。
並且，RAM控制部107根據基本地址信息245表示的基本地址255，將與RAM102的容量相應的IK字節的空間判定為在RAM102中存儲數據的指定區域155。
以下，對這種構成的微控制器200的動作，參照圖9所示流程圖進行說明。
首先，CPU103將基本地址信息245設定於區域保持部205 (S201)。這裡，配置成預先將低速模式程序160的區域收斂於RAM102的容量即IK字節內，地址的低位10比特從 0x0000起開始低速模式程序160。
並且，步驟S102以後的處理與實施方式I相同而省略說明。
根據以上，本發明實施方式2的微控制器200，在上述實施方式I的微控制器100 的效果基礎上，還能夠通過預先對向RAM102存儲的程序的配置區域進行限制，削減區域保持部205的寄存器數。由此，能夠削減微控制器200的成本。
並且，雖然在上述說明中，區域保持部205由寄存器構成，但是可以保持表示預先確定的固定的基本地址255的基本地址信息245。由此，能夠消除寄存器而進一步削減微控制器的200的成本。
並且，區域保持部205可以保持表示多個基本地址255的基本地址信息245。由此，能夠對程序區域提供更高的自由度。
並且，雖然在上述說明中，基本地址255是在快閃EEPR0M101的地址中指定高位比特的地址，但是也可以是指定快閃EEPR0M101的地址本身的地址。此時，如同實施方式I那樣，與保持起始地址和最終地址的情況相比，能夠削減寄存器數。
(實施方式3)
在本發明的實施方式3中，對上述實施方式I的微控制器100的變形例進行說明。
圖10為本發明實施方式3的微控制器300的框圖。並且，對與圖I同樣的要素附加同一符號。並且，以下主要說明不同點，省略重複的說明。
圖10所示的微控制器300，相對於圖I所示的微控制器100的構成，RAM控制部 307的構成與RAM控制部107不同。具體而言，RAM控制部307在RAM控制部107的功能基礎上還具備模式切換部317。
這裡，快閃EEPR0M101具備動作速度快的高速讀出模式；與高速讀出模式時相比動作速度慢並且耗電少的低速讀出模式；與低速讀出模式時相比耗電更少的停止狀態的停止模式。
模式切換部317，生成切換快閃EEPR0M101的動作模式(高速讀出模式、低速讀出模式以及停止模式)的模式切換信號320。具體而言，模式切換部317，在CPU103的動作模式為通常模式的情況下，將快閃EEPR0M101的動作模式設定為高速讀出模式。並且，模式切換部317，在CPU103的動作模式為低速模式的情況下，將快閃EEPR0M101的動作模式設定為低速讀出模式。另外，模式切換部317，在CPU103的動作模式為低速模式、並且從RAM102 讀出數據的情況下，即進行RAM訪問動作的情況下，將快閃EEPR0M101的動作模式設定為停止模式。
對這種構成的微控制器300的動作，參照圖11所示流程圖進行說明。並且，在圖 11中對圖5所示處理，追加了步驟S301 S304的處理。並且，其它處理與實施方式I相同而省略說明。
在動作模式信息144表示低速模式(S104中「是」)、並且請求地址166處於指定區域155的範圍內(S105中「是」)、並且與請求地址166對應的有效比特171是無效狀態「O」 的情況下(S106中「否」)，模式切換部317將快閃EEPR0M101的動作模式設定為低速讀出模式(S301)。其後，RAM控制部107將請求數據從快閃EEPR0M101讀出，將讀出的請求數據寫 Λ RAM102 (S107)。
另外，在動作模式信息144表示低速模式(S104中「是」)、並且請求地址166處於指定區域155的範圍內(S105中「是」)、並且與請求地址166對應的有效比特171是有效狀態「I」的情況下(S106中「是」)，模式切換部317將快閃EEPR0M101的動作模式設定為停止模式(S302)。其後，RAM控制部107從RAM102讀出請求數據，將讀出的請求數據向CPU103 輸出(S109)。
另外，在動作模式信息144表示低速模式(S104中「是」)、並且請求地址166處於指定區域155的範圍外的情況下(S105中「否」)，模式切換部317將快閃EEPR0M101的動作模式設定為低速讀出模式(S303)。其後，RAM控制部107直接從快閃EEPR0M101讀出請求數據，將讀出的請求數據向CPU103輸出(S110)。
並且，在動作模式信息144表示低速模式以外的情況下(S104中「否」)，模式切換部317將快閃EEPR0M101的動作模式設定為高速讀出模式(S304)。其後，RAM控制部107 直接從快閃EEPR0M101讀出請求數據，將讀出的請求數據向CPU103輸出(S110)。
如以上所述，微控制器300，在將低速模式程序160從RAM102讀出的情況下，將快閃EEPR0M101設定為停止模式，將該快閃EEPR0M101置於禁止狀態。由此，微控制器300，除了能夠減少對快閃EEPR0M101的讀出次數而減小耗電之外，還能降低待機功率。
這樣，本發明實施方式3的微控制器300，在實施方式I的微控制器100的效果基礎上，能夠進一步減少耗電。
並且，上述實施方式I 3的微控制器100、200以及300，典型地通過單晶片的半導體集成電路(LSI)實現。並且，微控制器100、200以及300包含的處理部，可以個別地單晶片化，也能夠以包含一部分或全部的方式單晶片化。
並且，集成電路化不限於LSI，也可以通過專用電路或通用處理器實現。也可以利用能夠LSI製造後實施程序的FPGA (現場可編程門陣列Field Programmable Gate Array)、或者能夠再構成LSI內部的迴路單元的連接或設定的可重構(reconfigurable)處理器。
並且，本發明實施方式I 3的微控制器100、200以及300的功能的一部分或全部，可以通過CPU等處理器執行程序來實現。
並且，本發明可以是上述程序，也可以是記錄有上述程序的記錄介質。並且，上述程序當然也可以經由網際網路等傳輸介質流通。
並且，也可以對上述實施方式I 3的、微控制器100、200以及300、以及其變形例的功能中至少一部分進行組合。
並且，上述使用的數字全部是用於具體說明本發明的例示，本發明不限於例示的數字。另外，通過高/低(「0」/ 「I」)表示的邏輯電平，是用於具體說明本發明的例示，通過對例示的邏輯電平的不同組合，也能夠獲得同等結果。
另外，只要不脫離本發明的主旨，本領域人員在本實施方式的思考範圍內實施變更的各種變形例都包含於本發明。
產業上的利用可能性
本發明適用於微控制器，對於搭載EEPROM等非易失性存儲器的微控制器特別有效。
符號說明
100、200、300 :微控制器；101 :快閃 EEPROM ； 102 RAM ；103 CPU ；104 :模式保持部；105、205 :區域保持部；106 :有效信息保持部；107、307 :RAM控制部；108 :數據選擇部； 121、122、123 :數據總線;124、128 :訪問請求信號；125地址信號；126 :選擇控制信號；127 訪問控制信號；144 :動作模式信息；145 :指定區域信息；146 :有效比特信息；155 :指定區域；160 :低速模式程序；161 :通常模式程序；165、165A :行；166 :請求地址；167 :傳送地址範圍；170 :行地址；171 :有效比特；245 :基本地址信息；255 :基本地址；317 :模式切換部； 320 :模式切換信號。
權利要求
1.一種微控制器，具備 非易失性存儲器，存儲有用於控制上述微控制器的動作的程序； RAM ； CPU，指定上述非易失性存儲器的地址，並且執行上述非易失性存儲器中存儲的、該地址的程序； 區域保持部，保持表示上述非易失性存儲器的存儲器區域中的一部分即指定區域的信息； 有效信息保持部，保持表示上述RAM中存儲的程序為有效的有效狀態、以及為無效的無效狀態中的一方的有效比特；以及 RAM控制部，當通過上述CPU指定的上述地址處於上述指定區域的範圍內時，進行RAM訪問動作，當通過上述CPU指定的上述地址處於上述指定區域的範圍外時，進行從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序、並將讀出的程序向上述CPU輸出的非易失性存儲器訪問動作， 在上述有效比特表示無效狀態的情況下，作為上述RAM訪問動作，上述RAM控制部從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序，將讀出的程序存儲在上述RAM中，並且將上述有效比特變更為有效狀態， 在上述有效比特表示有效狀態的情況下，作為上述RAM訪問動作，上述RAM控制部將上述RAM中存儲的上述程序向上述CPU輸出。
2.根據權利要求I記載的微控制器， 還具備 模式保持部，保持表示上述微控制器的動作模式的信息， 在上述模式保持部保持表示預先確定的第I動作模式的信息、並且通過上述CPU指定的上述地址處於上述指定區域的範圍內的情況下，上述RAM控制部進行上述RAM訪問動作，在上述模式保持部保持表示與上述第I動作模式不同的第2動作模式的信息的情況下，上述RAM控制部進行上述非易失性存儲器訪問動作。
3.根據權利要求2記載的微控制器， 上述第I動作模式是與上述第2動作模式相比以低速的時鐘進行動作的低速模式。
4.根據權利要求2或3記載的微控制器， 上述非易失性存儲器，作為上述程序，存儲上述第I動作模式時使用的第I程序、和上述第2動作模式時使用的第2程序， 上述RAM的容量比上述第I程序的容量大， 上述指定區域是存儲有上述第I程序的區域。
5.根據權利要求2 4中任意I項記載的微控制器， 上述模式保持部，作為表示上述微控制器的動作模式的信息，保持能夠從上述CPU訪問的標誌。
6.根據權利要求I 5中任意I項記載的微控制器， 上述區域保持部，作為表示上述指定區域的信息，保持表示上述指定區域的起始地址的信息， 上述RAM控制部，將從上述起始地址起的與上述RAM的容量相應的區域判定為上述指定區域。
7.根據權利要求I 6中任意I項記載的微控制器， 上述RAM控制部具備 模式切換部，在進行上述RAM訪問動作的情況下，使上述非易失性存儲器處於停止狀態。
8.—種控制微控制器的控制方法， 上述微控制器具備 非易失性存儲器，存儲有用於控制上述微控制器的動作的程序； RAM ； CPU，指定上述非易失性存儲器的地址，並且執行上述非易失性存儲器中存儲的、該地址的程序； 區域保持部，保持表示上述非易失性存儲器的存儲器區域中的一部分即指定區域的信息； 有效信息保持部，保持表示上述RAM中存儲的程序為有效的有效狀態、以及為無效的無效狀態中的一方的有效比特， 上述控制方法包含 RAM訪問步驟，當通過上述CPU指定的上述地址處於上述指定區域的範圍內時，進行RAM訪問動作；以及 非易失性存儲器訪問步驟，當通過上述CPU指定的上述地址處於上述指定區域的範圍外時，進行從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序，並將讀出的程序向上述CPU輸出的非易失性存儲器訪問動作， 上述RAM訪問步驟包含如下步驟 在上述有效比特表示無效狀態的情況下，從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序，將讀出的程序存儲在上述RAM中，並且將上述有效比特變更為有效狀態的步驟；以及 在上述有效比特表示有效狀態的情況下，將上述RAM中存儲的上述程序向上述CPU輸出的步驟。
9.一種半導體集成電路，具備微控制器，該半導體集成電路具備 非易失性存儲器，存儲有用於控制上述微控制器的動作的程序； RAM ； CPU，指定上述非易失性存儲器的地址，並且執行上述非易失性存儲器中存儲的、該地址的程序； 區域保持部，保持表示上述非易失性存儲器的存儲器區域中的一部分即指定區域的信息； 有效信息保持部，保持表示上述RAM中存儲的程序為有效的有效狀態、以及為無效的無效狀態中的一方的有效比特；以及 RAM控制部，當通過上述CPU指定的上述地址處於上述指定區域的範圍內時，進行RAM訪問動作，當通過上述CPU指定的上述地址處於上述指定區域的範圍外時，進行從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序、並將讀出的程序向上述CPU輸出的非易失性存儲器訪問動作， 在上述有效比特表示無效狀態的情況下，作為上述RAM訪問動作，上述RAM控制部從上述非易失性存儲器讀出通過上述CPU指定的上述地址的程序，將讀出的程序存儲在上述RAM中，並且將上述有效比特變更為有效狀態， 在上述有效比特表示有效狀態的情況下，作為上述RAM訪問動作，上述RAM控制部將上述RAM中存儲的上述程序向上述CPU輸出。
全文摘要
本發明的微控制器(100)具備當通過CPU(103)指定的地址處於指定區域(155)的範圍內時，進行RAM訪問動作，在指定區域(155)不含該地址的情況下，從快閃EEPROM(101)讀出程序的RAM控制部(107)。作為RAM訪問動作，在有效比特(171)表示無效狀態的情況下，RAM控制部(107)從快閃EEPROM(101)讀出程序，將讀出的程序在RAM(102)中存儲，並且將有效比特(171)變更為有效狀態，在有效比特(171)表示有效狀態的情況下，RAM控制部(107)將RAM(102)中存儲的程序向CPU(103)輸出。
文檔編號G06F15/78GK102985916SQ201180034240
公開日2013年3月20日 申請日期2011年2月16日 優先權日2010年7月13日
發明者小田原裕幸, 三宅二郎 申請人:松下電器產業株式會社