半導體元件的製作方法
2023-04-22 18:21:01 1
專利名稱：半導體元件的製作方法
技術領域：
本發明涉及一種半導體元件，單一個該半導體元件可如同一邏輯元件或一存儲器元件運行。本發明更涉及一種多態存儲器元件，通過適當的設計，該多態存儲器元件可不只具有二進位狀態(ON、OFF)。
背景技術：
集成電路與存儲器的發展趨勢為尺寸愈來愈小而功能愈來愈複雜，因此需要發展技術以克服材料與工藝的物理限制。例如將一層鋁蝕刻(etch)或圖案化(pattern)在數年前為在集成電路晶片中產生內互連(interconnection)或導體的主要技術。然而，為了降低電阻並且消除意外產生的電容，目前常使用的技術為利用一鑲嵌(damascene)過程沉積銅線或接點(connector)。
如今，一集成電路(例如場效應電晶體與電容)的核心或基礎半導體元件的尺寸愈來愈小，使得半導體元件通常無法適當地運行。例如，當一元件(如電晶體)的尺寸為納米等級，該元件必須開始承受不受歡迎的量子效應(quantum effect)，例如通過柵極氧化物的電子穿隧(electron tunneling)、強磁性(excessive magnetic)、以及小間距(spacing)所產生的對應電場。許多典型工藝，例如光刻(lithography)、蝕刻(etching)、沉積(deposition)等，如今也面臨其技術瓶頸。其中，電晶體通常為「漏電流狀態(leaky)」，例如柵極上的電子電荷經由柵極氧化物流漏、以及電流在源極與漏極之間流動。因此，隨著互補式金屬氧化物半導體(CMOS)的尺寸持續縮小以及其氧化物愈來愈薄，直接穿隧電流(direct tunneling current)或穿越氧化物的漏電量將導致CMOS所需的備用電源增加至不能承載的等級。
特別舉例說明，動態隨機存取存儲單元(DRAM cells)傳統上由電晶體與電容組成。該電容儲存電荷，而該電晶體則如同開關運行，用以允許上述儲存電荷被寫入或讀出。為了改善感測或讀取根據現行技術所製造出的存儲單元的能力，解決方案為增加電容大小。為了維持半導體元件的小尺寸，增加電容的面積與尺寸是不可行的。因此，採用的增加電容大小的技術為，使用堆疊(stack)或溝槽(trench)電容器以及/或使用一高介電常數(high-k)電介質於電容中。
隨著傳統電晶體的尺寸下降，電容DRAM亦遇到瓶頸。舉例說明，增加介電常數、或增加堆棧電容器或溝槽電容器的縱橫比值(aspect ratio)以嘗試降低電容尺寸的方法，將面臨製造上的困難。而降低溝道長度並且/或降低氧化物厚度(以改善存取時間)將產生更大的漏電流，因而降低儲存電荷的保留時間(retention time)。
另一種尺寸愈來愈小的元件為快閃記憶體單元(flash memory cell)。具有一浮柵(floating gate)的快閃記憶體為目前較佳的非易失性存儲器(non-volatile memory，NVM)元件。一閃速存儲單元通常具有兩種狀態(用以表示邏輯狀態「1」與「0」)，並且通過將電荷(例如，大於一萬個電子)注入其浮柵來編程該閃速存儲單元。當該浮柵沒有淨電荷時，該閃速存儲單元具有低臨界電壓(VT)以及高電流。當該浮柵被注入電子(高VT)時，該快閃記憶體單元的臨界電壓升高且具有低電流。
列舉傳統式浮柵快閃記憶體的基本限制，例如有不可縮小的矽/二氧化矽的能障(導致執行編程/擦除運行時需要較高電壓)、浮柵至漏極的耦合、以及鄰接存儲單元的浮柵之間的耦合等。因此，傳統式浮柵快閃記憶體可微縮至具有約90納米的特徵尺寸(feature size)。
近年來，「納米晶體(nano-crystal)」式浮柵快閃記憶體單元已被使用在此技術領域中，可以將元件微縮至具有小於90納米的特徵尺寸，其中將納米晶體結合於柵極氧化物中，使用矽納米晶體以代替連續多晶矽的浮柵。此型態的存儲單元具有較長的保存時間、較薄的穿隧氧化層、較低的操作電壓、以及快速編程/擦除特徵。另外一種形式的快閃記憶體使用SONOS(矽、氧化物、氮、氧化物、矽)來製作，其中電荷陷阱(traps)位於氮化物內，用來供電荷儲存使用。此種存儲單元的優點包括工藝簡易、有利於存儲單元微縮化、低操作電壓、降低鄰近電荷儲存層之間的耦合、以及減少漏極引起的啟動。
使用納米晶體矽代替浮柵的快閃記憶體單元可微縮至45納米。然而，上述小型「納米晶體(nano-crystal)」式浮柵閃速存儲單元將面對新的限制，其中包括小臨界電壓位移(編程狀態與擦除狀態的差值)、及電子參數的變動。電子參數的變動與納米晶體的尺寸在小於10納米的範圍內的變動有關。SONOS形態的存儲單元可以微縮化至小於65納米，但一些主要問題仍然存在，例如耗時的編程/擦除運行以及電荷保留。耗時的編程/擦除運行與氧化物的能障高度有關。電荷保留時間與電荷儲存陷位的弛豫(relaxation)有關，將隨著儲存電子數目的下降而減少，同時溝道長度也將縮短。
納米晶體式浮柵元件也已經被用來當作一種單電子存儲(single electronmemory)元件使用。作為一單電子存儲器元件使用時，通過將儲存限制於僅一個小型導電「島」(conducting「island)」，被稱為儲存點(storage dot)，通常由矽或鍺納米晶體製作)或一小型氮化物島(其陷阱結合於一金屬氧化物半場效應電晶體(MOSFET)的柵極氧化物中)，可將元件微縮化至非常小的尺寸。然而，以上述方式製造的存儲單元可被設計成小尺寸，並且具有足夠的敏感度來感測一單電子轉移效應。與過去的技術相比，公知的浮柵快閃記憶體單元的設計不具單電子感測度(即連續電荷轉移)。為了設計具高單電子感測度的存儲單元，儲存點必須在小型納米等級(例如小於10納米)，並且具有足夠低的電容以克服因為室溫熱量而產生的電荷變動，上述室溫熱量約小於一個單電子能階。該元件也必須具有一足夠小(與儲存點的尺寸相比)的溝道寬度，以顯著地影響漏極電流相對柵極電壓(Id-Vg)的關係。因此，單電子存儲單元天生具有微縮化的優勢。此外，為了維持單電子感測度，穿隧氧化層(tunnel oxide，位於溝道與儲存點之間)以及控制柵氧化層(control gate oxide，位於儲存點與控制柵之間)一般近似30埃使得在具有單電子感測度的狀態下進行較不費力的穿隧動作，而近似300埃使得具有較小的儲存點電容。編程以及/或擦除電壓約為15伏特，可與快閃記憶體的傳統高電壓運行相比較。因此，愈厚的控制柵氧化層將使得柵極電壓與儲存點電位間存在不好的耦合比率(coupling ratio)。因此編程/擦除運行時需要一個相當大的電壓。愈薄的溝道氧化層將產生不好的電荷保留(數百分之一秒)。然而，使用氮化矽納米晶體製作儲存點可將保留時間延長至一或兩個小時。單電子存儲單元可由傳統CMOS邏輯工藝外加其它步驟製作而成。為了具有充足的單電子感測度並且克服因為室溫熱量所產生的電荷變動，單電子存儲以及其儲存點必須為納米等級。因此，光刻和工藝的變動將對本技術產生基本限制。愈厚的控制柵氧化層將使得柵極電壓與儲存點電位間存在一個不好的耦合比率(0.1)。此外，編程/擦除運行時需要一個相當大的電壓。因此，目前可用的單電子存儲單元並不具有傳統快閃記憶體的非易失性，並且其編程/擦除的速度也不如DRAM快速。此外，具單電子感測度的存儲單元通常具有不好的電流驅動能力，因此在邏輯應用上不如傳統CMOS有用。
因此使電路穩定且尺寸小，必須尋求新的半導體元件以及/或工藝技術。
減少製作成本為微縮化存儲器元件的一項條件。
發明內容
本發明所提出的實施例通常可以解決上述現有技術中所提到的問題以及部分本領域中所面臨的其它問題，同時可以提升本領域的技術，其中，本發明揭示一半導體元件以及其製作方法。該半導體元件包括由一高介電常數(high-k)物質所組成的一高介電常數介電層，用以提供一個或多個單電子或電洞陷阱能階(trap level)。選擇性地控制上述單電子或電洞陷阱能階的狀態，將允許該半導體元件以不同的準位或大小導通電流。因此，通過讀取電流的大小即可判斷該半導體元件的狀態。詳細說明，該半導體元件包括一襯底(substrate)，由例如矽、或絕緣體上矽(silicon-over-insulator，SOI)等物質與一主動表面(active surface)所組成；至少兩個摻雜區(doped regions)，形成於該主動表面之上，上述摻雜區為源極與漏極；一溝道區(channel region)，定義於上述源極與漏極區域之間；一柵極結構(gate structure)，具有分別約不大於200納米以及100納米的一特定寬度以及一特定長度，並且其特徵尺寸(feature size)為65納米。較小的柵極尺寸將允許其特徵尺寸為45納米等級。詳細說明，該柵極結構包括一柵極電介質(gate dielectric)，位於該襯底的主動表面上，同時也位於該溝道區之上，其中該柵極電介質由一層氧化矽或一層氮氧化矽所組成，其厚度約小於10埃；一高介電常數電介質位於該柵極電介質之上，由一層高介電常數物質所組成，其介電常數大於7；以及一柵極電極(gate electrode)，位於該高介電常數電介質之上，該柵極電極可被連接至不同的柵極電壓以執行讀或寫的工作。通過高介電常數電介質的單電子或空穴陷能階或準位(position)的數目，決定柵極電介質上的電荷，並且柵極電介質上的電荷將隨著高介電常數電介質的厚度改變。電子或電洞陷阱準位(即電荷)的數目將決定半導體元件的可使用的操作狀態的數目。舉例說明，厚度約為5埃的高介電常數電介質將具有一個單電子或空穴陷阱能階或準位，並且將支持二進位或兩種狀態，例如，開(ON)或關(OFF)。而厚度約為10埃的高介電常數電介質可提供至少兩個陷阱準位，以允許三種狀態(例如，OFF、第一準位ON、以及第二準位ON)。同樣地，厚度約為15埃的高介電常數電介質可提供至少三個陷阱能階或準位，即該半導體元件將具有四種狀態(例如，OFF、第一準位ON、第二準位ON、以及第三準位ON)。
根據本發明另一實施例，將該柵極電介質的厚度約增加至30埃可以大量地降低或消除電子穿隧(electron tunneling)，使得該半導體元件可以如同一非易失性存儲(non-volatile memory)或一快閃記憶體(flash memory)運行。
使用本發明，使電路穩定且尺寸小，可以減少製作成本。
上述發明內容已經概要地說明本發明的特徵以及技術優點，使得接下來將敘述的本發明實施方式更容易被了解。接下來將敘述本發明的其它特徵與優點，以組成本發明申請範圍的主題。本發明對其技術領域的貢獻為本發明所揭示的概念與特殊實施例可以被充分利用，作為調整或設計其它結構或工藝的基礎，以達到與本發明相同的目標。在本發明的技術中，上述等效結構不偏離本發明的權利要求範圍的精神與範圍。
圖1揭示根據本發明第一實施例所製作的元件，其中高介電常數電介質捕獲一個單電子，以提供一個具有兩種狀態或二進位的元件；圖2說明本發明的第二實施例，其中提供兩個電子或空穴陷阱能階，以產生一具有三種狀態的元件；圖3提供三個電子或電洞陷阱能階，以產生一具有四種狀態的元件；圖4的內容類似圖3，除了圖4包括一較厚的柵極電介質，使得此元件如同一非易失性存儲或一快閃記憶體運行；以及圖5說明當一MOSFET發生單電子自高介電常數電介質逃脫或反捕獲時其漏極電流的變化。
其中，附圖標記說明如下10～襯底；12～頂層；14A～N+摻雜區；14B～N+摻雜區；16～溝道區域；18～柵極結構；20～柵極電介質；20A～柵極電介質；22～高介電常數電介質；22A～高介電常數電介質；22B～高介電常數電介質；24～柵極電極；26A～標示電洞陷阱能階的虛線；26B～標示空穴陷阱能階的虛線；26C～標示空穴陷阱能階的虛線；30～柵極電壓(Vg)互連；32～漏極電壓(VD)互連；34～源極電壓互連(VS)；τ1、τ2、τ3～標示單電子自高介電常數電介質逃脫或反捕獲。
具體實施例方式
以下詳細討論本發明目前較佳實施例的製作與應用。本發明提供許多可實施的發明概念，可將其實現在廣泛的各種特殊狀態中。此處所討論的實施例僅說明製作和使用本發明的特定方法，並不限制本發明的範圍。
本發明提供一半導體元件，該半導體元件可以如同一邏輯電晶體(logicaltransistor)或一個二進位存儲單元(binary memory cell)運行。當該半導體元件如同二進位存儲單元運行時，其具有高電荷保留(retention)特徵並且因此具有非常低的更新率(refresh rate)。該半導體元件也可以如同一個多重準位單電子存儲單元(multilevel single electron memory cell)、或一存儲器運行。當該半導體元件如同一存儲器運行時，其具有達到快閃記憶體(flash memory)條件的非常長的電荷保留時間。
在以下詳細敘述中，本發明提出的半導體元件為一特殊金屬氧化物半場效應電晶體(MOSFET)，其柵極結構具有一高介電常數(high-k)電介質，用以捕獲多個能階的多個單電子(或多個單電洞)。該半導體元件被預期可以定義至少10個能階。此外，因為捕獲(trapped)電荷的發射具有數字特性，所以可以清楚地測量電荷發射時間，以辨認電荷脫離或離開(即反捕獲，de-trapping)柵極電介質時所採用的物理路徑(physical path)。
舉例說明，參閱圖5，其中顯示柵極尺寸的寬長比為W/L＝0.16μm/0.08μm的一高介電常數的n型MOSFET，在連接約為0.7伏特的柵極電壓(Vg)100ms時，其電流在時間軸上的變化。電子被柵極電壓注入高介電常數電介質中，並且被暫時「捕獲(trapped)」在其中。在電子注入後，以0.25至0.55伏特之間的柵極電壓(Vg)以及約0.2伏特的漏極電壓(VD)測量漏極電流(即圖5的溝道電流，以微安培表示)。圖5中顯示四種不同的電流每隔一段時間以步進方式增加，然後飽和於近似預先充電(pre-charged)準位的一準位。此外，每一個電流對應一單電子自高介電常數電介質逃脫或反捕獲，分別以τ1、τ2、τ3標示。其中，每一個電子逃脫或反捕獲所需要的時間隨著柵極電壓(Vg)的上升而增加。
由觀察到的較大柵極電壓的較長電子發射時間現象，顯示主要電子發射路徑是朝向矽襯底。三種可能電子反捕獲路徑包括(1)Frenkel-Poole(F-P)發射路徑；(2)SRH(Shockley-Read-Hall，電子或電洞經由陷阱得到或失去能量的過程)形式輔助熱穿隧(thermally-assisted-tunneling，TAT)路徑，朝向柵極電極發射；(3)朝向矽襯底的輔助熱穿隧。因為F-P機制的激活能(activationenergy)必須等於陷阱能量(trap energy)或約1電子伏特，而萃取能量僅0.18電子伏特，所以將F-P反捕獲路徑排除。因為較大的柵極電壓會加速電子朝柵極電極發射而導致較小的發射時間，與觀察到的發射時間相反，所以SHR反捕獲路徑亦被排除。因此，與萃取到的0.18電子伏特激活能量相依的溫度證實本實施例的電子發射為朝向襯底的TAT路徑。在IEEE於2005年發行的International Reliability Physics Symposium(IRPS)中，題目為「Single-Electron Emission of Traps in HfSiON As High-k Gate Dielectric forMOSFETs」的論文已詳細討論反捕獲特徵。本發明參考該篇論文的完整內容。
圖1說明本發明的第一實施例，其中包括特徵尺寸為65納米等級甚至更小的一MOSFET。本發明被預期可以製造特徵尺寸為45納米等級甚至更小的半導體元件。如圖所示，襯底10具有一頂層(top surface)12。襯底10可由一適當的半導體材料(例如絕緣體上矽(SOI))組成，或在一矽本體(bulksilicon)上形成。襯底10包括至少兩個摻雜區，例如N+摻雜區14A與14B，用以作為源極、漏極區域。舉例說明，源極、漏極區域14A、14B可被利用在一金屬氧化物(MOS)半導體結構，其中包括一互補式金屬氧化物半導體(CMOS)結構。在本發明中，也可使用金屬絕緣矽(metal insulator silicon，MIS)。當使用於一MOS元件的場效應電晶體(FETs)時，摻雜區14A與14B位於溝道區域16的兩側。在頂層12上製造一柵極結構18，該柵極結構18位於溝道區域16之上。如圖1的實施例所示，柵極結構18包括一柵極電介質20，其材料如氧化矽或氮氧化矽。在本實施例中，柵極寬度可約為0.2μm，且較佳的柵極寬度約為0.16μm、甚至更小，而柵極長度可約為0.1μm，且較佳的柵極長度約為0.08μm、甚至更小。柵極電介質20的厚度約為10埃等級、甚至更小，但在以下即將討論的內容中，針對半導體元件的不同應用狀態，柵極電介質20可具有其它的厚度。根據本發明，柵極結構18除了具有柵極電介質20，還包括一高介電常數電介質22，其特定厚度約小於50埃並且位於柵極電介質20之上。如圖1所示，柵極電極24通常由一多晶矽(polysilicon)物質摻雜而成並且位於高介電常數電介質22之上。在本實施例中，柵極電極24的多晶矽物質可摻雜如硼的n型摻質(n-dopant)。選擇介電常數約大於7的＝適當物質來製造高介電常數電介質22，例如鉿基(hafnium based)、或鋁基(aluminum based)物質。舉例說明，合適的鉿基物質包括氮氧矽鉿(HfSiON)，適當的鋁基物質包括AlO2、HfAlON、HfAlSiON。
為了確保虛線26a上至少存在一個單電子(或單電洞)陷阱能階、或準位，高介電常數電介質22的厚度必須至少約為3埃並且不大於10埃。較常用的高介電常數電介質的厚度必須約為5埃。如此一來，該半導體元件將為一個二進位或二位元件，其中「0」狀態表示陷阱準位中沒有電荷，「1」狀態表示陷阱準位中有一個電荷。然而在以下討論中，若該半導體元件提供兩個電荷能階加上一個「0」準位(即3位)，該高介電常數電介質的厚度必須至少約為6埃並且不大於20埃，其中較佳的值約為10埃。若該半導體元件提供三個電荷能階加上一個「0」準位(即4位)，該高介電常數電介質的厚度必須至少約為9埃並且不大於30埃，其中較佳的值約為15埃。在以下即將討論的內容中，本發明的半導體元件可針對不同的運行方式做不同的設計，其運行方式包括多態存儲以及邏輯元件。此外，為了充分利用單電子陷阱準位，高介電常數介電層中可包括多個納米晶體(naro-crystal)。
根據本發明一實施例，一半導體元件可被設計成一邏輯電晶體或場效應電晶體，其溝道寬度與長度非常小。同樣的半導體元件亦可如同一存儲單元(memory cell)運行。柵極氧化物必須使用高介電常數電介質，以降低特徵尺寸為45納米、或更小時產生的柵極漏電流。高介電常數電介質也提供多個電子陷阱，以供存儲單元的電荷儲存使用。然而，不論是電晶體具有較薄或較厚的柵極氧化物，均可以當作存儲單元使用。以下說明中討論的電晶體具有HfSiON柵極氧化物，並且具有16埃的等效氧化層厚度(EOT)。該半導體元件在作為一存儲器元件運行時，其操作電壓與作為一邏輯電路運行時不同。
為了維持一邏輯電晶體對於感測單電子效應(single electron effect)的敏感度，該邏輯電晶體的溝道寬度和長度必須很小(例如在納米等級)。如以上敘述，針對特徵尺寸為65納米且柵極寬長比(W/L)為0.18μm/0.08μm的一電晶體進行單電子效應的測試，其結果顯示，特徵尺寸為45納米、甚至更小的電晶體，對於感測單電子效應具有較大敏感度。因此，較大尺寸電晶體的漏極電流的單電子效應較弱。再者，高介電常數柵極物質(例如HfSiON)應該以電子陷阱的最小可及密度製作，以達成多位儲存(multibit storage)，最新的原子層沉積技術(atomic-layer-deposition，ALD)已可用在商業上。高介電常數電介質提供一個大耦合電容(位於柵極和上述陷阱間)，並且在捕獲電子朝電晶體柵極移動時提供一更長的穿隧距離。上述為以低電壓操作存儲器運行的一項優勢。大耦合電容提供足夠的柵極控制來控制陷阱電位，以利於邏輯電晶體所需的良好電子遷移率(mobility)，而且對於低電壓運行(例如柵極電壓為1.2伏特，且耦合常數約為0.7)也很重要。以上技術特徵將導致10埃厚的底氧化物(bottom oxide)具有顯著的穿隧電流並且0.9伏特電壓橫越其中。因此，大部分的捕獲電子靠近高介電常數電介質與底氧化物的界面存在。高介電常數物質自捕獲電子至柵極的物理距離或厚度比其至溝道的物理距離或厚度長，有助於電荷保留。如以上討論，漏電荷的主要路徑將為穿越底氧化物，因此正相柵極偏壓可以顯著地改善電荷保留(至數分鐘)。因此，存儲器應用的所有最佳化設計的目的與邏輯電晶體的所有最佳化設計的目標可相比較。其共同目的是徹底使用邏輯與存儲器技術。
根據另一實施例，通過單電子效應的使用，邏輯電晶體如同一多級或單位電晶體動態隨機存取存儲(DRAM)運行。本實施例使用低電壓，使得在電晶體的漏極電流產生一較慢的單電子「反捕獲」或發射效應。進一步說明之，如以上討論，在測試中，每一個電子反捕獲將使得電晶體的漏極電流產生一個步進增量。更詳細說明，如上述討論，通過測量電晶體的漏極電流可判斷該電晶體的多重狀態或位。因此，以下將更詳細討論，將多重準位寫入一半導體元件僅需要將柵極電壓偏壓或設定在不同準位，由此決定高介電常數電介質的電子陷阱準位的數目。
電荷保留可通過兩種技術改善。第一個技術乃基於「穿隧機率配衡(counter balanced tunneling probability)」。尤其，通過供給一正相柵極電壓(例如Vg＝0.55伏特，且VD＝0伏特)，可使得更新時間(refresh time)增加至1秒。動態地配橫捕獲電子朝向襯底或柵極的穿遂機率，以達到良好的電荷保留。第二個技術則基於「穿隧消除」，其方法為連接0伏特柵極電壓以使得溝道空乏。因此，捕獲電子朝向柵極的穿隧，由於較低的柵極電壓而產生較低的穿隧機率，並且由於帶隙(band-gape)中沒有可供穿隧使用的狀態，捕獲電子朝向溝道或柵極的穿隧減少。當然，上述現象將導致該半導體元件具有良好的電荷保留。
可以用以下方法將多位運行轉換為單位(即二進位)運行寫入多於一個的陷阱能階；然後量測陷阱能階之間多於一個的電子轉移，視同一單次讀取。上述動作將提供更長的檢測邊限(margin of detection)。
根據本發明另一實施例，本發明的一半導體元件可以如同一非易失性存儲單元(non-volatile memory cell)運行。其中電晶體的保留時間隨著底氧化物愈厚(例如2.5伏特操作時為25埃)顯著地成長。權衡方法為使得電柵電晶體(switch transistor)具有較大的單位尺寸，其中大單位尺寸還導致較弱的單電子效應和編程和擦除時的較高的操作電壓。雖然其單電子效應較弱，利用多於一個的電子準位來增加漏極電流以得到較大的檢測區域，仍可操作電晶體。
如前述討論，將半導體元件尺寸降低或微縮化是所有半導體元件設計的重要議題。本發明有利於降低半導體元件的尺寸。例如，參閱圖1，一具有特徵尺寸65納米的半導體元件的柵極結構18的寬度約不大於200納米(最好約160納米)，並且其長度約不大於100納米(最好約80納米)。較佳設計為柵極結構的長度約小於45納米並且柵極結構的寬度約小於100納米。
參閱圖2，其中說明本發明另一實施例，其設計與圖1大致相同，不同點在於圖2的高介電常數電介質22A相當厚，可提供第一以及第二電子或電洞陷阱能階或準位，分別由虛線26A以及26B標示。若需要兩個電荷陷阱能階(即兩個電子或電荷陷阱能階)，則高介電常數電介質22A的厚度必須約不小於10埃。因為圖1與圖2的實施例相似，故兩圖所使用的符號大致相同，除了第二圖的高介電常數電介質22A以及其中增加的第二電荷陷阱能階26A。其中，如同前述討論，圖2的高介常數電介質中亦包括多個納米晶體。
同樣地，圖3說明一實施例，其中內容與圖2的實施例大致相同，本實施例提供一第一、一第二、以及一第三電荷陷阱能階，分別以虛線26A、26B、以及26C表示。圖3的符號標示也大致與圖1相同，除了圖3的高介電常數電介質22B以及其中增加的電荷陷阱能階26B與26C。為了提供三個電子或電洞陷阱能階，圖3的實施例的高介電常數電介質的厚度約為15埃，並且亦可包括多個納米晶體。
綜合觀察圖1、圖2、以及圖3，各半導體元件中皆具有典型的電路互連。具體說明之，電路互連包括連接至柵極電極24的一柵極電壓(Vg)互連30、一漏極電壓(VD)互連32、以及通常接地的一源極電壓互連(VS)34。如前述討論，本發明的半導體元件可以數種不同的方式運行。例如，圖中所示的半導體元件可如同一基本邏輯元件運行，例如一FET。另外，根據電洞陷阱或電子陷阱準位的數目(即一個、兩個、或三個電荷能階)，該半導體元件可如同一動態隨機存取存儲單元運行，並且具有一低更新周期以及多重儲存狀態，例如通過指定四種不同的柵極電壓(Vg)寫入半導體元件，可以表示四種儲存狀態。例如，將漏極電壓(VD)互連32連接至0伏特，同時第一寫入電壓亦設為0伏特(即Vg為0伏特)，其能量將不能到達第一電子或電荷能階，所以該半導體元件被寫入「0-0」；一第二寫入電壓(Vg＝0.5伏特)將到達第一電荷能階，且」0-1」被寫入該半導體；一第三寫入電壓(Vg＝0.6伏特)將到達第一以及第二電荷能階，且「1-0」被寫入該半導體；一第四寫入電壓(Vg＝0.7伏特)將到達第一、第二、以及第三電荷能階，且「1-1」被寫入該半導體。依照寫入電壓以及電荷能階的不同，在讀取過程中通過半導體元件的電流大小也會不同。舉例說明，為了讀取一半導體元件，設定其柵極電壓(Vg)為0.3伏特且漏極電壓約為0.2伏特。因此該半導體元件被啟動，而在源極與漏極間的非破壞性電流的大小可在約1微秒內被讀取，該非破壞性電流的大小同樣地被柵極電壓所控制，上述柵極電壓被用來寫入半導體元件。儘管該半導體元件在作為一DRAM型態元件運行時有點慢，其能量仍相當足夠(即極低能量使用)，該半導體元件以一非常低的電壓運行，可以容許更新周期之間存在一非常長的周期(約1秒)，並且可以被微縮化至非常小的尺寸。另外，通過使用更多電子能階或電洞準位來表示一「0」、或一「1」位，半導體元件可被當作單一個二進位制元件運行。舉例說明，為了在此模式下運行，使用一「0」伏特與一最大柵極電壓(0.7伏特)來表示一個二進位元件的「0」、或「1」位。如前述討論，該半導體元件有點慢，但仍為一有效(極低能量使用)元件，其中使用低源極、漏極、以與柵極電壓，允許更新之間的較長周期，並且可微縮至非常小的尺寸。
圖4說明本發明另一實施例，其內容與圖3的內容類似，除了柵極電介質20A的厚度增加到約30埃(柵極電介質20A等於或大於20埃)。厚達30埃的柵極電介質20A將使得電子穿隧顯著地降低。本實施例將產生一優良的保留時間，使得該半導體元件可以如同一非易失性輸入/輸出(I/O)電晶體運行。
雖然本發明的內容與優點已經被詳細說明如上，但在不脫離本發明的精神範圍內，當可作些許更動修改及等效的變化替換，其專利保護範圍當視所附權利要求範圍及其等同領域而定。
本發明已揭示較佳實施例如上，僅用於幫助了解本發明的實施，並非用來限定本發明的半導體元件應用於某一特定實施例、或限定本發明的方法與步驟於本說明書所提及的範圍。本發明所揭示內容將在其領域中被充分利用，其中無論是目前已經存在或即將被發展，凡是與此處所描述的對應實施例基本上執行同樣運行或產生同樣結果的半導體元件、方法、或步驟，均可根據本發明的內容被使用。
權利要求
1.一種半導體元件，具有至少兩種可控制狀態，其中該半導體元件包括襯底，具有主動表面；至少兩個摻雜區，形成於該主動表面之中；溝道區，定義於上述至少兩個摻雜區之間；以及柵極結構，具有一特定寬度以及一特定長度，其中該柵極結構包括柵極電介質，具有一特定厚度，並且位於該襯底的主動表面上，同時也位於該溝道區之上；高介電常數電介質，位於該柵極電介質之上，並且具有一特定厚度以提供至少一個電子或空穴陷阱能階；以及柵極電極，位於該高介電常數電介質之上。
2.如權利要求1所述的半導體元件，其中該高介電常數電介質的特定厚度被設計來提供一個電子或電洞陷阱能階，其中該高介電常數電介質的特定厚度約小於10埃。
3.如權利要求1所述的半導體元件，其中該高介電常數電介質的特定厚度被設計來提供兩個電子或電洞陷阱能階，其中該高介電常數電介質的特定厚度約小於20埃。
4.如權利要求1所述的半導體元件，其中該高介電常數電介質的特定厚度被設計來提供三個電子或電洞陷阱能階，其中該高介電常數電介質的特定厚度約小於30埃。
5.如權利要求1所述的半導體元件，其中該柵極結構的特定寬度不大於約200納米，並且該柵極結構的特定長度不大於約100納米。
6.如權利要求5所述的半導體元件，其中上述柵極結構的長度約小於45納米。
7.如權利要求1所述的半導體元件，其中該高介電常數電介質的介電常數大於7。
8.如權利要求1所述的半導體元件，其中該高介電常數電介質的特定厚度小於50埃。
9.如權利要求1所述的半導體元件，其中該高介電常數電介質由一物質組成，該物質選自一鉿基物質與一鋁基物質所組成的群組中。
10.如權利要求1所述的半導體元件，其中該高介電常數電介質包括多個納米晶體結構。
11.如權利要求9所述的半導體元件，其中該鉿基物質為含矽酸鉿的氮。
12.如權利要求1所述的半導體元件，其中該柵極電介質為一層氧化矽，其厚度約等於或小於10埃。
13.如權利要求1所述的半導體元件，其中該柵極電介質為一層氮氧化矽，其厚度約等於或小於10埃。
14.如權利要求1所述的半導體元件，其中該柵極電介質為一層氧化矽，其厚度約等於或大於30埃，使得該半導體元件如同一非易失性存儲器元件運作。
15.如權利要求1所述的半導體元件，其中該半導體元件如同一存儲單元運作，其更新時間約小於1秒。
16.如權利要求1所述的半導體元件，其中將該柵極電極電性連接至一第一電壓或一第二電壓，將分別使該半導體元件如同一邏輯元件或一存儲器元件運作。
17.如權利要求1所述的半導體元件，其中該半導體元件為一金屬絕緣矽元件。
全文摘要
一半導體元件，可如同一個二進位存儲器元件或一多態存儲器元件運行。也可如同一非易失性元件運行。半導體元件包括襯底，具有主動表面；至少兩個摻雜區，形成於主動表面之中；溝道區，定義於上述至少兩個摻雜區之間；以及柵極結構，具有一特定寬度以及一特定長度，其中該柵極結構包括柵極電介質，高介電常數電介質，以及位於該高介電常數電介質之上的柵極電極。該半導體元件基本上由一金屬氧化物半導體場效應電晶體組成，在柵極電介質與柵極電極間更包括一層高介電常數電介質，用以提供一、二、或三個電荷陷阱準位，以產生「0」伏特以外的三個不同電壓，以二進位寫入電晶體。
文檔編號H01L27/115GK1941415SQ20061012886
公開日2007年4月4日 申請日期2006年8月31日 優先權日2005年9月1日
發明者王志豪, 蔡慶威, 詹前泰, 季明華, 汪大暉 申請人:臺灣積體電路製造股份有限公司