防靜電放電和防閂鎖效應保護電路規則的自動檢查方法
2023-05-07 15:48:26 2
專利名稱：防靜電放電和防閂鎖效應保護電路規則的自動檢查方法
技術領域：
防靜電放電(ESD)和防閂鎖效應(Latch up)保護電路規則的自動檢查方法是集成電路輔助設計軟體工具中版圖驗證的一種特殊方法。本發明屬於集成電路輔助設計軟體工具中版圖驗證領域。
背景技術：
集成電路版圖設計過程中，為了防止靜電放電和閂鎖效應引起內部電路的失效， 需要在版圖中加入相應的保護電路，這些保護電路的設計要遵循一定的電路原理和工藝規貝U。電路設計完畢後，需要對保護電路進行電學規則和工藝規則的正確性驗證。驗證的主要內容包括· ESD器件的保護環檢查，保證器件周圍的保護環完整性、正確性。· ESD器件的臨近區域內的普通器件類型檢查，保證極性的正確。 針對寬度很大的MOS器件，檢查其周圍區域的合理正確性。 檢查保護環的電阻值是否足夠小。 檢查電源線、地線到保護環的電阻值是否足夠小。 檢查孔接觸是否完全可靠。目前，工業界常用的檢查方法是根據工藝文件的原始描述，由人工對版圖設計的保護電路進行分析與查看，看版圖是否與工藝文件的規定保持一致。人工分析的方法有兩個顯著缺點，首先，隨著電路設計的日益複雜，晶片規模不斷增加，人工分析的工作量十分龐大，嚴重影響設計效率。一個典型的包含ESD和Latch up 保護電路的晶片面積大約是3000微米χ 3000微米，如果最小線寬為0. 13微米，則該電路包含了幾百萬到上千萬個元器件，布線圖形的數目更是多達上億個，人工取檢查這種電路需要有經驗的工程師花費大約一周的時間，大大影響開發效率。其次，人工檢查難以保證測試的全面性，由於人在分析中難免會有小的疏忽與錯誤，會導致設計的版圖文件隱含某些錯誤未被發現，最終導致晶片加工失敗。為了克服人工檢查ESD和Latch up電路的缺陷，本發明提出了一種防靜電放電 (ESD)和防閂鎖效應(Latch up)保護電路規則的自動檢查方法，該方法由電腦程式自動生成進行檢查，可以在很短的時間內完成一個完整晶片的檢查，大大提高開發效率，保證電路的正確性。
發明內容
本發明提出了防靜電放電(ESD)和防閂鎖效應(Latch up)保護電路規則的自動檢查方法，主要內容如下1.針對ESD和Latchup規則的原始工藝說明文件，構造用於自動檢查的規則文件， 將自然語言轉化為計算機可以理解的描述語言例如，一個典型的ESD規則的原始工藝說明是
An N+nwell contact region must be laid out between internal pgate and Nchtransistors of width > = 200um為了使得上述自然語言被電腦程式接受，本發明首先把上述描述轉換為一種標準的規則文件，文件名為escLstrpl，其描述如下DRC Check Map PGate_internal GDS21 tmp l_hier. gds maximum results allDRC Check Map Nwell_contact GDS22 tmp l_hier. gds maximum results allDRC Check Map WideNGateGDS23 tmp l_hier. gds maximum results allPGate_internal{copy PGate_internal}Nwell_contact{copy Nwell_contact}WideNGate {copy WideNGate}
上述規則描述中，主要含義是把需要檢查的三個圖形層次PGatejnternal，Nwell_contact 和 WideNGate 輸出到一個臨時的數據文件 tmp_hierl. gds 中。2.針對第一步生成的規則文件，利用主流版圖驗證工具的命令生成用於檢查ESD 和Latch up規則的中間數據文件，該中間數據文件為工業界標準的版圖格式gds2。仍以上一步的例子為例，針對規則文件esd_st印1，運行工業界主流的版圖驗證工具Calibre，運行方式如下Calibre-drc esd_stepl運行結束後，會根據第一步的規則文件要求生成一個臨時的版圖文件tmpl_hier. gds，供下一步使用。3.針對上一步生成的中間數據文件tmpl_hier. gds，通過本方法自定義的命令 FindClosestRegion和相應的自動軟體工具來查找違反ESD和Latch up規則的圖形，實現規則的自動檢查。查找的方式是，定義如下命令X = FindClosestRegion LayerA LayerB distanceLayerA，LayerB都是圖形層，distance是一個距離值。該命令查找距離LayerA中所有圖形最近的LayerB的圖形，如果找到的LayerB的圖形距離LayerA的圖形在distance 的距離內，就把找到的LayerA和對應的LayerB的圖形之間的區域作為結果返回到X。如圖 1所示，其中粗實線圖形是WideNGate的圖形，代表上面的LayerA，而細實線圖形是PGate_ internal的圖形，代表LayerB的圖形，虛線區域是X的結果。得到X的結果後，在X區域內檢查是否有規則定義的擋住圖形，如果沒有擋住圖形則報錯。如圖2所示，綠色圖形為Nwellcontact圖形，是擋住圖形，不需要報錯，而圖2的灰色區域沒有擋住，需要報錯。
圖1自定義命令FindClosestRegion的輸入圖形和輸出圖形圖示圖2規則文件的報錯結果圖示
具體實施例方式第一步針對ESD和Latch up規則的原始工藝說明文件，構造用於自動檢查的規則文件，將自然語言轉化為計算機可以理解的描述語言。第二步針對第一步生成的規則文件，利用主流版圖驗證工具的命令生成用於檢查ESD和Latchup規則的中間數據文件，該中間數據文件為工業界標準的版圖格式gds2。第三步針對第二步生成的中間數據文件tmpl_hier. gds，通過本方法自定義的命令FindClosestRegion和相應的自動軟體工具來查找違反ESD和Latch up規則的圖形， 實現規則的自動檢查。採用上述步驟，針對一個典型的3000微米χ 3000微米的版圖文件，軟體工具運行檢查時間僅需10分鐘左右，再去分析報錯結果的時間大約需要半個小時，總時間遠遠小於人工檢查的一周的時間。
權利要求
1.防靜電放電和防閂鎖效應保護電路規則的自動檢查方法，它的基本含義是在晶片設計過程中，為了防止靜電放電(ESD)和閂鎖效應(Latch up)損壞內部電路，需要增加防止ESD和Latch up效應的保護電路，現有的方法是依靠人工方法對這些保護電路的版圖進行檢查，工作量大且無法覆蓋全面；為了提高電路檢查效率，本發明提出了一種在版圖設計過程中自動檢查ESD和Latch up效應的方法。具體步驟如下(1)針對ESD和Latchup規則的原始工藝說明文件，構造用於自動檢查的規則文件，將自然語言轉化為計算機可以理解的描述語言(2)針對(1)生成的規則文件，利用主流版圖驗證工具的部分命令生成用於檢查ESD和 Latch up規則的中間數據文件，該中間數據文件為工業界標準的版圖格式gds2 ；(3)針對(2)生成的中間數據文件，通過本方法自定義的命令FindClosestRegion和相應的自動軟體工具來查找違反ESD和Latch up規則的圖形，實現規則的自動檢查。
全文摘要
防靜電放電(ESD)和防閂鎖效應(Latch up)保護電路規則的自動檢查方法是集成電路輔助設計軟體工具中版圖驗證的一種特殊方法。本發明屬於集成電路輔助設計軟體工具中版圖驗證領域。集成電路版圖設計過程中，為了防止靜電放電和閂鎖效應引起內部電路的失效，需要對保護電路進行電學規則和工藝規則的正確性驗證。本發明提出了一種防靜電放電(ESD)和防閂鎖效應(Latch up)保護電路規則的自動檢查方法，該方法由電腦程式自動生成進行檢查，可以在很短的時間內完成一個完整晶片的檢查，大大提高開發效率，保證電路的正確性。
文檔編號G06F17/50GK102184268SQ20101050447
公開日2011年9月14日 申請日期2010年10月13日 優先權日2010年10月13日
發明者侯勁松, 張萍 申請人:天津藍海微科技有限公司