在底部金屬層下方帶有電源軌的集成電路布局的製作方法

2023-11-09 09:39:32

專利名稱：在底部金屬層下方帶有電源軌的集成電路布局的製作方法
技術領域：
本發明涉及半導體領域，更具體地，本發明涉及一種在底部金屬層下方帶有電源軌的集成電路布局。
背景技術：
在集成電路的製造中，標準單元經常被用作構成集成電路的器件的基本元素。對標準單元進行布置和布線以形成功能電路。在標準單元的典型布局中，電源軌被布置在單元的邊界上。當成行地布置多個標準單元時，相同行中的標準單元的電源軌彼此連接，從而形成長電源軌，該長電源軌可以延伸穿過例如，幾千個或更多的標準單元。相鄰行中的電源軌被合併，從而形成寬度是獨立的標準單元中的電源軌寬度的兩倍的電源軌。例如，一行的VDD電源軌與相鄰行的另ー VDD電源軌合併，而一行的VSS電源軌與相鄰行的另ー VSS電源軌合井。因此，在包括多個行的電路中，VDD電源軌和VSS電源軌被布置為交替的圖案。 為了向標準單元提供電源，需要附加的金屬部件來連接電源軌和標準単元中的部件。例如，為了連接VDD電源軌和標準單元(諸如，反相器単元)中的PMOS電晶體的源扱，在與VDD電源軌相同的金屬層中形成金屬部件(公知為點動器，jog)。點動器具有ー個與VDD電源軌連接的端部。點動器直接延伸到PMOS電晶體源極上方，從而可以形成接觸塞將點動器jog連接到PMOS電晶體的源扱。當成行地布置標準單元時，存在許多從電源軌直接延伸到直接處在相應的標準單元上方的點動器。由於電源軌比點動器寬得多，所以存在形成點動器的待解決的エ藝問題。另外，現有的電源布線方案需要大量的布線資源(諸如，晶片區域)，該布線資源另外可以被用於信號線的布線。

發明內容
為了解決現有技術中所存在的問題，根據本發明的ー個方面，提供了一種電路，包括半導體襯底；底部金屬層，位於所述半導體襯底的上方，其中，在所述半導體襯底和所述底部金屬層之間沒有附加的金屬層；以及單元，包括位於所述底部金屬層下方的栓塞層級電源軌(plug-level power rail)。在該電路中，所述栓塞層級電源軌延伸至所述單元的三個邊界。在該電路中，進ー步包括附加的栓塞層級電源軌，延伸至所述單元的三個邊界，其中，所述附加的栓塞層級電源軌和所述栓塞層級電源軌分別是VDD電源軌和VSS電源軌。在該電路中，進ー步包括:Ml電源軌，位於所述単元和所述底部金屬層中，其中，所述Ml電源軌穿過通孔與所述栓塞層級電源軌電連接，並且其中，所述Ml電源軌延伸至所述單元的三個邊界。在該電路中，進ー步包括多個標準単元，形成為行，其中，所述栓塞層級電源軌是延伸到所述多個標準單元中的電源軌的一部分。在該電路中，進ー步包括多個柵電極，位於所述多個標準単元中，並且具有均勻的間距，其中，所述多個柵電極相互平行，並且其中，所述多個柵電極的縱向方向垂直於所述栓塞層級電源軌的縱向方向。在該電路中，進ー步包括電晶體，所述電晶體包括柵電極；接觸塞，位於所述柵電極和所述底部金屬層中的金屬部件之間，並且將所述柵電極和所述底部金屬層中的金屬部件互連；以及栓塞層級導線，將所述電晶體的源扱/漏極區域與所述栓塞層級電源軌相連接，其中，所述栓塞層級導線的頂面基本上與所述栓塞層級電源軌的頂面齊平。在該電路中，進ー步包括通孔，位於所述接觸塞和所述底部金屬層中的金屬部件之間，並且將所述接觸塞和所述底部金屬層中的金屬部件互連。根據本發明的另一方面，提供了一種電路，所述電路包括単元，包括第一邊界、第二邊界、第三邊界和第四邊界，其中，所述第一邊界和所述第二邊界相互平行，並且其中，所述第三邊界和所述第四邊界相互平行，並且垂直於所述第一邊界和所述第二邊界；栓塞層級VDD電源軌，延伸至所述第一邊界、所述第二邊界和所述第三邊界；栓塞層級VSS電源軌，延伸至所述第一邊界、所述第二邊界和所述第四邊界；M1 VDD電源軌，延伸至所述第一 邊界、所述第二邊界和所述第三邊界，其中，所述Ml VDD電源軌位於底部金屬層中，並且直接位於所述栓塞層級VDD電源軌上方；以及Ml VSS電源軌，軌延伸至所述第一邊界、所述第ニ邊界和所述第四邊界，其中，所述Ml VSS電源軌位於底部金屬層中，並且直接位於所述栓塞層級VSS電源軌上方。在該電路中，進ー步包括第一通孔，位於所述栓塞層級VDD電源軌和所述Ml VDD電源軌之間，並且將所述栓塞層級VDD電源軌和所述MlVDD電源軌互連；以及第二通孔，位於所述栓塞層級VSS電源軌和所述Ml VSS電源軌之間，並且將所述栓塞層級VSS電源軌和所述Ml VSS電源軌互連。在該電路中，進ー步包括電晶體，位於所述単元中，其中，所述栓塞層級VDD電源軌的底面和所述栓塞層級VSS電源軌的底面基本上與所述電晶體的柵電極的頂面齊平。在該電路中，進ー步包括栓塞層級導線，將所述電晶體的源扱/漏極區域與所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌中的一個相連接，其中，所述栓塞層級導線的頂面基本上與所述栓塞層級VDD導電軌和所述栓塞層級VSS導電軌的頂面齊平。在該電路中，其中，所述栓塞層級導線包括接觸所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌中的一個的端部。在該電路中，其中，所述栓塞層級導線以及所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌中的ー個形成連續區域。在該電路中，進ー步包括柵電極，位於所述単元中，並且具有與所述第一邊界和所述第二邊界平行的縱向方向，其中，所述柵電極被布置在所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌之間，並且與所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌間隔開。根據本發明的另一方面，提供了ー種電路，包括第一行単元；第二行単元，所述第二行単元與所述第一行単元相鄰；栓塞層級電源軌，沿著所述第一行和所述第二行的界面延伸，其中，所述栓塞層級電源軌包括延伸到所述第一行単元和所述第二行単元的每個単元中的部分；M1電源軌，沿著所述第一行和所述第二行的界面延伸，其中，所述Ml電源軌包括延伸到所述第一行単元和所述第二行単元的每個單元中的部分，並且其中，Ml電源軌位於底部金屬層中，所述Ml電源軌直接位於栓塞層級電源軌上方；以及多個通孔，將所述栓塞層級電源軌和所述Ml電源軌相連接。在該電路中，所述栓塞層級電源軌和所述Ml電源軌是VDD電源軌。在該電路中，所述栓塞層級電源軌和所述Ml電源軌是VSS電源軌。在該電路中，進ー步包括半導體襯底；以及電晶體，位於所述第一行中的単元中，所述電晶體包括柵電極，位於所述半導體襯底上方；源極區域，延伸到所述半導體襯底中；以及栓塞層級導線，將所述源極區域與所述栓塞層級電源軌電連接，其中，所述栓塞層級導線的頂面與所述栓塞層級電源軌的頂面齊平。在該電路中，所述栓塞層級電源軌的至少一部分位於柵電極上方。


為了更全面地理解實施例及其優點，現參考結合附圖所進行的以下描述，其中圖I示出根據實施例的標準單元的布局，其中，栓塞層級電源軌用於向標準單元提供電源；圖2是圖I中示出的單元的部分的透視圖；圖3至圖5B是從圖I中所示的結構中得到的橫截面圖；以及圖6示出了多個成行地布置的單元，其中，這些單元的栓塞層級電源軌被互連成長電源軌。
具體實施例方式下面，詳細論述本發明實施例的製造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的概念。所討論的具體實施例僅僅是說明性的，而不限制本發明的範圍。根據實施例提供電源軌的新式布局方案以及所得到的標準單元的布局。論述了該實施例的變化。在所有附圖和說明性的實施例中，相似的參考標號被用於指示相似的器件。圖I示出根據實施例的標準單元20的布局。在實施例中，單元20是包括PMOS電晶體22和NMOS電晶體42的反相器。在可選實施例中，単元20可以是任何其他類型的標準単元，諸如NAND柵極、多路復用器等等。単元20具有彼此平行的邊界20A1和邊界20A2以及彼此平行的邊界20B1和邊界20B2。應該注意，単元20外面的部件不屬於単元20，而屬於與單元20相鄰的單元。另外，邊界20A1和邊界20A2平行於柵電極60的縱向方向，而邊界20B1和邊界20B2垂直於柵電極60的縱向方向。柵電極60可以進ー步包括有源柵電極60A，該有源柵電極包括作為PMOS電晶體22和NMOS電晶體42的柵電極(請參考圖5A)的部分以及偽柵電極60B。在一些實施例中，可以在邊界20A1和邊界20A2上形成偽柵電極60B，其中，每個偽柵電極60B的一半位於單元20內部和一半位於單元20外部。在實施例中，柵電極60被形成為具有均勻間距。PMOS電晶體22包括有源區域23 (圖I中未示出，請參考圖5A)，該有源區域進ー步包括漏極24、源極26以及直接處在柵電極60A下方的部分。NMOS電晶體42包括有源區域(未示出)，該有源區域包括漏極44、源極46以及直接處在柵電極60A下方的部分。在整個描述中，術語「Ml」涉及的是在柵電極60上方的(請參考圖2)底部金屬層，其中，在底部金屬層Ml和柵電極60之間沒有附加的金屬層。術語「栓塞層級(plug-level)」通常涉及的是與將柵電極60連接到底部金屬層Ml中的金屬器件80的接觸塞65 (請參考圖5B)形成在相同級上、使用相同材料和相同エ藝步驟形成的部件。如圖I至圖3所示，導線62形成在PMOS電晶體22的源極26上方，並且將源極26電連接到栓塞層級VDD電源軌68 (同樣請參考圖2)。導線62包括被稱作為栓塞層級部件的上部部分62A以及在該上部62A下方並且與其接觸的下部62B。導線66形成在NMOS電晶體42的源極46上方，並且將源極46電連接到栓塞層級VSS電源軌78。導線66可以與導線62基本上具有相同的結構，並且可以包括與栓塞層級部件62A處在相同級上的上部66A(未示出)以及與栓塞層級部件62B處在相同級上的下部66B。導線64形成在PMOS電晶體22的漏極24和NMOS電晶體42的漏極44上，並且將該PMOS電晶體22的漏極24和該NMOS電晶體42的漏極44電互連。如圖2中所示,導線64包括上部64A以及下部64B,該上部64A是栓塞層級部件,該下部64B位於上部64A下方並且與該上部64A相接觸。
再次參考圖1，VDD電源軌84 (該VDD電源軌位於底部金屬層Ml中，並且由此在下文中被稱作Ml VDD金屬軌84)形成在單元20的邊界20B1處，其中，Ml VDD電源軌84的一半形成在單元20中，以使得當單元20與集成電路中的標準單元的不同行中的其他單元(未示出)相鄰時，其他單元的Ml VDD單元軌84與單元20中的VDD電源軌84合併。栓塞層級VDD電源軌68和Ml VDD電源軌84兩者都可以從邊界20A1 —直延伸到邊界20A2。栓塞層級導線62A與栓塞層級VDD電源軌68電連接。類似地，VSS電源軌86 (該電源軌位於底部金屬層Ml中，並且由此在下文中被稱作Ml VSS電源軌86)形成在單元20的邊界20B2處，其中Ml VSS電源軌86的一半形成在單元20中，以使得當單元20與不同行中的其他單元相鄰時，其他單元的Ml VSS電源軌與單元20中的Ml VSS電源軌86合併。栓塞層級VSS電源軌78和Ml VSS電源軌86兩者都可以從邊界20A1 —直延伸到邊界20A2。因此，在單元20中，栓塞層級VDD電源軌68、Ml VDD電源軌84、栓塞層級VSS電源軌78以及Ml VSS電源軌86中的每個都延伸到單元20的三個邊界。導線66與栓塞層級VSS電源軌78相連接。通孔90(圖I中未示出，請參考圖2至圖4)被形成為將栓塞層級VDD電源軌78連接到上方的Ml VDD電源軌84，並且將栓塞層級VSS電源軌78連接到上方的Ml VSS電源軌86。圖2示出圖I所示的結構的部分的透視圖。漏極24和源極26形成在有源區域23中，該有源區域處在半導體襯底100中。導線62和68(圖2中未示出部件68)形成在半導體襯底100上方、底部金屬層Ml下方，MlVDD電源軌位於該底部金屬層中。栓塞層級部件62A、64A、65、66A、68以及78 (同樣參考圖I)在相同的級上。如圖2、5A、和5B中所示，這些栓塞層級部件中的每ー個都具有與柵電極線60的頂面齊平或基本上齊平的底面。在實施例中，栓塞層級部件62A、64A、65、66A、68以及78的頂面基本上相互齊平。栓塞層級部件62A、64A、65、66A、68以及78的底面也可以基本上相互齊平。栓塞層級部件62A、64A、65、66A、68以及78可以相同的材料形成，該材料可以包括金屬，諸如，鎢。在實施例中，與栓塞層級電源軌68和78同時形成栓塞層級部件62A、64A、65以及66A。因此，栓塞層級部件62A和64A可以與相應的連接的栓塞層級電源軌68和78形成連續的部件。可選地，可以使用獨立的エ藝步驟形成栓塞層級部件62A、64A、65和66A以及栓塞層級電源軌68和78。因此，在栓塞層級部件62A和68 (如圖2中所示)之間以及在栓塞層級部件64A和78之間可以具有明顯的界面(例如圖2中所示的界面)。圖3示出圖I中所示的結構的橫截面圖，其中，由圖I中的平面交叉線3-3得到該橫截面圖。如圖3中所示，栓塞層級導線62A被電連接到源極26(例如，源極26的矽化物區域27)，並且直接延伸到STI區域102上方。栓塞層級導線62A的底面可以接觸金屬部件62B，該金屬部件進ー步接觸矽化物區域27的頂面。栓塞層級導線62A的端部接觸栓塞層級電源軌68的側壁。通孔90將栓塞層級電源軌68和Ml VDD電源軌84互連。圖3還示出，通孔90形成在接觸塞65和金屬部件80之間，其中，接觸塞與柵電極60A相連接(在圖3中未示出，請參考圖I)。在實施例中，在不同的エ藝中形成接觸塞65和通孔90，並且由此具有明顯的分界面67。通孔90的材料可以與接觸塞65、栓塞層級導線62A以及栓塞層級電源軌68和78的材料相同或不同。圖4示出圖I中所示的結構的橫截面圖，其中，由圖I中的平面交叉線4-4得到該截面圖。可以在圖I中找到圖4、圖5A和圖5B中所示的部件的細節。如圖4所示，可以形成多個通孔90用於互連栓塞層級電源軌68和Ml VDD電源軌84，並且互連栓塞層級電源軌78和Ml VSS電源軌86(圖I)。圖5A示出了圖I中所示的結構的橫截面圖，其中，由圖 I的平面交叉線5A-5A得到該橫截面圖。示出了電晶體22的橫截面圖。圖5B示出圖I中所示的結構的橫截面圖，其中，由圖I中的平面交叉線5B-5B得到該橫截面圖。圖5B示出，接觸塞65位於柵電極60A上方，並且接觸塞65的底面可以接觸到柵電極60A的頂面。通孔90進ー步將接觸塞65連接到金屬層Ml中的金屬部件80。圖6示出了包括多個連接成行的標準單元20的示例性電路。標準單元20可以是反相器、NAND柵極、多路復用器、觸發器、等等的不同組合。儘管圖6中的単元20示出為具有相同的寬度W，但實際上単元20的寬度可以相互不同。為簡單起見，省略了標準單元20中的細節。另外，與栓塞層級電源軌68和78連接的栓塞層級導線62A和64A也被省略，然而在本文中將形成上述導線。在圖6所示的示例性實施例中，行I中的單元20與行2中的単元20相鄰，並且行2中的単元20與行3中的単元20相鄰。行I和行2中的単元20中的栓塞層級VSS電源軌78被合併，從而形成由行I和行2中的單元20共享的長VSS電源軌。行2和行3中的單元20中的栓塞層級VDD電源軌68被合併，從而形成由行2和行3中的單元20共享的長VDD電源軌。栓塞層級VDD電源軌68和栓塞層級VSS電源軌78中的每ー個都橫跨兩行單元的界面。通過使用實施例，栓塞層級電源軌68和78具有向単元提供電源的功能。由於栓塞層級電源軌68和78分別與上方的MlVDD電源軌84和VSS電源軌86穿過通孔90相連接，所以栓塞層級電源軌68和78以及Ml電源軌84和86可以共享電源電流。因此，可以向単元供應較大的電流。另外，由於栓塞層級電源軌68和78在與接觸塞相同的級上形成，因此，一些在用於形成電源軌的底部金屬層Ml和金屬層M2 (該金屬層直接處在金屬層Ml上)中的晶片區域可以被解放(release)並且被信號線使用。由此增強了布置信號線的布線能力。另外，由於Ml電源軌84和86不必直接延伸到単元的有源區域(諸如源扱)上方，所以不需要Ml電源軌的點動器(jog)，並且消除了用於形成點動器的エ藝問題。根據實施例，一種電路，包括半導體襯底；底部金屬層，位於半導體襯底的上方，其中，在半導體襯底和底部金屬層之間沒有附加的金屬層；以及單元，包括位於底部金屬層下方的栓塞層級電源軌。
根據其他實施例，単元，包括第一邊界、第二邊界、第三邊界和第四邊界，其中，第一邊界和第二邊界相互平行，並且其中，第三邊界和第四邊界相互平行，並且垂直於第一邊界和第二邊界；栓塞層級VDD電源軌，延伸至第一邊界、第二邊界和第三邊界；栓塞層級VSS電源軌，延伸至第一邊界、第二邊界和第四邊界；M1 VDD電源軌，延伸至第一邊界、第二邊界和第三邊界，其中，Ml VDD電源軌位於底部金屬層中，並且直接位於栓塞層級VDD電源軌上方；以及Ml VSS電源軌，軌延伸至第一邊界、第二邊界和第四邊界，其中，Ml VSS電源軌位於底部金屬層中，並且直接位於栓塞層級VSS電源軌上方。根據另外的其他實施例，一種電路，包括第一行單元；第二行単元，第二行單元與第一行単元相鄰；栓塞層級電源軌，沿著第一行和第二行的界面延伸，其中，栓塞層級電源軌包括延伸到第一行単元和第二行単元的每個單元中的部分；M1電源軌，沿著第一行和第二行的界面延伸，其中，Ml電源軌包括延伸到第一行單元和第二行單元的每個單元中的部分，並且其中，Ml電源軌位於底部金屬層中，底部金屬層直接位於栓塞層級電源軌上方；以及多個通孔，將栓塞層級電源軌和Ml電源軌相連接。 儘管已經詳細地描述了實施例及其優勢，但應該理解，在此可以在不背離所附權利要求限定的本發明主g和範圍的情況下，做各種不同的改變，替換和更改。而且，本申請的範圍並不限於本說明書中描述的エ藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員容易理解，通過本發明，現有的或今後開發的用於執行與根據本發明所採用的所述相應實施例基本相同的功能或獲得基本相同結果的エ藝、機器、製造，材料組分、裝置、方法或步驟根據本發明可以被使用。因此，所附權利要求應該包括在這樣的エ藝、機器、製造、材料組分、裝置、方法或步驟的範圍內。此外，每條權利要求構成單獨的實施例，並且各個權利要求和實施例的組合在本發明的範圍內。
權利要求
1.一種電路,包括 半導體襯底； 底部金屬層，位於所述半導體襯底的上方，其中，在所述半導體襯底和所述底部金屬層之間沒有附加的金屬層；以及 單元，包括位於所述底部金屬層下方的栓塞層級電源軌。
2.根據權利要求I所述的電路，其中，所述栓基層級電源軌延伸至所述單元的三個邊界， 進一步包括附加的栓塞層級電源軌，延伸至所述單元的三個邊界，其中，所述附加的栓塞層級電源軌和所述栓塞層級電源軌分別是VDD電源軌和VSS電源軌。
3.根據權利要求I所述的電路，進一步包括M1電源軌，位於所述單元和所述底部金屬層中，其中，所述Ml電源軌穿過通孔與所述栓塞層級電源軌電連接，並且其中，所述Ml電源軌延伸至所述單元的三個邊界，或者 進一步包括多個標準單元，形成為行，其中，所述栓塞層級電源軌是延伸到所述多個標準單元中的電源軌的一部分， 進一步包括多個柵電極，位於所述多個標準單元中，並且具有均勻的間距，其中，所述多個柵電極相互平行，並且其中，所述多個柵電極的縱向方向垂直於所述栓塞層級電源軌的縱向方向。
4.根據權利要求I所述的電路，進一步包括電晶體，所述電晶體包括 柵電極； 接觸塞，位於所述柵電極和所述底部金屬層中的金屬部件之間，並且將所述柵電極和所述底部金屬層中的金屬部件互連；以及 栓塞層級導線，將所述電晶體的源極/漏極區域與所述栓塞層級電源軌相連接，其中，所述栓塞層級導線的頂面基本上與所述栓塞層級電源軌的頂面齊平， 進一步包括通孔，位於所述接觸塞和所述底部金屬層中的金屬部件之間，並且將所述接觸塞和所述底部金屬層中的金屬部件互連。
5.—種電路,所述電路包括 單元，包括 第一邊界、第二邊界、第三邊界和第四邊界，其中，所述第一邊界和所述第二邊界相互平行，並且其中，所述第三邊界和所述第四邊界相互平行，並且垂直於所述第一邊界和所述第二邊界； 栓塞層級VDD電源軌，延伸至所述第一邊界、所述第二邊界和所述第三邊界； 栓塞層級VSS電源軌，延伸至所述第一邊界、所述第二邊界和所述第四邊界； Ml VDD電源軌，延伸至所述第一邊界、所述第二邊界和所述第三邊界，其中，所述MlVDD電源軌位於底部金屬層中，並且直接位於所述栓塞層級VDD電源軌上方；以及 Ml VSS電源軌，軌延伸至所述第一邊界、所述第二邊界和所述第四邊界，其中，所述MlVSS電源軌位於底部金屬層中，並且直接位於所述栓塞層級VSS電源軌上方。
6.根據權利要求5所述的電路，進一步包括 第一通孔，位於所述栓塞層級VDD電源軌和所述Ml VDD電源軌之間，並且將所述栓塞層級VDD電源軌和所述Ml VDD電源軌互連；以及第二通孔，位於所述栓塞層級VSS電源軌和所述Ml VSS電源軌之間，並且將所述栓塞層級VSS電源軌和所述Ml VSS電源軌互連，或者 進一步包括柵電極，位於所述單元中，並且具有與所述第一邊界和所述第二邊界平行的縱向方向，其中，所述柵電極被布置在所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌之間，並且與所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌間隔開。
7.根據權利要求5所述的電路，進一步包括電晶體，位於所述單元中，其中，所述栓塞層級VDD電源軌的底面和所述栓塞層級VSS電源軌的底面基本上與所述電晶體的柵電極的頂面齊平， 進一步包括栓塞層級導線，將所述電晶體的源極/漏極區域與所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌中的一個相連接，其中，所述栓塞層級導線的頂面基本上與所述栓塞層級VDD導電軌和所述栓塞層級VSS導電軌的頂面齊平。
8.根據權利要求7所述的電路，其中，所述栓塞層級導線包括接觸所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌中的一個的端部，或者 其中，所述栓塞層級導線以及所述栓塞層級VDD電源軌和所述栓塞層級VSS電源軌中的一個形成連續區域。
9.一種電路,包括 第一行單元； 第二行單元，所述第二行單元與所述第一行單元相鄰； 栓塞層級電源軌，沿著所述第一行和所述第二行的界面延伸，其中，所述栓塞層級電源軌包括延伸到所述第一行單元和所述第二行單元的每個單元中的部分； Ml電源軌，沿著所述第一行和所述第二行的界面延伸，其中，所述Ml電源軌包括延伸到所述第一行單元和所述第二行單元的每個單元中的部分，並且其中，Ml電源軌位於底部金屬層中，所述Ml電源軌直接位於栓塞層級電源軌上方；以及多個通孔，將所述栓塞層級電源軌和所述Ml電源軌相連接。
10.根據權利要求9所述的電路，其中，所述栓塞層級電源軌和所述Ml電源軌是VDD電源軌，或者 其中，所述栓塞層級電源軌和所述Ml電源軌是VSS電源軌，或者 進一步包括 半導體襯底；以及 電晶體，位於所述第一行中的單元中，所述電晶體包括 柵電極，位於所述半導體襯底上方； 源極區域，延伸到所述半導體襯底中；以及 栓塞層級導線，將所述源極區域與所述栓塞層級電源軌電連接，其中，所述栓塞層級導線的頂面與所述栓塞層級電源軌的頂面齊平， 其中，所述栓塞層級電源軌的至少一部分位於柵電極上方。
全文摘要
一種電路，包括半導體襯底；底部金屬層，位於半導體襯底的上方，其中，在半導體襯底和底部金屬層之間沒有附加的金屬層；以及單元，包括位於底部金屬層下方的栓塞層級電源軌。本發明還提供了一種在底部金屬層下方帶有電源軌的集成電路布局。
文檔編號H01L27/02GK102769015SQ201210016630
公開日2012年11月7日 申請日期2012年1月18日 優先權日2011年5月2日
發明者侯永清, 林學仕, 田麗鈞, 蘇品岱, 陳淑敏 申請人:臺灣積體電路製造股份有限公司