形成集成電路結構的方法

2023-12-04 16:57:56

專利名稱：形成集成電路結構的方法
技術領域：
本發明涉及集成電路，尤其涉及用以分隔集成電路的隔離結構的形成。
背景技術：
集成電路形成於半導體基底的表面上，其主要為矽基底。半導體元件間
通過接近基底表面的隔離結構(isolation structure)而彼此隔離。隔離結構包括 場氧化(field oxides)區及淺溝槽絕緣區(STI)。
場氧化區常使用矽的局部氧化(LOCOS)來形成。典型的工藝包括於基底 上毯覆式形成掩模層，並接著將掩模層圖案化以露出下方矽基底的部分區 域。接著，於含氧氣氛中進行熱氧化(thermal oxidation)以將矽基底所露出的 部分氧化。接著，將掩模層移除。
隨著集成電路尺寸的縮小化，淺溝槽絕緣區還常用作隔離結構。圖1顯 示一集成電路結構的俯視圖，其包括金屬氧化物半導體元件(MOS元件)2與 12。金屬氧化物半導體元件2包括形成於有源區6上的多晶柵極(gate poly)4。 金屬氧化物半導體元件12包括形成於有源區16上的多晶柵極14。有源區6 與16藉由淺溝槽絕緣區8而彼此分離，淺溝槽絕緣區8包括平行於金屬氧 化物半導體元件2與12的柵極長度方向(即源極至漏極的方向， source-to-drain direction)的淺溝槽絕緣條(STI strips)8p以及包括平行於柵極 寬度方向的淺溝槽絕緣條82。
淺溝槽絕緣區8的形成一般是在形成金屬氧化物半導體元件前進行。在 隨後的高溫工藝步驟中(可能於高溫700。C下進行)，由於淺溝槽絕緣區8與 有源區6與16之間的熱膨脹係數不同，會產生應力。因此，淺溝槽絕緣區8 會將應力導入有源區6與16，影響金屬氧化物半導體元件2與12的運行。 此外，源極/漏極區的形成需要注入摻雜物(dopant implantation)。在有源區6 與16靠近淺溝槽絕緣區8的部分，摻雜濃度可能會因摻雜物擴散進入淺溝 槽絕緣區8而有所變動(fluctuations)。使情況更糟糕的是， 一般而言，淺溝槽絕緣條8t的寬度Wl會大於淺溝 槽絕緣條82的寬度W2。這使得淺溝槽絕條82較容易產生孔洞。這會造成淺 溝槽絕緣條82在柵極長度方向所產生的應力不利地改變。因此，業界亟需能 解決上述問題的方法。

發明內容
本發明的目的在於提供一種形成集成電路結構的方法，以克服現有技術 的缺陷。
本發明提供一種形成集成電路結構的方法，包括提供半導體基底，於半 導體基底中形成第一絕緣區，在形成第一絕緣區後，於半導體基底的表面形 成金屬氧化物半導體元件，其中形成金屬氧化物半導體元件的步驟包括形成 源極/漏極區，以及在形成金屬氧化物半導體元件後，於半導體基底中形成第 二絕緣區。
本發明還提供一種形成集成電路結構的方法，包括提供半導體基底，形 成金屬氧化物半導體元件，包括半導體基底的頂表面形成柵極堆疊，於柵極 堆疊的側壁形成柵極間隙壁，形成鄰接於柵極間隙壁的源極/漏極區，以及於 源極/漏極區上形成矽化物區，蝕刻矽化物區的一部分與源極/漏極區的一部 分以形成溝槽，其中溝槽藉由源極/漏極區的餘留部分而與柵極間隙壁的外圍 分隔，且其中溝槽延伸至源極/漏極區的底部下方，以及於金屬氧化物半導體 元件上形成層間介電層，其中層間介電層延伸進入溝槽而形成淺溝槽絕緣 區。
本發明實施例具有數個優點。借著採取兩階段形成淺溝槽絕緣區，對於 鄰近淺溝槽絕緣區的金屬氧化物半導體元件所造成的不利應力可減小。摻雜 濃度的變動也可減小。
為讓本發明的上述和其他目的、特徵、和優點能更明顯易懂，下文特舉
出優選實施例，並配合附圖，作詳細說明如下


圖l顯示公知集成電路結構的俯視圖，其中金屬氧化物半導體元件藉由 淺溝槽絕緣區而彼此隔離。圖2A-圖8顯示本發明實施例中間工藝步驟的剖面圖與俯視圖。 圖9顯示一集成電路的俯視圖，其中淺溝槽絕緣區具有不規則形狀。 圖IO顯示本發明的一N型金屬氧化物半導體元件的實施例。 其中，附圖標記說明如下
2、 12、 40、 42、 140、 142 金屬氧化物半導體元件；6、 16~有源區；4、 14 多晶柵極；8、 28、 74 淺溝槽絕緣區；82~淺溝槽絕緣條；Wl、 W2~ 寬度；18~晶片；20、 24~基底；22 埋層氧化層；34~墊層；36 硬掩模層； 30 溝槽襯層；32 介電材料；38 柵極電極條；44、 54~柵極；46、 48、 56、 48,、 482~源極/漏極區;50、 52、 60、 45、 55、 52" 52廣矽化物區；47、 62、 57 應力結構；64~溝槽；66 接觸蝕刻停止層；70 層間介電層；72~接觸插 塞；80、 78~底部。
具體實施例方式
本發明實施例提供一種形成淺溝槽絕緣區及最終結構(resulting structure) 的新穎方法。以下將說明本發明優選實施例的中間工藝步驟。優選實施例的 各種變化將接著討論。本發明的數個實施例與附圖之間，將使用相似標號標 示相似的元件。
圖2A及圖2B顯示半導體晶片18的剖面圖，其包括半導體基底20。在 一實施例中，如圖2A所示，半導體基底20由半導體材料的塊材所形成，例 如是矽。在另一實施例中，如圖2B所示，半導體晶片18具有絕緣層上覆矽 (semiconductor-on-insulator, SOI)結構，半導體基底20位於埋層氧化層 (BOX)22上，而埋層氧化層22位於另一半導體層24上。
圖3A顯示在半導體晶片18中形成淺溝槽絕緣區28的俯視圖。在半導 體晶片18顯示於圖3A的區域中，形成有兩個平行的淺溝槽絕緣區28。圖 3B顯示圖3A中沿A-A'切線的剖面圖。本發明實施例的淺溝槽絕緣區28的 工藝將參照圖3B簡要地討論如下。首先，於基底20上形成墊層34與硬掩 模層36,並接著形成溝槽(將被淺溝槽絕緣區28所佔據的空間)。溝槽可借 著各向異性等離子體蝕刻而形成，例如可使用含氟化合物(fluorine-containing chemicals)。在半導體晶片18具有絕緣層上覆矽結構(SOI)時，溝槽的深度可 與半導體基底20的深度相同，因此後續將形成的淺溝槽絕緣區28將與埋層
6氧化層22實際接觸(physically contact)。
接著，可使用熱氧化法於溝槽中形成溝槽襯層(trench liners)30。因此， 溝槽襯層30可包括氧化矽，雖然也可使用其他的介電材料。接著，將介電 材料32填入溝槽的剩餘部分中。介電材料32的填入可使用高密度等離子體 化學氣相沉積(HDPCVD)進行。然而，也可使用其他常用的方法，例如高深 寬比工藝(high aspect-ratio process, HARP)、次壓化學氣相沉積(SACVD)、及 /或旋轉塗布(spin-on)。接著，可進行化學機械研磨(CMP)工藝以移除硬掩模 層36上多餘的介電材料32。接著，將硬掩模層36與墊層34移除，留下淺 溝槽絕緣區28於溝槽中。
接著，如圖4A與圖4B所示，形成柵極電極條38(及下方的柵極介電層， 未顯示於圖中)，其中柵極電極條38形成作最終金屬氧化物半導體元件40 與42的一部分。在圖4B所示的實施例中，金屬氧化物半導體元件40與42 是P型金屬氧化物半導體元件(PMOS)。在另一實施例中，如圖10所示，金 屬氧化物半導體元件，在圖10中標示為金屬氧化物半導體元件140與142， 為N型金屬氧化物半導體元件(NMOS)。在又一實施例中，金屬氧化物半導 體元件40與42包括一 PMOS元件與一 NMOS元件。金屬氧化物半導體元 件40包括柵極44(其中一柵極電極條38的一部分)、源極/漏極區46與48(由 相應的源極/漏極矽化物區50與52延伸至埋層氧化層22)、源極/漏極矽化物 區(source/drain silicide)50與52、以及選擇性地包括矽鍺應力結構(stressors)47 與62。金屬氧化物半導體元件42包括柵極54(其中一柵極電極條38的一部 分)、源極/漏極區48與56、源極/漏極矽化物區52與60、以及選擇性地包 括矽鍺應力結構57與62。金屬氧化物半導體元件40與42分享共同的源極/ 漏極區48、源極/漏極矽化物區52、及矽鍺應力結構62。也可於柵極44與 54上分別形成柵極矽化物區45與55。金屬氧化物半導體元件40與42的形 成細節為本技術領域的公知常識，在此不作贅述。如本領域普通技術人員所 周知，金屬氧化物半導體元件40與42的形成可包括數個高溫工藝，例如源 極/漏極區46、 48、與56的活化，及矽化物區50、 52、與60的形成。在高 溫工藝期間，溫度可能高達約70(TC。
請參照圖5，在進行高溫工藝後，形成溝槽64以切進基底20。在俯視 圖中，溝槽64垂直於淺溝槽絕緣區28(請參照圖6B，其中淺溝槽絕緣區74形成於溝槽64中)。當半導體晶片18具有絕緣層上覆矽結構時，溝槽64延 伸夠深，以至於露出埋層氧化層22。當半導體晶片18是塊材基底時，溝槽 64延伸至低於源極/漏極區48的底部，例如延伸至相當於淺溝槽絕緣區28 的深度。其中一溝槽64將每一共享的共同源極/漏極區48、源極/漏極矽化物 區52、及矽鍺應力結構62分隔成屬於金屬氧化物半導體元件40的第一部分， 以下標"l"標示，與屬於金屬氧化物半導體元件42的第二部分，以下標"2" 標示。既然溝槽64是在源極/漏極區48、源極/漏極矽化物區52、及矽鍺應 力結構62形成之後才形成，源極/漏極區48i與482以及源極/漏極矽化物區 52,與522頂表面的可皆包括大抵平坦的邊緣部分，特別是兩淺溝槽絕緣區 28之間中間位置中的邊緣部分(如圖6B所示)。相較於中間位置，源極/漏極 區48t與482以及源極/漏極矽化物區52i與52鄰接(adjoining)淺溝槽絕緣區 28的部分較不平坦，例如具有如圖6C所示的輪廓,其顯示沿著圖6B的C-C' 切線的剖面圖。
圖6A顯示接觸蝕刻停止層(CESL)66、層間介電層(ILD)70、及接觸插塞 72的形成。首先，毯覆式形成接觸蝕刻停止層66，並接著形成層間介電層 70。接觸蝕刻停止層66可以氮化矽或其他材料形成，例如氮氧化矽。如本 領域普通技術人員所周知，接觸蝕刻停止層66可對下方的金屬氧化物半導 體元件40與42導入應力而增進其載流子遷移率(carrier mobility)。層間介電 層70可包括氧化矽，可例如使用次壓化學氣相沉積(SACVD)形成。或者， 層間介電層70可包括硼磷矽玻璃(boronphosphosilicate glass， BPSG)、磷矽 玻璃(PSG)、或其相似物。接觸蝕刻停止層66與層間介電層70的形成僅需 相對低溫，其中工藝溫度可為約45(TC或更低，例如約400°C。接觸蝕刻停 止層66與層間介電層70延伸進入溝槽64。接觸蝕刻停止層66與層間介電 層70位於矽基底20頂表面下的部分將稱作淺溝槽絕緣區74。在其他實施例 中，在形成層間介電層70之前，可將介電材料填入溝槽64中以形成淺溝槽 絕緣區74，接著才形成接觸蝕刻停止層66與層間介電層70。在此情形中， 溝槽64中的介電材料可能與層間介電層70不同。
圖6B顯示圖6A的結構的俯視圖，而圖6A為沿著圖6B中B-B，切線的 剖面。俯視圖顯示柵極電極條38跨越於淺溝槽絕緣區28上，而淺溝槽絕緣 區74不與任何柵極電極條交錯。接著，如圖6A所示，於層間介電層70與接觸蝕刻停止層66中形成開 口(將由接觸插塞72佔據)以露出源極/漏極矽化物區50、 52、及60，以及矽 化物區45與55。接著，於開口中形成接觸插塞72。如本領域普通技術人員 所周知，接觸插塞72可包括鎢。
圖7A與圖7B進一步顯示沿著圖6B的D-D，切線的剖面圖。圖7A顯示 形成於一絕緣層上覆矽(SOI)基底的實施例。淺溝槽絕緣區28的底部與淺溝 槽絕緣區74的底部(包括接觸蝕刻停止層66)皆延伸至埋層氧化層22，因而 彼此共平面(leveled to each other)。圖7B顯示淺溝槽絕緣區28形成於塊材基 底20中的實施例。在此情形中，淺溝槽絕緣區28的底部80可能高於、大 抵等高於、或低於淺溝槽絕緣區74的底部78。再者，可了解的是，淺溝槽 絕緣區28與74的主體部分(不包括淺溝槽絕緣襯壁與接觸蝕刻停止層66)可 為相同材料所形成，例如氧化矽，或者也可為不同的材料。同樣地，淺溝槽 絕緣區28與74的主體部分即使為相同的材料，也可使用不同的方法形成。 在此情形下，淺溝槽絕緣區28與74由於其不同特性，可仍能彼此區別。在 一實施例中，淺溝槽絕緣區74的主體部分具有低於淺溝槽絕緣區28的密度。
圖8顯示本發明另一實施例。在此實施例中，溝槽64(請參照圖5)的形 成與填充是在形成接觸蝕刻停止層66後進行，但在形成層間介電層70之前。 因此，接觸蝕刻停止層66在形成溝槽64期間被蝕刻移除，因而最終淺溝槽 絕緣區74中不包括接觸蝕刻停止層66。
請參照圖9，淺溝槽絕緣區28及/或淺溝槽絕緣區74可能不是形成作長 方形圖案，且金屬氧化物半導體元件可能不完全被淺溝槽絕緣區圍繞。然而， 仍可應用相同的教導，淺溝槽絕緣區上不具有柵極電極條的部分可使用與淺 溝槽絕緣區74相同的方法形成，且同時形成，而淺溝槽絕緣區上具有柵極 電極條的部分可使用與淺溝槽絕緣區28相同的方法形成，且同時形成。或 者，淺溝槽絕緣區具有長度方向(lengthwise direction)平行於鄰接金屬氧化物 半導體元件的源極至漏極方向(source-to-drain)的部分可使用與淺溝槽絕緣區 28相同的方法形成，且同時形成，而淺溝槽絕緣區具有長度方向不平行於(例 如，垂直於)鄰接金屬氧化物半導體元件的源極至漏極方向的部分可使用與淺 溝槽絕緣區74相同的方法形成，且同時形成。既然淺溝槽絕緣區74—般具 有小於淺溝槽絕緣區28的寬度，孔洞或其他類型的缺陷可能於淺溝槽絕緣
9區74中形成。然而，既然淺溝絕緣區74是在高溫工藝步驟進行之後才形成， 缺陷將不會在平行於金屬氧化物半導體元件40與42的源極至漏極方向的方 向上造成不利的應力。
圖10顯示本發明另一實施例。在此實施例中，N型金屬氧化物半導體 元件140與142在與P型金屬氧化物半導體元件40與42相同的基底上形成。 同樣地，淺溝槽絕緣區74可使用與顯示於圖6A及圖6B的淺溝槽絕緣區74 相同的方法形成，且同時形成。在另一實施例中， 一金屬氧化物半導體元件， 例如是P型金屬氧化物半導體元件被淺溝槽絕緣區28與74圍繞(如圖6B所 示)，而另一種類型的金屬氧化物半導體元件，例如是N型金屬氧化物半導 體元件在同一基底20上(在相同的半導體晶片18中)只被淺溝槽絕緣區28圍 繞。若施加至相鄰金屬氧化物半導體元件的源極至漏極方向的應力對金屬氧 化物半導體元件的運行是有益的，可使用此實施例。
本發明實施例具有數個優點。借著採取兩階段形成(two-step formation) 淺溝槽絕緣區，對於鄰近淺溝槽絕緣區的金屬氧化物半導體元件所造成的不 利應力可減小。摻雜濃度的變動也可減小。
雖然本發明已以數個優選實施例揭示如上，然而其並非用以限定本發 明，任何本領域普通技術人員，在不脫離本發明的精神和範圍內，當可作任 意的更動與潤飾，因此本發明的保護範圍當視隨附的權利要求所界定的範圍 為準。
權利要求
1.一種形成集成電路結構的方法，包括提供一半導體基底；於該半導體基底中形成一第一絕緣區；在形成該第一絕緣區後，於該半導體基底的一表面形成一金屬氧化物半導體元件，其中形成該金屬氧化物半導體元件的步驟包括形成一源極/漏極區；以及在形成該金屬氧化物半導體元件後，於該半導體基底中形成一第二絕緣區。
2. 如權利要求1所述的形成集成電路結構的方法，其中該第二絕緣區的 底部不高於該源極/漏極區的底部。
3. 如權利要求1所述的形成集成電路結構的方法，其中該第一絕緣區鄰' 接該源極/漏極區的一第一邊，而該第二絕緣區鄰接該源極/漏極區的一第二 邊。
4. 如權利要求3所述的形成集成電路結構的方法，其中該第一邊平行於 該金屬氧化物半導體元件的源極至漏極方向，而該第二邊垂直於該金屬氧化 物半導體元件的源極至漏極方向。
5. 如權利要求1所述的形成集成電路結構的方法，還包括形成一埋層氧 化層於該半導體基底下且鄰接該半導體基底，其中該第一絕緣區與該第二絕 緣區皆與該埋層氧化層接觸。
6. 如權利要求1所述的形成集成電路結構的方法，其中該半導體基底是 一塊材基底，且其中該第一絕緣區與該第二絕緣區延伸進入該半導體基底的 深度彼此不同。
7. 如權利要求1所述的形成集成電路結構的方法，其中形成該第二絕緣 區的步驟包括在形成該源極/漏極區之後，自該金屬氧化物半導體元件的一柵極間隙壁 蝕刻移除該源極/漏極區的一部分以形成一溝槽；以及形成一層間介電層，其中該層間介電層延伸進入該溝槽以形成該第二絕 緣區。
8. —種形成集成電路結構的方法，包括提供一半導體基底；形成一金屬氧化物半導體元件，包括於該半導體基底的一頂表面形成一柵極堆疊； 於該柵極堆疊的一側壁形成一柵極間隙壁； 形成一源極/漏極區，鄰接於該柵極間隙壁；以及 於該源極/漏極區上形成一矽化物區；蝕刻該矽化物區的一部分與該源極/漏極區的一部分以形成一溝槽，其中 該溝槽藉由該源極/漏極區的一餘留部分而與該柵極間隙壁的一外圍分隔，且 其中該溝槽延伸至該源極/漏極區的底部下方；以及於該金屬氧化物半導體元件上形成一層間介電層，其中該層間介電層延 伸進入該溝槽而形成一淺溝槽絕緣區。
9. 如權利要求8所述的形成集成電路結構的方法，還包括於形成該溝槽 之前，於該矽化物區與該層間介電層之間形成一接觸蝕刻停止層，其中形成 該溝槽的步驟包括蝕刻部分該接觸蝕刻停止層。
10. 如權利要求8所述的形成集成電路結構的方法，還包括於形成該溝 槽之後，於該矽化物區與該層間介電層之間形成一接觸蝕刻停止層，其中該 接觸蝕刻停止層延伸進入該溝槽。
11. 如權利要求8所述的形成集成電路結構的方法，其中該淺溝槽絕緣 區鄰接該源極/漏極區的一第一邊，且其中還包括於形成該金屬氧化物半導體 元件之前形成一額外的淺溝槽絕緣區。
12. 如權利要求11所述的形成集成電路結構的方法，其中該額外的淺溝 槽絕緣區鄰接該源極/漏極區的一第二邊，且其中該第二邊垂直於該第一邊。
13. 如權利要求11所述的形成集成電路結構的方法，其中該淺溝槽絕緣 區與該額外的淺溝槽絕緣區包括一相同的介電材料，且其中形成該額外的淺 溝槽絕緣區的步驟與形成該層間介電層的步驟是使用不同的方法進行。
14. 如權利要求11所述的形成集成電路結構的方法，其中該淺溝槽絕緣 區與該額外的淺溝槽絕緣區包括不同的介電材料。
15. 如權利要求8所述的形成集成電路結構的方法，其中該淺溝槽絕緣 區向下延伸接觸至該半導體基底下的一埋層氧化層。
全文摘要
本發明提供一種形成集成電路結構的方法，該方法包括提供半導體基底，於半導體基底中形成第一絕緣區，在形成第一絕緣區後，於半導體基底的表面形成金屬氧化物半導體元件，其中形成金屬氧化物半導體元件的步驟包括形成源極/漏極區，以及在形成金屬氧化物半導體元件後，於半導體基底中形成第二絕緣區。本發明借著採取兩階段形成淺溝槽絕緣區，對於鄰近淺溝槽絕緣區的金屬氧化物半導體元件所造成的不利應力可減小，摻雜濃度的變動也可減小。
文檔編號H01L21/02GK101593718SQ20091013547
公開日2009年12月2日 申請日期2009年4月28日 優先權日2008年5月27日
發明者馮家馨 申請人:臺灣積體電路製造股份有限公司